用于測量sram的上拉或下拉器件的閾值電壓的方法和電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種用于測量靜態(tài)隨機(jī)存儲器(SRAM)的上拉(Pull Up, PU)或下拉(Pull Down, PD)器件的閾值電壓的方法和電路。
【背景技術(shù)】
[0002]隨著芯片的工藝尺寸越來越小，集成度越來越高，半導(dǎo)體工藝加工中可能引入越來越多的各種失效。器件工藝偏差在生產(chǎn)中的影響也日益明顯。由于面積受約束，SRAM很容易受到工藝偏差的影響。SRAM單元中器件的閾值電壓的失配(Vt mismatch)偏差會導(dǎo)致訪問失效、翻轉(zhuǎn)讀失效、寫失效、保持失效等。因此，對SRAM中器件的閾值電壓的測量顯得尤為重要。
[0003]傳統(tǒng)的方法對SRAM中晶體管器件的閾值電壓進(jìn)行測量時采用專用的測試結(jié)構(gòu)(例如圖1和圖2分別所示的用于SRAM的PU器件和H)器件的傳統(tǒng)測試結(jié)構(gòu))，所測量的器件不是真正SRAM(例如圖3所示出的標(biāo)準(zhǔn)的SRAM單元)芯片中的晶體管器件。而一個晶體管的參數(shù)對于不同的晶圓會有所不同，甚至在同一芯片上的晶體管之間也會由于位置的不同而有差別。因此，在專用的測試結(jié)構(gòu)(例如TK，test key)中所測量的器件不能真實地反映SRAM芯片中的器件。

【發(fā)明內(nèi)容】

[0004]針對現(xiàn)有技術(shù)的不足，一方面，本發(fā)明提供一種用于測量SRAM的上拉或下拉器件的閾值電壓的方法。所述方法包括:為所述SRAM的上拉晶體管的襯底施加第一電壓；為所述SRAM的下拉晶體管的襯底和傳輸門(Pass Gate, PG)晶體管的襯底施加第二電壓；為所述傳輸門晶體管的柵極施加第三電壓以使其導(dǎo)通；為第一傳輸門晶體管的漏極施加第四電壓，所述第一傳輸門晶體管的源極與待測晶體管的源極或漏極相連；為第二傳輸門晶體管的漏極施加在預(yù)定電壓范圍內(nèi)單向變化的第五電壓，所述第二傳輸門晶體管的源極與所述待測晶體管的柵極相連；禁用所述SRAM的鎖存電路中除所述待測晶體管以外的晶體管；以及測量所述第一傳輸門晶體管的溝道電流，當(dāng)所述溝道電流達(dá)到預(yù)設(shè)電流值時，所述待測晶體管的柵極電壓與源極電壓的差為所述待測晶體管的閾值電壓。
[0005]在本發(fā)明的一個實施例中，當(dāng)所述待測晶體管為上拉晶體管時，所述禁用所述SRAM的鎖存電路中除所述待測晶體管以外的晶體管包括:為所述SRAM的上拉晶體管的漏極施加第六電壓，所述第六電壓等于所述第二電壓；以及為所述SRAM的下拉晶體管的源極施加所述第五電壓；其中，所述第四電壓等于所述第一電壓，并且所述第五電壓為從所述第一電壓到零進(jìn)行變化的電壓。
[0006]在本發(fā)明的一個實施例中，當(dāng)所述待測晶體管為下拉晶體管時，所述禁用所述SRAM的鎖存電路中除所述待測晶體管以外的晶體管包括:為所述SRAM的上拉晶體管的漏極施加所述第五電壓；以及為所述SRAM的下拉晶體管的源極施加所述第二電壓；其中，所述第四電壓等于所述第二電壓，并且所述第五電壓為從零到所述第一電壓進(jìn)行變化的電壓。
[0007]在本發(fā)明的一個實施例中，所述第一電壓為IV，所述第二電壓為0V。
[0008]在本發(fā)明的一個實施例中，所述預(yù)設(shè)電流值為ΙΟΟηΑ。
[0009]在本發(fā)明的一個實施例中，所述第五電壓為按照預(yù)定步進(jìn)值在預(yù)定電壓范圍內(nèi)進(jìn)行單向變化的電壓。
[0010]在本發(fā)明的一個實施例中，所述預(yù)定步進(jìn)值為0.02V。
[0011]在本發(fā)明的一個實施例中，所述測量所述第一傳輸門晶體管的溝道電流包括測量所述第一傳輸門晶體管的漏極節(jié)點(diǎn)處的電流。
[0012]另一方面，本發(fā)明提供一種用于測量SRAM的上拉器件的閾值電壓的電路。所述電路包括所述SRAM，其中:所述SRAM的上拉晶體管的襯底連接第一電源、漏極連接第六電源；所述SRAM的下拉晶體管的襯底連接第二電源、源極連接第五電源；所述SRAM的傳輸門晶體管的襯底連接所述第二電源、柵極連接第三電源；與待測上拉晶體管的源極相連的傳輸門晶體管的漏極連接第四電源；以及與所述待測上拉晶體管的柵極相連的傳輸門晶體管的漏極連接所述第五電源；其中，所述第四電源的電壓與所述第一電源的電壓相同，所述第五電源的電壓為從所述第一電源的電壓到零進(jìn)行變化的電壓；當(dāng)與所述待測上拉晶體管的源極相連的傳輸門晶體管的溝道電流達(dá)到預(yù)設(shè)電流值時，所述待測上拉晶體管的柵極電壓與源極電壓的差為所述待測上拉晶體管的閾值電壓。
[0013]本發(fā)明還提供一種用于測量SRAM的下拉器件的閾值電壓的電路。所述電路包括所述SRAM，其中:所述SRAM的上拉晶體管的襯底連接第一電源、漏極連接第五電源；所述SRAM的下拉晶體管的襯底和源極連接第二電源；所述SRAM的傳輸門晶體管的襯底連接所述第二電源、柵極連接第三電源；與待測下拉晶體管的漏極相連的傳輸門晶體管的漏極連接第四電源；以及與所述待測下拉晶體管的柵極相連的傳輸門晶體管的漏極連接所述第五電源；其中，所述第四電源的電壓與所述第二電源的電壓相同，所述第五電源的電壓為從零到所述第一電源的電壓進(jìn)行變化的電壓；當(dāng)與所述待測下拉晶體管的漏極相連的傳輸門晶體管的溝道電流達(dá)到預(yù)設(shè)電流值時，所述待測下拉晶體管的柵極電壓與源極電壓的差為所述待測下拉晶體管的閾值電壓。
[0014]本發(fā)明所提供的用于測量SRAM的上拉或下拉器件的閾值電壓的方法和電路可以實現(xiàn)在SRAM標(biāo)準(zhǔn)位元上進(jìn)行測試，無需專用的測試結(jié)構(gòu)，并且可以對真正SRAM芯片上的所有或任意的上拉或下拉器件進(jìn)行測試，測試效率高。
【附圖說明】
[0015]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0016]附圖中:
[0017]圖1示出了現(xiàn)有的用于SRAM的上拉器件的測試結(jié)構(gòu)；
[0018]圖2示出了現(xiàn)有的用于SRAM的下拉器件的測試結(jié)構(gòu)；
[0019]圖3示出了標(biāo)準(zhǔn)的SRAM存儲單元的結(jié)構(gòu)；
[0020]圖4示出了根據(jù)本發(fā)明的實施例的用于測量SRAM的上拉器件的閾值電壓的電路；
[0021]圖5示出了圖4中的待測上拉器件PUl與現(xiàn)有的單個上拉器件的柵源電壓-溝道電流的關(guān)系仿真圖的比較；
[0022]圖6示出了根據(jù)本發(fā)明的實施例的用于測量SRAM的下拉器件的閾值電壓的電路；以及
[0023]圖7示出了圖6中的待測下拉器件PDl與現(xiàn)有的單個下拉器件的柵源電壓-溝道電流的關(guān)系仿真圖的比較。
【具體實施方式】
[0024]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0025]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。
[0026]在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。
[0027]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。
[0028]一方面，本發(fā)明提供一種用于測量SRAM的上拉或下拉器件的閾值電壓的方法。該方法包括:為SRAM的上拉晶體管的襯底施加第一電壓；為SRAM的下拉晶體管的襯底和傳輸門(Pass Gate, PG)晶體管的襯底施加第二電壓；為傳輸門晶體管的柵極施加第三電壓以使其導(dǎo)通；為第一傳輸門晶體管的漏極施加第四電壓，第一傳輸門晶體管的源極與待測晶體管的源極或漏極相連；為第二傳輸門晶體管的漏極施加在預(yù)定電壓范圍內(nèi)單向變化的第五電壓，第二傳輸門晶體管的源極與待測晶體管的柵極相連；禁用SRAM的鎖存電路中除待測晶體管以外的晶體管；以及測量第一傳輸門晶體管的溝道電流，當(dāng)溝道電流達(dá)到預(yù)設(shè)電流值時，待測晶體管的柵極電壓與源極電壓的差為待測晶體管的閾值電壓。
[0029]該方法不改變SRAM單元的內(nèi)部連接結(jié)構(gòu)，只是對某些器件的引腳或?qū)δ承┒丝谑┘硬煌碾娦盘栆詫崿F(xiàn)對SRAM單元的上拉或下拉器件的測