半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001 ]本實(shí)施方式涉及半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)。
【背景技術(shù)】
[0002]作為非易失性半導(dǎo)體存儲(chǔ)裝置，已知有NAND型閃速存儲(chǔ)器。

【發(fā)明內(nèi)容】

[0003]發(fā)明要解決的問題
[0004]本實(shí)施方式提供能不使存儲(chǔ)器單元的可靠性下降地進(jìn)行低電壓驅(qū)動(dòng)的半導(dǎo)體存儲(chǔ)裝置。
[0005]用于解決問題的手段
[0006]本實(shí)施方式涉及的半導(dǎo)體存儲(chǔ)裝置，其具備:存儲(chǔ)器串，其包括存儲(chǔ)器單元;位線，其與所述存儲(chǔ)器串的一端電連接;和感測(cè)放大器(sense amplifier，讀出放大器)，其與所述位線電連接，所述感測(cè)放大器包括:第一晶體管，其一端連接于所述位線的電流路徑上的第一節(jié)點(diǎn)，且另一端與第二節(jié)點(diǎn)電連接;第二晶體管，其電連接于所述第二節(jié)點(diǎn)與感測(cè)節(jié)點(diǎn)之間；和第三晶體管，其柵與所述第一節(jié)點(diǎn)連接，且電連接于所述第二節(jié)點(diǎn)與能調(diào)整電壓的第三節(jié)點(diǎn)之間。
【附圖說明】
[0007]圖1是表示本發(fā)明的一個(gè)實(shí)施方式涉及的半導(dǎo)體存儲(chǔ)裝置I的概要構(gòu)成的框圖。
[0008]圖2是表示單元陣列2周邊的詳細(xì)構(gòu)成的框圖。
[0009]圖3是用于說明第一實(shí)施方式涉及的感測(cè)放大器6的工作原理的簡(jiǎn)略化電路圖。
[0010]圖4是圖3的定時(shí)圖。
[0011]圖5是第二實(shí)施方式涉及的感測(cè)放大器6的電路圖。
[0012]圖6是進(jìn)行閉鎖工作的情況下的工作定時(shí)圖。
[0013]圖7是沒有進(jìn)行閉鎖工作的情況下的工作定時(shí)圖。
[0014]圖8(a)和(b)是圖6的時(shí)刻tl3?tl4期間的詳細(xì)定時(shí)圖。
[0015]圖9是用ABL方式進(jìn)行存儲(chǔ)器單元21的讀取的情況下的工作定時(shí)圖。
[0016]圖10是使用圖5的感測(cè)放大器6來進(jìn)行向存儲(chǔ)器單元21的寫入的情況下的工作定時(shí)圖。
[0017]圖11是使用圖5的感測(cè)放大器6來分為偶數(shù)位線BL和奇數(shù)位線BL地進(jìn)行存儲(chǔ)器單元21的讀取的情況下的工作定時(shí)圖。
[0018]圖12是第三實(shí)施方式涉及的感測(cè)放大器6的電路圖。
[0019]圖13是具備外部控制器41和半導(dǎo)體存儲(chǔ)裝置I的存儲(chǔ)器系統(tǒng)42的概要框圖。
[0020]圖14是用前綴命令(prefixco_and，前置命令)指示的情況下的概要定時(shí)圖。
[0021]圖15是表示外部前綴命令的傳送次序的一例的圖。[0022 ]圖16是表示調(diào)整SASRC節(jié)點(diǎn)的電壓的電壓調(diào)整部51的一例的電路圖。
[0023]圖17是表示基準(zhǔn)電壓生成電路61的一例的電路圖。
【具體實(shí)施方式】
[0024]作為感測(cè)方式之一，已知有ABL(A11 Bit Line，全位線)方式。在ABL方式中，在對(duì)位線預(yù)充電后，使電流在一列內(nèi)的全部位線流通，使各位線電位為一定。在該狀態(tài)下，基于從位線流通的電流量，而檢測(cè)來自存儲(chǔ)器單元的讀取數(shù)據(jù)。
[0025]然而，ABL方式的感測(cè)放大器存在工作電壓高這一問題。在智能手機(jī)等便攜電子設(shè)備中，對(duì)于低消耗電力的要求高，期望即使令電源電壓下降也能穩(wěn)定地工作的半導(dǎo)體存儲(chǔ)
目.ο
[0026]例如，在對(duì)NAND型閃速存儲(chǔ)器進(jìn)行低電壓驅(qū)動(dòng)的情況下，隨著電源電壓的下降，而需要使在NAND串的一端施加的CELSRC電壓下降。然而，在使CELSRC電壓下降時(shí)，有可能數(shù)據(jù)寫入時(shí)的保持率(Data retent 1n，數(shù)據(jù)保持)惡化，使得存儲(chǔ)器單元的可靠性下降。因此，不容易使CELSRC電壓下降，其結(jié)果，難以進(jìn)行低電壓驅(qū)動(dòng)。以下說明的實(shí)施方式的特征在于能進(jìn)行低電壓驅(qū)動(dòng)。
[0027]圖1是表示本發(fā)明的一個(gè)實(shí)施方式涉及的半導(dǎo)體存儲(chǔ)裝置I的概要構(gòu)成的框圖。圖1的半導(dǎo)體存儲(chǔ)裝置I表示NAND型閃速存儲(chǔ)器的例子。
[0028]圖1的半導(dǎo)體存儲(chǔ)裝置I具備:單元陣列2;行解碼器3;字線驅(qū)動(dòng)器4;列解碼器5;感測(cè)放大器(S/A)6;數(shù)據(jù)鎖存電路7;控制器8;高電壓產(chǎn)生器9;地址寄存器10;命令解碼器11;和I/O緩沖器12。
[0029]單元陣列2使將多個(gè)存儲(chǔ)器單元串聯(lián)連接而成的NAND串20與各位線連接。圖2是表示單元陣列2周邊的詳細(xì)構(gòu)成的框圖。如圖2所示，單元陣列2被分為多個(gè)塊BLKO?BLKn-1。在各塊，將上述NAND串20在列方向上排列多個(gè)。各NAND串20具有:串聯(lián)連接的多個(gè)存儲(chǔ)器單元21 ；在這些存儲(chǔ)器單元21的一端側(cè)連接的選擇門晶體管SI ；和在另一端側(cè)連接的選擇門晶體管S2。
[0030 ] NAND串20內(nèi)的各存儲(chǔ)器單元21的柵與對(duì)應(yīng)的字線WLO?WLn-1連接。選擇門晶體管SI的柵與選擇門線S⑶連接。選擇門晶體管S2的柵與選擇門線SGS連接。各NAND串20經(jīng)對(duì)應(yīng)的選擇門晶體管SI而與共同的單元源線連接。此外，各NAND串20經(jīng)對(duì)應(yīng)的選擇門晶體管S2而與對(duì)應(yīng)的位線BLO?BLn-1連接。再有，塊的數(shù)量和字線的數(shù)量可分別任意設(shè)定。
[0031]與NAND串20內(nèi)的各存儲(chǔ)器單元21的柵連接的各字線WLO?WLn-1與行解碼器3連接。行解碼器3將從地址寄存器10傳輸來的行地址進(jìn)行解碼。在行解碼器3的附近，配置有字線驅(qū)動(dòng)器4。字線驅(qū)動(dòng)器4基于已解碼的數(shù)據(jù)來生成用于驅(qū)動(dòng)各字線的電壓。
[0032]與各NAND串20連接的位線BLO?BLn經(jīng)位線選擇晶體管QO而與感測(cè)放大器6連接。本實(shí)施方式中的感測(cè)放大器6能如后述那樣以ABL(A11 Bit Line)方式進(jìn)行感測(cè)，但是，除此之外也能用新方式(以下稱為DSA:D1de sense ABL，二極管感測(cè)全位線)進(jìn)行感測(cè)。無論采用哪種方式，感測(cè)放大器6都能根據(jù)從位線流通的電流量來檢測(cè)來自存儲(chǔ)器單元21的讀取數(shù)據(jù)。由感測(cè)放大器6檢測(cè)的讀取數(shù)據(jù)作為例如二值數(shù)據(jù)而保持于數(shù)據(jù)鎖存電路7中。
[0033]圖1所示的列解碼器5將來自地址寄存器10的列地址進(jìn)行解碼。此外，列解碼器5基于該解碼后的結(jié)果來決定是否將數(shù)據(jù)鎖存電路7所保持的數(shù)據(jù)向數(shù)據(jù)總線傳輸。
[0034]I/O緩沖器12對(duì)從I/O端子輸入的地址、數(shù)據(jù)及命令進(jìn)行緩沖。此外，I/O緩沖器12將地址向地址寄存器1傳輸，將命令向命令寄存器傳輸，將數(shù)據(jù)向數(shù)據(jù)總線傳輸。
[0035]控制器8識(shí)別地址和命令，并且控制上述感測(cè)放大器6等的工作。
[0036]圖3是用于說明第一實(shí)施方式涉及的感測(cè)放大器6的工作原理的簡(jiǎn)略化電路圖。圖3的感測(cè)放大器6具備:在位線BL與SEN節(jié)點(diǎn)(感測(cè)節(jié)點(diǎn))之間的電流路徑上共源共柵連接的第一及第二晶體管Ql、Q2;和在該第一及第二晶體管Ql、Q2之間的第二節(jié)點(diǎn)n2與SASRC節(jié)點(diǎn)(第二電壓設(shè)定節(jié)點(diǎn)或第三節(jié)點(diǎn))之間連接的第三晶體管Q3。
[0037]在位線BL與CELSRC節(jié)點(diǎn)(第一電壓設(shè)定節(jié)點(diǎn))之間，連接有與圖2同樣的構(gòu)成的NAND串20。第三晶體管Q3的柵與第一晶體管Ql的漏一同連接于第一節(jié)點(diǎn)nl。在該第一節(jié)點(diǎn)nl與位線BL之間的電流路徑上連接有第四晶體管Q4。該第四晶體管Q4是例如在存儲(chǔ)器單元21的擦除時(shí)用于將位線BL和第一節(jié)點(diǎn)nl電斷開而設(shè)置的高耐壓的晶體管。此外，在VDDSA節(jié)點(diǎn)與第一節(jié)點(diǎn)η I之間配置有PMOS晶體管Q7。
[0038]第二晶體管Q2的漏是SEN節(jié)點(diǎn)，在該SEN節(jié)點(diǎn)連接有電容器C的一端。該SEN節(jié)點(diǎn)是根據(jù)從存儲(chǔ)器單元21讀取的數(shù)據(jù)的邏輯來使電容器C充放電的感測(cè)節(jié)點(diǎn)。
[0039]第一?第四晶體管Ql?Q4和晶體管Q7的導(dǎo)通或截止的切換控制由圖1的控制器8來進(jìn)行。第一?第四晶體管Ql?Q4皆為NMOS晶體管。
[0040]圖4是圖3的定時(shí)圖。在進(jìn)行存儲(chǔ)器單元21的讀取的情況下，首先，使第一晶體管Ql的柵電壓Φ1為高，使第二晶體管Q2的柵電壓Φ2為低(時(shí)刻tl)。此時(shí)，為了抑制第一晶體管Ql的漏偏置(drain bias)依賴性，而優(yōu)選抑制第二節(jié)點(diǎn)n2的電壓變化。為此，將第一晶體管Ql的柵電壓Φ I設(shè)定為SASRC節(jié)點(diǎn)的電壓+第一晶體管Ql的閾值電壓+過驅(qū)動(dòng)電壓(overdrive voltage)(約0.2V左右)的電壓即可。在該時(shí)刻11，選擇門線SGS、SGD皆為高電平。[0041 ] 然后，使NAND串20的一端側(cè)的CELSRC節(jié)點(diǎn)上升到VDDSA (時(shí)刻12)。這樣，如果NAND串20內(nèi)的讀取對(duì)象的存儲(chǔ)器單元21的數(shù)據(jù)為“I”，則位線BL/BL