半導(dǎo)體存儲(chǔ)裝置的制造方法
【專利說明】半導(dǎo)體存儲(chǔ)裝置
[0001]相關(guān)申請(qǐng)交叉引用
[0002]本申請(qǐng)主張于2013年9月11日提交的序列號(hào)為61/876，491的美國臨時(shí)申請(qǐng)的權(quán)益以及于2014年3月7日提交的序列號(hào)為14/201,642的美國申請(qǐng)的權(quán)益，其全部內(nèi)容通過引用納入本文中。
技術(shù)領(lǐng)域
[0003]本文中描述的實(shí)施例一般地涉及半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0004]已知作為電阻變化型存儲(chǔ)器中的一種的磁隨機(jī)存取存儲(chǔ)器(MRAM)JRAM的寫入方法包括磁場寫入方法和自旋轉(zhuǎn)移寫入方法。在這些方法當(dāng)中，自旋轉(zhuǎn)移方法的優(yōu)點(diǎn)在于增加集成密度、降低功耗和增強(qiáng)性能，因?yàn)榇朔椒ň哂写呕崔D(zhuǎn)所需的自旋轉(zhuǎn)移電流隨磁體尺寸變小而減小的特性。
[0005]自旋轉(zhuǎn)移寫入方法的MTJ(磁隧道結(jié))元件具有多層結(jié)構(gòu)，該多層結(jié)構(gòu)由兩個(gè)鐵磁層以及插在其間的非磁勢(shì)皇層(絕緣薄膜)構(gòu)成，并且數(shù)字?jǐn)?shù)據(jù)通過由自旋極化隧道效應(yīng)導(dǎo)致的磁阻變化來存儲(chǔ)。MTJ元件可通過兩個(gè)鐵磁層的磁取向而呈現(xiàn)低電阻狀態(tài)和高電阻狀態(tài)。當(dāng)兩個(gè)鐵磁層的磁取向(自旋方向)處于平行狀態(tài)(P(平行)狀態(tài))時(shí)，MTJ元件處于低電阻狀態(tài)。當(dāng)兩個(gè)鐵磁層的磁取向處于反平行狀態(tài)(AP(反平行)狀態(tài))時(shí)，MTJ元件處于高電阻狀態(tài)。

【發(fā)明內(nèi)容】

[0006]另外，在可實(shí)現(xiàn)如“【背景技術(shù)】”中描述的精細(xì)基元的電阻變化型存儲(chǔ)器中，由于微加工的布線層的電阻增加，無法通過僅擴(kuò)大存儲(chǔ)器基元陣列區(qū)域來得到足夠的基元容量。因此，需要分割基元陣列，從而減小布線電阻增加的影響。分割基元陣列意味著增加基元陣列周圍的核心電路的數(shù)量，從而僅導(dǎo)致芯片尺寸增加。在本申請(qǐng)中，通過使用針對(duì)存儲(chǔ)器基元陣列周圍的核心電路的存儲(chǔ)器基元的微型化技術(shù)來縮小核心電路的區(qū)域，從而實(shí)現(xiàn)具有提升的容量和裕量(margin)的電阻變化型存儲(chǔ)裝置，同時(shí)抑制芯片尺寸增加。
[0007]—般而言，根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體存儲(chǔ)裝置包括基元陣列，所述基元陣列包括:多個(gè)電阻變化元件，其形成在半導(dǎo)體襯底上方；多個(gè)第一基元晶體管，其形成在所述半導(dǎo)體襯底上并且被設(shè)置為與所述電阻變化元件關(guān)聯(lián);多個(gè)第一柵電極，其被包括在所述第一基元晶體管中并且在第一方向上延伸;第一位線，其被電連接到所述電阻變化元件并且在垂直于所述第一方向的第二方向上延伸;第二位線，其被電連接到所述第一基元晶體管的電流路徑的一端并且在所述第二方向上延伸；以及多個(gè)第一工作區(qū)，所述第一基元晶體管形成在所述第一工作區(qū)中，并且所述第一工作區(qū)在以第一角度與所述第一方向相交的方向上延伸。所述半導(dǎo)體存儲(chǔ)裝置還包括位線控制器，所述位線控制器包括:多個(gè)第二基元晶體管，所述第二基元晶體管形成在所述半導(dǎo)體襯底上，并且每個(gè)所述第二基元晶體管具有一端被電連接到所述第一位線或所述第二位線的電流路徑；多個(gè)第二柵電極，其被包括在所述第二基元晶體管中并且在所述第一方向上延伸；以及多個(gè)第二工作區(qū)，所述第二基元晶體管形成在所述第二工作區(qū)中，并且所述第二工作區(qū)在以第二角度與所述第一方向相交的方向上延伸。
【附圖說明】
[0008]圖1是示例出根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的框圖。
[0009]圖2是示例出根據(jù)第一實(shí)施例的存儲(chǔ)器基元(memorycell)的寫入操作的圖。
[0010]圖3示例出根據(jù)第一實(shí)施例的基元陣列及其外圍電路的布局的實(shí)例。
[0011]圖4是示例出根據(jù)第一實(shí)施例的基元陣列與位線和源線(sourceline)控制器之間的關(guān)系的框圖。
[0012]圖5是示例出根據(jù)第一實(shí)施例的基元陣列與位線和源線控制器之間的關(guān)系的電路圖。
[0013]圖6是示例出根據(jù)第一實(shí)施例的基元陣列與位線控制器之間的關(guān)系的電路圖。
[0014]圖7是示例出根據(jù)第一實(shí)施例的基元陣列與源線控制器之間的關(guān)系的電路圖。
[0015]圖8是示例出根據(jù)第一實(shí)施例的基元陣列與位線控制器之間的關(guān)系的布局。
[0016]圖9是沿著圖8中的線A-A截取的截面圖。
[0017]圖10是沿著圖8中的線B-B截取的截面圖。
[0018]圖11是示例出根據(jù)第一實(shí)施例的基元陣列與源線控制器之間的關(guān)系的布局。
[0019]圖12是示意性地示例出根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的基本制造方法的流程圖。
[°02°]圖13是示意性地示例出子孔(subhole)的結(jié)構(gòu)的框圖；
[0021]圖14A是示例出列選擇電路驅(qū)動(dòng)器的逆變器的電路圖。
[0022]圖14B是示例出列選擇電路驅(qū)動(dòng)器的SWD驅(qū)動(dòng)器的電路圖。
[0023]圖14C是SWD驅(qū)動(dòng)器的電路圖。
[0024]圖14D是BL/SL重置(reset)驅(qū)動(dòng)器的電路圖。
【具體實(shí)施方式】
[0025]下文中，將參考附圖描述已經(jīng)構(gòu)造的實(shí)施例。在下面的描述中，使用相似的參考標(biāo)號(hào)表示具有基本相同的功能和結(jié)構(gòu)的結(jié)構(gòu)元件，僅在需要時(shí)給出重復(fù)的描述。使用構(gòu)成參考標(biāo)號(hào)的數(shù)字后面的“字母”或“連字符和數(shù)字”，以及構(gòu)成參考標(biāo)號(hào)的符號(hào)后面的“數(shù)字”或“連字符和數(shù)字”以區(qū)分由包括相同數(shù)字的參考標(biāo)號(hào)表示且具有相同結(jié)構(gòu)的元件。當(dāng)不需要區(qū)分由包括相同數(shù)字的參考標(biāo)號(hào)表示的元件時(shí)，這些元件由僅包括數(shù)字或符號(hào)的參考標(biāo)號(hào)表示。例如，當(dāng)不需要區(qū)分具有參考標(biāo)號(hào)Ia和Ib的元件時(shí)，這些元件統(tǒng)一由參考標(biāo)號(hào)I表示。此外，例如，當(dāng)不需要區(qū)分具有參考標(biāo)號(hào)WLl和WL2的元件時(shí)，這些元件統(tǒng)一由參考標(biāo)號(hào)WL表不O
[0026]應(yīng)注意，附圖是示意圖，并且厚度與平面尺寸之間的關(guān)系、各層間的厚度比率等等不同于實(shí)際情況。因而，具體厚度和尺寸應(yīng)該在考慮以下描述的情況下判定。不用說，附圖包括具有相互不同的尺寸關(guān)系或比率的部分。另外，下面描述的實(shí)施例通過實(shí)例示例出用于體現(xiàn)實(shí)施例的技術(shù)概念的裝置或方法，并且實(shí)施例的技術(shù)概念不將結(jié)構(gòu)組件的材料、形狀、結(jié)構(gòu)、排列等具體地限制為下面描述的那些。在權(quán)利要求的范圍內(nèi)，可以在實(shí)施例的技術(shù)概念上做出各種改變。
[0027](第一實(shí)施例)
[0028]〈根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)〉
[0029]首先，參考圖1，示意性描述根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的基本結(jié)構(gòu)。圖1是示例出根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的框圖。
[0030]第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置I包括存儲(chǔ)器基元陣列(也簡稱為“基元陣列”)11、控制器12、DQ電路13、地址指令電路14、行解碼器15、子孔16、位線和源線控制器17、讀出放大器/寫入驅(qū)動(dòng)器18、字線驅(qū)動(dòng)器20、以及內(nèi)部電壓發(fā)生器21。子孔16與每個(gè)存儲(chǔ)器基元陣列11關(guān)聯(lián)地產(chǎn)生字線驅(qū)動(dòng)器20的控制信號(hào)以及位線和源線控制器14的控制信號(hào)。
[0031]基元陣列11是MRAM，在MRAM中，多個(gè)存儲(chǔ)器基元MC以矩陣的形式二維排列。每個(gè)存儲(chǔ)器基元MC包括MTJ元件22 (未示出)和基元晶體管23 (未示出)C3MTJ元件22是磁隧道結(jié)元件，該元件通過電阻狀態(tài)的變化而存儲(chǔ)數(shù)據(jù)，并且可以通過電流重寫數(shù)據(jù)。基元晶體管23被設(shè)置為與MTJ元件22關(guān)聯(lián)，并且被配置為，當(dāng)使電流在所關(guān)聯(lián)的MTJ元件22中流動(dòng)時(shí)，基元晶體管23變?yōu)閷?dǎo)通的。
[0032]多個(gè)字線WL在行方向上排列，并且多個(gè)位線BL在列方向上排列，從而字線WL和位線BL相互交叉。兩個(gè)相鄰的位線BL構(gòu)成一對(duì)，存儲(chǔ)器基元MC被設(shè)置為與字線WL和位線對(duì)(在該實(shí)施例中，為方便起見，稱為位線BL和源線SL)之間的交叉點(diǎn)關(guān)聯(lián)。每個(gè)存儲(chǔ)器基元MC的MTJ元件22和基元晶體管23串聯(lián)地連接在位線對(duì)之間(例如，在BL與SL之間)。此外，基元晶體管23的柵極被連接到字線WL。
[0033]各種外部控制信號(hào)，例如，芯片選擇信號(hào)CS、時(shí)鐘信號(hào)CK和時(shí)鐘使能信號(hào)CKE)被輸入到控制器12?？刂破?2控制地址指令電路14，并且辨別地址和指令。
[0034]指令地址信號(hào)CAi被輸入到地址指令電路14。地址指令電路14將指令地址信號(hào)CAi傳輸?shù)叫薪獯a器15和子孔16。
[0035]行解碼器15被設(shè)置在存儲(chǔ)器基元陣列11的字線方向上的兩側(cè)，并且對(duì)已經(jīng)從地址指令電路14提供的指令地址信號(hào)CAi的地址進(jìn)行解碼。
[0036]子孔16基于外部控制信號(hào)，通過指令地址信號(hào)CAi識(shí)別指令或地址，并且控制字線驅(qū)動(dòng)器20以及位線和源線控制器17。
[0037]位線和源線控制器17被設(shè)置在存儲(chǔ)器基元陣列11的位線方向上的兩側(cè)，并且基于來自子孔16的控制信號(hào)來控制位線BL和源線SL。
[0038]讀出放大器/寫入驅(qū)動(dòng)器18被設(shè)置在存儲(chǔ)器基元陣列11的位線方向上。讀出放大器被連接到位線BL，并且通過感測在與所選擇的字線WL相連的存儲(chǔ)器基元MC中流動(dòng)的電流而讀出存儲(chǔ)在存儲(chǔ)器基元中的數(shù)據(jù)。寫入驅(qū)動(dòng)器被連接到位線BL，并且通過使電流在與所選擇的字線WL相連的存儲(chǔ)器基元MC中流動(dòng)而寫入數(shù)據(jù)。
[0039]讀出放大器/寫入驅(qū)動(dòng)器18與外部輸入/輸出端子DQ之間的數(shù)據(jù)的發(fā)送/接收經(jīng)由數(shù)據(jù)總線19和DQ電路13執(zhí)行。
[0040]字線驅(qū)動(dòng)器20被設(shè)置在存儲(chǔ)器基元陣列11的字線方向上的兩側(cè)，被連接到字線，并且被配置為在數(shù)據(jù)讀取或數(shù)據(jù)寫入時(shí)將電壓施加到所選擇的字線WL。更具體地說，字線驅(qū)動(dòng)器20被配置為根據(jù)由行解碼器15解碼的行地址將電壓施加到所選擇的字線WL。
[0041]設(shè)置內(nèi)部電壓發(fā)生器21，以產(chǎn)生半導(dǎo)體存儲(chǔ)裝置I中的操作所需的內(nèi)部電壓(例如，由電源電壓升高的電壓)。該內(nèi)部電壓發(fā)生器21也由控制器12控制，并且執(zhí)行升壓操作且產(chǎn)生需要的電壓。
[0042]〈存儲(chǔ)器基元MC的寫入操作〉
[0043]接下來，參考圖2，示意性地描述根據(jù)第一實(shí)施例的存儲(chǔ)器基元MC的寫入操作。圖2是示例出根據(jù)第一實(shí)施例的存儲(chǔ)器基元MC的寫入操作的圖。
[0044]如圖2所示，根據(jù)第一實(shí)施例的存儲(chǔ)器基元MC的MTJ元件22的一端被連接到位線BL，MT J兀件22的另一端被連接到基兀晶體管23的電流路徑的一端。基兀晶體管23的電流路徑的另一端被連接到源線SL。利用TMR(隧穿磁阻)效應(yīng)的MTJ元件22具有多層結(jié)構(gòu)，該多層結(jié)構(gòu)由兩個(gè)鐵磁層F和P以及插在其