存儲(chǔ)器陣列及其操作方法
【專利摘要】本發(fā)明公開了一種存儲(chǔ)器陣列及其操作方法。存儲(chǔ)器陣列包含排列成多個(gè)列與行的多個(gè)存儲(chǔ)單元(cell)，其中多個(gè)平行記憶字符串(memory string)對應(yīng)至此些行的各自的行，多個(gè)字線是排列而垂直于此些記憶字符串，各字線被連接至該存儲(chǔ)單元的此些列的一個(gè)對應(yīng)列的多個(gè)柵電極。此方法包括：執(zhí)行編程操作，編程操作編程在多個(gè)邊(edge)字線上的所有存儲(chǔ)單元，邊字線位于存儲(chǔ)器陣列的對面邊上，且編程操作依據(jù)待被儲(chǔ)存在存儲(chǔ)器陣列之中的輸入數(shù)據(jù)編程存儲(chǔ)器陣列之中的多個(gè)選擇存儲(chǔ)單元，此些選擇存儲(chǔ)單元位于這些邊字線之間。各編程后存儲(chǔ)單元的閾值電壓位于編程驗(yàn)證電平。
【專利說明】
存儲(chǔ)器陣列及其操作方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明是有關(guān)于一種存儲(chǔ)器陣列及其操作方法，且特別是有關(guān)于一種能抑制讀取 干擾的存儲(chǔ)器陣列的操作方法。
【背景技術(shù)】
[0002] 非易失（non-volatile)存儲(chǔ)器裝置是一種即使當(dāng)電力的供應(yīng)被移除時(shí)，仍能持 續(xù)儲(chǔ)存數(shù)據(jù)的半導(dǎo)體裝置。NAND閃存裝置是一種已被發(fā)展的非易失存儲(chǔ)器裝置。NAND閃 存裝置包含存儲(chǔ)器陣列，存儲(chǔ)器陣列包含多個(gè)排列成平行字符串的存儲(chǔ)單元。由于在讀取 操作時(shí)施加的偏壓機(jī)制，導(dǎo)致讀取干擾發(fā)生在運(yùn)些字符串之中。

【發(fā)明內(nèi)容】

[0003] 依據(jù)本發(fā)明一實(shí)施例，一種存儲(chǔ)器陣列的操作方法是被提供。存儲(chǔ)器陣列包含 排列成多個(gè)列（row)與多個(gè)行（column)的多個(gè)存儲(chǔ)單元（cell),其中多個(gè)平行記憶字符 串（memcxry string)對應(yīng)至運(yùn)些行的各自的行，多個(gè)字線（word line)是排列而垂直于該 多個(gè)記憶字符串，各字線被連接至運(yùn)些存儲(chǔ)單元的運(yùn)些列的一個(gè)對應(yīng)列的多個(gè)柵電極。該 方法包括：執(zhí)行一編程（program)操作，該編程操作編程在多個(gè)邊字線（edge word line) 上的所有運(yùn)些存儲(chǔ)單元，運(yùn)些邊字線位于該存儲(chǔ)器陣列的對面邊上，且該編程操作依據(jù)待 被儲(chǔ)存在該存儲(chǔ)器陣列之中的輸入數(shù)據(jù)編程該存儲(chǔ)器陣列之中的多個(gè)選擇存儲(chǔ)單元，運(yùn)些 多個(gè)選擇存儲(chǔ)單元位于運(yùn)些邊字線之間。各編程后存儲(chǔ)單元的闊值電壓位于一編程驗(yàn)證 (program verify, PV)電平。
[0004] 依據(jù)本發(fā)明另一實(shí)施例，一種集成電路是被提供，集成電路包括一存儲(chǔ)器陣列及 一控制電路。存儲(chǔ)器陣列包含排列成多個(gè)列與多個(gè)行的多個(gè)存儲(chǔ)單元，其中多個(gè)平行記憶 字符串對應(yīng)至運(yùn)些行的各自的行，多個(gè)字線是排列而垂直于該多個(gè)記憶字符串，各字線被 連接至運(yùn)些存儲(chǔ)單元的運(yùn)些列的一個(gè)對應(yīng)列的多個(gè)柵電極。控制電路被配置W對該存儲(chǔ)器 陣列執(zhí)行一編程操作，W編程在多個(gè)邊字線上的所有運(yùn)些存儲(chǔ)單元，運(yùn)些邊字線位于該存 儲(chǔ)器陣列的對面邊上，并依據(jù)待被儲(chǔ)存在該存儲(chǔ)器陣列之中的輸入數(shù)據(jù)編程該存儲(chǔ)器陣列 之中的多個(gè)選擇存儲(chǔ)單元，運(yùn)些選擇存儲(chǔ)單元位于運(yùn)些邊字線之間，各編程后存儲(chǔ)單元的 闊值電壓位于一 PV電平。
[0005] 依據(jù)本發(fā)明又一實(shí)施例，一種控制電路是被提供，控制電路用于操作存儲(chǔ)器陣列。 該存儲(chǔ)器陣列包含多個(gè)存儲(chǔ)單元。該控制電路包括電路系統(tǒng)（circuitry)，被配置W對該存 儲(chǔ)器陣列執(zhí)行一編程操作，W編程在多個(gè)邊字線上的所有運(yùn)些存儲(chǔ)單元，運(yùn)些邊字線位于 該存儲(chǔ)器陣列的對面邊上，并依據(jù)待被儲(chǔ)存在該存儲(chǔ)器陣列之中的輸入數(shù)據(jù)編程該存儲(chǔ)器 陣列之中的多個(gè)選擇存儲(chǔ)單元，運(yùn)些選擇存儲(chǔ)單元位于運(yùn)些邊字線之間。各編程后存儲(chǔ)單 元的闊值電壓位于一 PV電平。
[0006] 為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所 附圖式，作詳細(xì)說明如下：
【附圖說明】
[0007] 圖1繪示依照一范例性實(shí)施例一存儲(chǔ)單元的剖面示意圖。
[0008] 圖2繪示依照一范例性實(shí)施例的存儲(chǔ)器陣列的等效電路的示意圖。
[0009] 圖3繪示依照一范例性實(shí)施例的包含存儲(chǔ)器陣列的集成電路的示意圖。
[0010] 圖4繪示依照一范例性實(shí)施例的用于編程存儲(chǔ)器陣列之中的存儲(chǔ)單元的編程圖 案的示意圖。
[0011] 圖5繪示依照一比較范例的記憶字符串上的編程圖案的示意圖。
[0012] 圖6繪示依照一范例性實(shí)施例在讀取操作期間的被選擇WL訊號及未選擇WL訊號 的波形的示意圖。
[0013] 圖7A繪示依據(jù)圖4的編程圖案而被編程的存儲(chǔ)器陣列在應(yīng)用讀取壓力之前及之 后所測量的闊值電壓的分布示意圖。
[0014] 圖7B繪示依據(jù)圖4的編程圖案而被編程的存儲(chǔ)器陣列在應(yīng)用讀取壓力之前及之 后所測量的闊值電壓之間的差的分布示意圖。
[0015] 圖8繪示依照一比較范例的用于編程存儲(chǔ)器陣列中的存儲(chǔ)單元的編程圖案的示 意圖。
[0016] 圖9A繪示依據(jù)圖8的編程圖案而被編程的存儲(chǔ)器陣列在應(yīng)用讀取壓力之前及之 后所測量的闊值電壓的分布示意圖。
[0017] 圖9B繪示依據(jù)圖8的編程圖案而被編程的存儲(chǔ)器陣列在應(yīng)用讀取壓力之前及之 后所測量的闊值電壓之間的差的分布示意圖。 陽〇1引【符號說明】
[0019] 100 :存儲(chǔ)單元
[0020] 102 :基板 陽02U 104:第一滲雜區(qū)
[0022] 106 :第二滲雜區(qū)
[0023] 108 :通道區(qū)
[0024] 110:隧穿介電結(jié)構(gòu) 陽〇2引 112:下氧化物層
[0026] 114:氮化物層
[0027] 116:上氧化物層 陽0測 120:電荷儲(chǔ)存層
[0029] 130:隔離層
[0030] 140 :柵電極 陽0川 200:存儲(chǔ)器陣列
[0032] 210-213 :記憶字符串
[0033] 220 :存儲(chǔ)單元 陽咧 230 :BL0
[0035] 240 :C化
[0036] 250-253 :字符串選擇晶體管
[0037] 260、261 :接地選擇晶體管
[0038] 270 :字線
[0039] 280 :偶接地選擇線
[0040] 281 :奇接地選擇線 陽〇W 290:字符串選擇線 柳42] 310 :控制器 陽0創(chuàng) 320 :電壓供應(yīng)器
[0044] 330 :列譯碼器 W45] 340 :行譯碼器
[0046] 350 :感測放大器
[0047] 360 :數(shù)據(jù)輸入線 W48] 370 :數(shù)據(jù)輸出線
【具體實(shí)施方式】 W例現(xiàn)在將特舉范例性實(shí)施例，并配合所附圖式，作詳細(xì)說明。若可能的話，在圖式中 相同的參考數(shù)字將會(huì)用來表示相同或相仿的組件。
[0050] 圖1繪示依照一范例性實(shí)施例一存儲(chǔ)單元100的剖面示意圖。存儲(chǔ)器100包含： 基板102 ;第一滲雜區(qū)104及第二滲雜區(qū)106,設(shè)置在基板102中；通道區(qū)108,設(shè)置在第一 滲雜區(qū)104及第二滲雜區(qū)108之間；隧穿介電結(jié)構(gòu)（tunnel dielectric st;ructure)110,設(shè) 置在上述的通道區(qū)108上；一電荷儲(chǔ)存層120,設(shè)置在上述隧穿介電結(jié)構(gòu)110上；一隔離層 130,設(shè)置在上述電荷儲(chǔ)存層120上；一柵電極140,設(shè)置在上述隔離層130上?；?02可 被實(shí)現(xiàn)為形成在半導(dǎo)體晶圓中的P型阱（P-well)，而第一及第二滲雜區(qū)104與106可為N 型。替代性地，基板102可被實(shí)現(xiàn)為形成在半導(dǎo)體晶圓中的N型阱（N-well)，而第一及第二 滲雜區(qū)104與106可為P型。隧穿介電結(jié)構(gòu)110可被形成W具有此技藝中所知悉的用于隧 穿介電結(jié)構(gòu)的任何結(jié)構(gòu)。在所示的實(shí)施例中，隧穿介電結(jié)構(gòu)110為Ξ層薄ΟΝΟ結(jié)構(gòu)，包含下 氧化物層112(0)、設(shè)置在下氧化物層112上的氮化物層114 (腳、及設(shè)置在氮化物層114上 的上氧化物層116(0)。下氧化物層112、氮化物層114、及上氧化物層116的各者具有的厚 度約為15Λ至40Λ。電荷儲(chǔ)存層120是由氧化娃或氮化娃所形成、或其他電荷儲(chǔ)存材料， 如Α?2〇3、Η??χ、ZrOx。電荷儲(chǔ)存層120的厚度約為30Α至120Α。
[0051] 為了編程存儲(chǔ)單元100,第一及第二滲雜區(qū)104與106、及基板102是被接地，而編 程電壓如約18V是被施加在柵電極140。如此，電子是從通道區(qū)108被注入至電荷儲(chǔ)存層 120,而提升存儲(chǔ)單元100的闊值電壓VT至編程驗(yàn)證（program verify, PV)電平。為了從 存儲(chǔ)單元100擦除數(shù)據(jù)，柵電極140是被接地，第一及第二滲雜區(qū)104與106是被接地或浮 接，而擦除電壓如約18V是被施加在基板102。如此，電子是從電荷儲(chǔ)存層120被移除，而降 低存儲(chǔ)單元100的闊值電壓VT至擦除驗(yàn)證（erase verify, EV)電平。
[0052] 存儲(chǔ)單元100可為單階單元（single level cell,化C)或多階單元（multi-level cell, MLC)。SLC的VT可被設(shè)定為一個(gè)EV電平、或一個(gè)PV電平。MLC的VT可被設(shè)定為一 個(gè)EV電平，或多個(gè)PV電平的其中之一。
[0053] 圖2繪示依照一范例性實(shí)施例的Ξ維垂直柵（t虹ee-dimensional ve;rtical gate，3DVG)存儲(chǔ)器陣列200(此處參照為存儲(chǔ)器陣列200)的等效電路示意圖。存儲(chǔ)器陣 列200具有NAND結(jié)構(gòu)，包含多個(gè)記憶字符串210-213。記憶字符串210-213的各個(gè)包含多 個(gè)存儲(chǔ)單元220,例如64個(gè)存儲(chǔ)單元220,存儲(chǔ)單元220串聯(lián)連接并對應(yīng)至存儲(chǔ)器陣列的一 行。
[0054] 記憶字符串210-213組成一個(gè)區(qū)塊陣列化lock array)。記憶字符串210-213的 每一個(gè)對應(yīng)至一個(gè)通道位線化it line, BL)。區(qū)塊陣列的運(yùn)些通道化是群組（group)在 一起并連接至一全局位線（global bit line,GBL)，如圖2中所標(biāo)示的化0 230。記憶字符 串210-213的各個(gè)連接在化0 230與多個(gè)共同來源線kommon source line,C化)240的其 中一個(gè)之間。相鄰的記憶字符串210-213在位線端往來源線端的方向、及來源線端往位線 端的方向之間變換。舉例來說，記憶字符串210及212具有來源線端往位線端的方向，而記 憶字符串211及213具有位線端往來源線端的方向。也就是說，對于記憶字符串210及212 的每一個(gè)而言，C化240被連接至記憶字符串的上端，而化0 230被連接至記憶字符串的下 端，如圖2所示；而對于記憶字符串211及213的每一個(gè)而言，BL0 230被連接至記憶字符 串的上端，而CSL 240被連接至記憶字符串的下端，如圖2所示。 陽化5] 多個(gè)字符串選擇晶體管250-253的每一個(gè)被連接在化0 230與記憶字符串 210-213中對應(yīng)的一個(gè)之間。也就是說，字符串選擇晶體管250被連接在化0 230與記憶字 符串210的下端之間；字符串選擇晶體管251被連接在化0 230與記憶字符串211的上端 之間；字符串選擇晶體管252被連接在化0 230與記憶字符串212的下端之間；字符串選擇 晶體管253被連接在化0 230與記憶字符串213的上端之間。
[0056] 多個(gè)接地選擇晶體管260與261被連接在記憶字符串210-213的兩端。也就是說， 接地選擇晶體管260被連接至記憶字符串210-213的每一個(gè)的上端，如圖2所示。另一個(gè) 接地選擇晶體管261被連接至記憶字符串210-213的每一個(gè)的下端，如圖2所示。
[0057] 多個(gè)字線（如64個(gè)字線WL0、WL1.....WL63) 270是被安排而垂直于多個(gè)記憶字 符串210-213。各字線270被連接至一個(gè)對應(yīng)列的存儲(chǔ)單元220的此些柵電極。存儲(chǔ)器陣 列200的多個(gè)接地選擇晶體管260形成一個(gè)列，而一偶接地選擇線GSL (偶）280被連接至 此列接地選擇晶體管260的對應(yīng)的柵電極。接地選擇晶體管261形成一列，而一奇接地選 擇線GSL (奇）281被連接至此行接地選擇晶體管261的對應(yīng)的柵電極。多個(gè)字符串選擇線 (S化0、SSL1、S化2、SSL3) 290被連接至對應(yīng)的此些字符串選擇晶體管250。 陽05引如圖2所示的實(shí)施例中，存儲(chǔ)器陣列200包含四個(gè)記憶字符串210-213與64個(gè)WL 270。然而，所掲露的存儲(chǔ)單元、記憶字符串、與字線的數(shù)量并非限制于此。存儲(chǔ)器陣列200 可包含任何數(shù)量的排列成陣列的存儲(chǔ)單元、記憶字符串、與字線。
[0059] 圖3繪示依照一范例性實(shí)施例的包含圖2所示的存儲(chǔ)器陣列200的集成電路300 的示意圖。集成電路300包含控制器310、電壓供應(yīng)器320、列譯碼器330、行譯碼器340、及 感測放大器350?？刂破?10被配置W控制電壓供應(yīng)器320提供至列譯碼器330及行譯碼 器340的偏壓電壓或接地的應(yīng)用。控制器310也被配置W提供存儲(chǔ)器地址至列譯碼器330 及行譯碼器340?？刂破?10可通過技藝中知悉的特定用途邏輯電路而被實(shí)現(xiàn)。替代性地， 控制器310可通過用執(zhí)行儲(chǔ)存在儲(chǔ)存裝置的程序的一般用途處理器而被實(shí)現(xiàn)。又替代性 地，控制器310可通過特定用途邏輯電路或一般用途處理器的結(jié)合而被實(shí)現(xiàn)。列譯碼器330 被禪接至連接至存儲(chǔ)器陣列200中對應(yīng)列的存儲(chǔ)單元220的此些WL 270, W依據(jù)用于讀取 操作、編程操作、與擦除操作等不同的偏壓機(jī)制而偏壓此些WL 270。行譯碼器340被禪接至 連接至存儲(chǔ)器陣列200中對應(yīng)行的字符串選擇晶體管250的此些SSL 290, W依據(jù)不同的 偏壓機(jī)制而偏壓此些SSL 290。感測放大器350感測從集成電路300內(nèi)部或外部的數(shù)據(jù)源 (未繪示）經(jīng)由數(shù)據(jù)輸入線360所接收的輸入數(shù)據(jù)，并供應(yīng)輸入數(shù)據(jù)至行譯碼器340。感測 放大器350也感測在存儲(chǔ)器陣列200的此些存儲(chǔ)器字符串210-213中對應(yīng)的存儲(chǔ)器字符串 的電流，并轉(zhuǎn)換感測電流為數(shù)字?jǐn)?shù)值W經(jīng)由數(shù)據(jù)輸出線370被供應(yīng)至集成電路300內(nèi)部或 外部的裝置（未繪示）。更詳細(xì)地，感測放大器350包含多個(gè)子感測放大器（未繪示），各 個(gè)子感測放大器連接至此些存儲(chǔ)器字符串中對應(yīng)的一個(gè)存儲(chǔ)器字符串，并感測此對應(yīng)存儲(chǔ) 器字符串的電流。感測放大器350接著轉(zhuǎn)換感測電流為數(shù)字?jǐn)?shù)值，而結(jié)合數(shù)字?jǐn)?shù)值與對應(yīng) 的此些記憶串210-213中對應(yīng)的一個(gè)存儲(chǔ)器字符串的地址，從而產(chǎn)生輸出數(shù)據(jù)而供應(yīng)在數(shù) 據(jù)輸出線370上。
[0060] 一旦存儲(chǔ)器陣列200被制造，控制器310被配置W對存儲(chǔ)器陣列執(zhí)行擦除/復(fù)位 操作，使得存儲(chǔ)器陣列200的存儲(chǔ)單元220中的每一個(gè)存儲(chǔ)單元具有位于EV電平的闊值電 壓VT。用于執(zhí)行擦除/復(fù)位操作的范例性的偏壓機(jī)制是如后所述。在擦除/復(fù)位操作期 間，BL0 230、此些CSL 240、此些WL 270、此些SSL 290是被接地，而擦除電壓約18V是被施 加至存儲(chǔ)器陣列200所形成的基板（如P阱）。如此，存儲(chǔ)器陣列200中的所有存儲(chǔ)單元 220的闊值電壓VT是被設(shè)定在EV電平。
[0061] 在復(fù)位操作之后，控制器310被配置W對存儲(chǔ)器陣列200的存儲(chǔ)單元220中的被 選擇存儲(chǔ)單元執(zhí)行編程操作，使得此些被選擇存儲(chǔ)單元220的各個(gè)具有位于PV電平的闊值 電壓VT。用于執(zhí)行編程操作的范例性的偏壓機(jī)制是如后所述。舉例來說，控制器310被配 置W編程位于WL62 270與記憶字符串212的交界的單元A，如圖2所示。為了編程單元A， 系統(tǒng)電壓Vcc約3. 3V被施加至SSL2290 W導(dǎo)通記憶字符串212上的字符串選擇晶體管252 而選擇記憶字符串212,其他SSL(SSL0、S化1、SSL3)290是被接地W截止字符串選擇晶體管 250、251、253。并且，編程電壓化rogram約18V被施加至WL62 270 W編程單元A，而導(dǎo)通電 壓化ass約7V至12V被施加至此些未選擇WL(WL0、WL1、WL2.....WL61、WL63) 270 W導(dǎo)通 記憶字符串212上的其他存儲(chǔ)單元220。約0V的電壓被施加至化0 230,而系統(tǒng)電壓Vcc 被施加至其他未選擇全局位線（未繪示于圖2)。此些CSL 240、GSL(偶）280、及存儲(chǔ)器陣 列200所形成的基板（如P阱）是被接地。系統(tǒng)電壓Vcc是被施加至GSL(奇）281。如此， 位于單元A的上源/漏極與CSL 240之間的存儲(chǔ)器字符串212的上部、與位于單元A的下 源/漏極與化0 230之間的存儲(chǔ)器字符串212的下部，為導(dǎo)通。因此，電子是被注入至單元 A的電荷儲(chǔ)存層，而單元A的VT是被提升至PV電平。此處，具有PV電平的VT的存儲(chǔ)單元 是被稱為「編程單元」，而具有EV電平的VT的的存儲(chǔ)單元是被稱為「擦除單元」。
[0062] 在編程操作后，控制器310被配置W對存儲(chǔ)器陣列200執(zhí)行讀取操作。用于執(zhí)行 讀取操作的范例性的偏壓機(jī)制是如后所述。舉例來說，為了讀取單元A，首先，所有的SSL 290與GSL 280與281是被截止，位線電壓V化約IV是被施加至全局位線（GBL)，如圖2的 BL0 230所示。如此，GBL雜散電容是被預(yù)充電至一預(yù)設(shè)電平，例如IV。接著，系統(tǒng)電壓Vcc 約3. 3V是被施加至此些GSL 280與281，W導(dǎo)通接地選擇晶體管260與261。系統(tǒng)電壓Vcc 也被施加至SSL2290 W導(dǎo)通記憶字符串212上的字符串選擇晶體管250而選擇記憶字符 串212。其他SSUSSLO、S化1、SSL3)290是被接地W截止字符串選擇晶體管250、251、253。 讀取電壓化ead如約IV (位于EV電平與PV電平之間）被施加至WL62 270 (此處是被稱為 「被選擇WL」）。導(dǎo)通電壓化ass如約6V(高于PV電平）被施加至此些未選擇WL(WL0、WL1、 WL2.....WL61、WL63) 270 W導(dǎo)通記憶字符串212上的其他存儲(chǔ)單元220,無論它們是編程 單元或擦除單元。由于被選擇WL62上的單元A具有高于化ead的PV電平的編程單元，故 單元A是被截止，而記憶字符串212上的其他單元是通過高于PV電平的化ass而被導(dǎo)通。 如此，記憶字符串212并沒有導(dǎo)通，而邸L雜散電容沒有被放電。如此，對應(yīng)至邸L操作偏 壓的位線電壓維持不變。另外，若單元A具有電平EV電平的VT的擦除單元，單元A是通過 高于EV的化ead的應(yīng)用而被導(dǎo)通，而記憶字符串212上的其他單元也被導(dǎo)通。于此例中， 記憶字符串212是導(dǎo)通，而記憶字符串212上的GBL雜散電容是被放電。如此，對應(yīng)GLB操 作偏壓的位線電壓會(huì)被改變。
[0063] 各種如上所述的電壓，包含化日33、化日日山化1'〇旨拘111、'\^^￥(3(3、接地，是由電壓供應(yīng) 器320產(chǎn)生，而通過電路系統(tǒng)（未繪示）而被施加至存儲(chǔ)器陣列200。 W64] 圖4繪示依照一范例性實(shí)施例的用于編程存儲(chǔ)器陣列200之中的存儲(chǔ)單元220的 編程圖案400的示意圖。編程圖案400顯示具有PV電平的VT的多個(gè)編程單元與具有EV 電平的VT的多個(gè)擦除單元的分布。依據(jù)本發(fā)明的范例性實(shí)施例，WL0與WL63是被設(shè)定為 冗余（dummy)字線，在冗余字線上存儲(chǔ)單元是被故意地編程而具有PV'電平的VT。也就是 說，依據(jù)圖4,位于邊WL (即位于存儲(chǔ)器陣列200對面邊上的字線WL0及WL63)上的所有存 儲(chǔ)單元220是編程單元，在圖4所示的編程圖案400中標(biāo)示為"PV"。另外，WL1至WL62上 的存儲(chǔ)單元220之中的被選擇存儲(chǔ)單元是依據(jù)經(jīng)由數(shù)據(jù)輸入線360所接收的輸入數(shù)據(jù)而被 編程。因此，運(yùn)些編程單元被標(biāo)示為"PV"。剩下的存儲(chǔ)單元220是擦除單元，在圖4所示 的編程圖案400中標(biāo)示為"EV"。邊字線WL0及WL63上的存儲(chǔ)單元的PV'電平可等于字線 WL1至WL62上的編程存儲(chǔ)單元的PV電平。替代性地，PV'電平也可不同于PV電平。 陽0化]W下將進(jìn)一步說明，故意編程邊字線WL0及WL63上的此些存儲(chǔ)單元220具有抑制 讀取干擾的效果。如果邊字線WL0及WL63上的存儲(chǔ)單元220不是編程單元，則讀取干擾會(huì) 發(fā)生在某些擦除存儲(chǔ)單元上，運(yùn)些擦除存儲(chǔ)單元位于靠近邊字線之處并鄰近編程單元。
[0066] 雖然圖4所示的編程圖案400包含邊字線WL0及WL63上的編程單元，本發(fā)明并不 限于此。也就是說，抑制讀取干擾的好處也可通過W下方式實(shí)現(xiàn)：對存儲(chǔ)器陣列的對面邊的 每一者上的多于一的邊字線上的此些存儲(chǔ)單元進(jìn)行編程。此處所使用的「邊字線」參照至 位于或鄰近于存儲(chǔ)器陣列的邊的字線。舉例來說，抑制讀取干擾的好處可通過W下方式實(shí) 現(xiàn)：對位于WL0、WL1、WL62、WL63、或WL0-WL3、WL61-WL63上的存儲(chǔ)單元進(jìn)行編程。
[0067] 雖然圖4中WL0及WL63之間的存儲(chǔ)單元220上的編程圖案400包含西洋棋盤 (checkerboard)圖案，也就是說，一個(gè)編程單元的最近鄰居是一個(gè)擦除單元，反之亦然，然 本發(fā)明亦不限于此。WL0及WL63之間的存儲(chǔ)單元220上的編程圖案可為任何圖案，依輸入 數(shù)據(jù)即待被儲(chǔ)存至存儲(chǔ)器陣列200之中的數(shù)據(jù)而定。 W側(cè) W下說明有關(guān)編程邊WL上的存儲(chǔ)單元220的理由。圖5繪示依照一比較范例的 記憶字符串510上的編程圖案的示意圖。依據(jù)圖5,位于WL2及WL60上的存儲(chǔ)單元為編程 單元，而位于其他WL上（包含邊札，如WL0及WL63)的存儲(chǔ)單元為擦除單元。再者，在讀取 操作期間WL3為待被讀取的被選擇札，而WL0-WL2及WL4-WL63為未選擇WL。
[0069] 圖6繪示依照一范例性實(shí)施例在讀取操作期間分別待被施加至被選擇WL及未選 擇WL的被選擇WL訊號及未選擇WL訊號的波形的示意圖。在時(shí)間tl，未選擇WL訊號是位 于初始電壓電平，如0V。然后，在時(shí)間t2,未選擇WL訊號提升至PV電平，如3V，而在時(shí)間t3 繼續(xù)提升直而到達(dá)化ass,如6V。直至?xí)r間t4,未選擇WL訊號維持在化ass。接著，在時(shí)間 t5,未選擇WL訊號下降至PV電平，而在時(shí)間t6,繼續(xù)下降直而到達(dá)0V。在時(shí)間tl，被選擇 WL訊號隨著未選擇WL訊號同時(shí)提升，而在未選擇WL訊號達(dá)到化ass的時(shí)間t3的同時(shí)，被 選WL訊號到達(dá)其目標(biāo)電壓電平，化ead。再者，在時(shí)間t4,被選擇WL訊號隨著未選擇WL訊 號同時(shí)下降，并隨著未選擇WL訊號在時(shí)間t6的同時(shí)到達(dá)其目標(biāo)電壓電平。
[0070] 請參照前述的圖5,當(dāng)未選擇WL訊號在tl至t2從0V提升至3V (即PV電平）時(shí)， WL2及WL60上的編程單元是被截止，而未選擇WL (WL0、WL1、WL4-WL59、及WL61-63)上的擦 除單元是被導(dǎo)通。因此，WL2與WL60之間的存儲(chǔ)單元的通道是被浮接（也就是說，不連接 至電壓源，如地或Vcc)，而通道的電位是通過電容與柵電壓（未選擇WL的電壓）的禪合而 被增強(qiáng)化oost)。另一方面，由于位于記憶字符串510兩端的化230與CSL 240是被接地， WL2與化之間、WL60與C化之間的存儲(chǔ)單元的通道是被接地。如此，在被選擇WL60上的存 儲(chǔ)單元之中，通道對側(cè)的電壓電平并非平衡，而熱載子化ot carrier)無法被產(chǎn)生。如此， 因 WL61靠近WL60并位于WL60及C化之間，WL61上的存儲(chǔ)單元的VT會(huì)被干擾成高于EV電 平的某一電平。相仿地，因 WL1靠近WL2并位于WL1及化之間，WL1上的存儲(chǔ)單元的VT會(huì) 被干擾成高于EV電平的某一電平。如此，WL1及WL61上的存儲(chǔ)單元是受到讀取操作干擾， 意即讀取干擾。
[0071] 另一方面，如果WL0及WL63上的存儲(chǔ)單元為編程單元，當(dāng)未選擇WL在tl至t2從 0V提升至3V(即PV電平）時(shí)，WL0及WL63之間的存儲(chǔ)單元的通道是被浮接。因此，WL2及 WL60上的編程存儲(chǔ)單元的通道的對側(cè)的電壓電平是被平衡。如此，WL1及WL61上的存儲(chǔ)單 元不受干擾。
[0072] 范例
[0073] 具有如圖2所示結(jié)構(gòu)的存儲(chǔ)器陣列是被制成。存儲(chǔ)器陣列是依照圖4所示的編程 圖案400被復(fù)位然后編程。接著，讀取壓力是被通過執(zhí)行一百萬次讀取操作而施加至存儲(chǔ) 器陣列。也就是說，如圖6所示的波形是被重復(fù)一百萬次。在讀取操作期間，WL30是被使用 為被選擇札，其他WL為未選擇WL。在讀取壓力的應(yīng)用之前與之后，WL0-WL3與WL60-WL63 上的存儲(chǔ)單元的闊值電壓VT是被測量。
[0074] 圖7A繪示在WL0-WL3及WL60-WL63上的存儲(chǔ)器單元應(yīng)用讀取壓力之前及之后所 測量的闊值電壓的分布示意圖。在圖7A中，X軸表示闊值電壓的數(shù)值，y軸表示在WL0-WL3 及WL60-WL63的各者上具有特定闊值電壓的存儲(chǔ)單元的計(jì)數(shù)（即數(shù)量）。圖7A的虛線參 照在讀取操作前在對應(yīng)存儲(chǔ)單元上所測量的闊值電壓，圖7A的實(shí)線參照在讀取操作后在 對應(yīng)存儲(chǔ)單元上所測量的闊值電壓。圖7B繪示在應(yīng)用讀取壓力之前及之后從對應(yīng)的存 儲(chǔ)單元上所測量的闊值電壓之間的差的分布示意圖。在圖7B中，X軸表示闊值電壓差的 數(shù)值，y軸表示在WL0-WL3及WL60-WL63的各者上具有特定闊值電壓差的存儲(chǔ)單元的計(jì) 數(shù)（即數(shù)量）。圖7B的實(shí)線參照在對應(yīng)存儲(chǔ)單元上所測量的闊值電壓差。依據(jù)圖7B，即 使在執(zhí)行一百萬次讀取操作后，在WL0-WL3及WL60-WL63的存儲(chǔ)單元上的闊值電壓差范圍 從-0. 2V至0. 2V，運(yùn)表示在WL0-WL3及WL60-WL63的存儲(chǔ)單元實(shí)質(zhì)上對讀取干擾是有抑制 力的（immune)。 陽Ο巧]比較范例
[0076] 具有圖2所示的結(jié)構(gòu)的存儲(chǔ)器陣列是被制成。存儲(chǔ)器陣列是被復(fù)位然后依據(jù)圖8 所示的編程圖案800被編程。編程圖案800是相仿于編程圖案400,除了 WLO及WL63上的 存儲(chǔ)單元是擦除單元，故而它們的VT是維持在EV電平。接著，讀取壓力被施加至存儲(chǔ)器陣 列，相同于前述的范例所采用的方式。在WL0-WL3及WL60-WL63上的存儲(chǔ)單元的VT是在應(yīng) 用讀取壓力之前與之后被測量。
[0077] 圖9Α繪示在應(yīng)用讀取壓力之前及之后所測量的闊值電壓的分布示意圖。在圖9Α 中，X軸表示闊值電壓的數(shù)值，y軸表示在WL0-WL3及WL60-WL63的各者上具有特定闊值電 壓的存儲(chǔ)單元的計(jì)數(shù)（即數(shù)量）。圖9A的虛線參照在讀取操作前在對應(yīng)存儲(chǔ)單元上所測量 的闊值電壓，圖9A的實(shí)線參照在讀取操作后在對應(yīng)存儲(chǔ)單元上所測量的闊值電壓。圖9B 繪示在應(yīng)用讀取壓力之前及之后從對應(yīng)的存儲(chǔ)單元上所測量的闊值電壓之間的差的分布 示意圖。在圖9B中，X軸表示闊值電壓差的數(shù)值，y軸表示在WL0-WL3及WL60-WL63的各者 上具有特定闊值電壓差的存儲(chǔ)單元的計(jì)數(shù)（即數(shù)量）。圖9B的實(shí)線參照在對應(yīng)存儲(chǔ)單元上 所測量的闊值電壓差。依據(jù)圖9B，在札2、胖1^3、胖1^60、及札61的存儲(chǔ)單元上的闊值電壓差范 圍從-0. 2V至0. 2V，而在札0、胖1^、胖1^62、及札63的存儲(chǔ)單元上的闊值電壓差范圍從-0.2￥ 至1￥。因此，在札0、胖1^、胖1^62、及札63的存儲(chǔ)單元是受到讀取壓力應(yīng)用的干擾。
[0078] 在上述實(shí)施例中，圖4的編程圖案400包含僅一個(gè)PV電平。然而，本發(fā)明并不限于 此。當(dāng)存儲(chǔ)器陣列200之中的存儲(chǔ)單元220具有多個(gè)PV電平的MLC，此些存儲(chǔ)單元（包含邊 WUWLO及WL63))可被編程而具有各種PV電平的其中一個(gè)VT。在一實(shí)施例中，在邊WL (如 WL0及WL63)上的各編程后存儲(chǔ)單元被設(shè)定在PV'電平，PV'電平高于位于邊WL (如WL1至 WL62)之間的此些編程單元的最低PV電平PVlowest，但低于化ass。也就是說，PVlowest < PV' <化ass。因此，當(dāng)未選擇WL訊號從ον提升至化ass時(shí)，比起位于邊WL之間且具有 最低PV電平PVlowest的編程存儲(chǔ)單元，邊WL上的編程存儲(chǔ)單元會(huì)較晚被導(dǎo)通。如此，邊 WL之間的存儲(chǔ)單元的通道會(huì)是浮接的，從而抑制讀取干擾。 陽079] 在圖2所示的實(shí)施例中，字符串選擇晶體管250-253與接地選擇晶體管260及261 是被形成為傳統(tǒng)的金屬氧化物半導(dǎo)體（metal-oxide-semiconductor，M0巧結(jié)構(gòu)，具有柵極 介電層形成在氧化娃之間。替代性地，字符串選擇晶體管250-253與接地選擇晶體管260及 261可W是多層存儲(chǔ)單元而具有如圖1所示的結(jié)構(gòu)。在此情況下，S化290及GSL 280上的 存儲(chǔ)單元是被編程而具有PV電平的VT，此PV電平低于將被施加至SSL 290與GSL 280的 Vcc，致使它們也通過Vcc的應(yīng)用而被導(dǎo)通。
[0080] 如圖2所示的存儲(chǔ)器陣列200,存儲(chǔ)單元330的各者具有電荷儲(chǔ)存層的電荷儲(chǔ)存晶 體管。替代性地，存儲(chǔ)單元220的各者可為具有浮動(dòng)?xùn)艠O層的浮動(dòng)?xùn)艠O晶體管。又替代性 地，存儲(chǔ)器陣列200可包含多個(gè)第一電荷儲(chǔ)存晶體管與多個(gè)第二浮動(dòng)?xùn)艠O晶體管。
[0081] 再者，本發(fā)明并非限定于如上述實(shí)施例所述的用于擦除/復(fù)位操作、編程操作、及 讀取操作的特定的偏壓機(jī)制。也就是說，各種編壓狀況可W被實(shí)現(xiàn)而用于擦除/復(fù)位操作、 編程操作、及讀取操作。
[0082] 綜上所述，雖然本發(fā)明已W較佳實(shí)施例掲露如上，然其并非用W限定本發(fā)明。本發(fā) 明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng) 與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1. 一種存儲(chǔ)器陣列的操作方法，該存儲(chǔ)器陣列包含排列成多個(gè)列（row)與多個(gè)行 (column)的多個(gè)存儲(chǔ)單元（cell)，其中多個(gè)平行記憶字符串（memory string)對應(yīng)至這些 行的各自的行，多個(gè)字線（word line)是排列而垂直于該多個(gè)記憶字符串，各字線被連接至 這些存儲(chǔ)單元的這些列的一個(gè)對應(yīng)列的多個(gè)柵電極，該方法包括： 執(zhí)行一編程（program)操作，該編程操作編程在多個(gè)邊字線（edge word line)上的所 有這些存儲(chǔ)單元，這些邊字線位于該存儲(chǔ)器陣列的對面邊上，且該編程操作依據(jù)待被儲(chǔ)存 在該存儲(chǔ)器陣列之中的輸入數(shù)據(jù)編程該存儲(chǔ)器陣列之中的多個(gè)選擇存儲(chǔ)單元，這些多個(gè)選 擇存儲(chǔ)單元位于這些邊字線之間，各編程后存儲(chǔ)單元的閾值電壓位于一編程驗(yàn)證（program verify，PV)電平。2. 根據(jù)權(quán)利要求1所述的方法，更包括在執(zhí)行該編程操作前執(zhí)行一復(fù)位操作，該復(fù)位 操作復(fù)位該存儲(chǔ)器陣列之中的所有這些存儲(chǔ)單元，以使各存儲(chǔ)單元的閾值電壓位于一擦除 驗(yàn)證（erase verify，EV)電平，該EV電平低于該P(yáng)V電平。3. 根據(jù)權(quán)利要求1所述的方法，其中這些存儲(chǔ)單元具有多個(gè)PV電平的多階存儲(chǔ)單元 (multi-level cell)，而執(zhí)行該編程操作包括： 編程位于這些邊字線之間的這些選擇存儲(chǔ)單元，以具有各種PV電平的閾值電壓，這些 PV電平包括一最低PV電平；以及 編程位于這些邊字線之上的這些存儲(chǔ)單元，以具有高于這些邊字線之間的這些編程后 存儲(chǔ)單元的該最低PV電平的閾值電壓。4. 根據(jù)權(quán)利要求1所述的方法，更包括在執(zhí)行該編程操作后執(zhí)行一讀取操作。5. 根據(jù)權(quán)利要求4所述的方法，其中該讀取操作包括： 預(yù)充電（pre-charge) -全局位線雜散電容至一預(yù)定電平。6. 根據(jù)權(quán)利要求5所述的方法，其中該讀取操作在該預(yù)充電該全局位線雜散電容至該 預(yù)定電平后更包括： 施加一讀取電壓至一被選擇字線；以及 施加一導(dǎo)通電壓（pass voltage)至剩余的這些未選擇字線，該導(dǎo)通電壓高于該讀取電 壓。7. 根據(jù)權(quán)利要求6所述的方法，其中， 施加該讀取電壓至該被選擇字線包括將一字線電壓從一初始電壓電平提高至一讀取 電壓電平；及 施加該導(dǎo)通電壓至這些未選擇字線包括將一字線電壓從該初始電壓電平提高至高于 該讀取電壓電平的一通導(dǎo)電壓電平。8. -種集成電路，包括： 一存儲(chǔ)器陣列，包含排列成多個(gè)列與多個(gè)行的多個(gè)存儲(chǔ)單元，其中多個(gè)平行記憶字符 串對應(yīng)至這些行的各自的行，多個(gè)字線是排列而垂直于該多個(gè)記憶字符串，各字線被連接 至這些存儲(chǔ)單元的這些列的一個(gè)對應(yīng)列的多個(gè)柵電極；以及 一控制電路，被配置以對該存儲(chǔ)器陣列執(zhí)行一編程操作，以編程在多個(gè)邊字線上的所 有這些存儲(chǔ)單元，這些邊字線位于該存儲(chǔ)器陣列的對面邊上，并依據(jù)待被儲(chǔ)存在該存儲(chǔ)器 陣列之中的輸入數(shù)據(jù)編程該存儲(chǔ)器陣列之中的多個(gè)選擇存儲(chǔ)單元，這些選擇存儲(chǔ)單元位于 這些邊字線之間，各編程后存儲(chǔ)單元的閾值電壓位于一 PV電平。9. 根據(jù)權(quán)利要求8所述的集成電路，其中該控制電路也被配置以在執(zhí)行該編程操作前 執(zhí)行一復(fù)位操作，該復(fù)位操作復(fù)位該存儲(chǔ)器陣列之中的所有這些存儲(chǔ)單元，以使各存儲(chǔ)單 元的閾值電壓位于一 EV電平，該EV電平低于該P(yáng)V電平。10. 根據(jù)權(quán)利要求8所述的集成電路，其中這些存儲(chǔ)單元是單階存儲(chǔ)單元（single level cell)〇11. 根據(jù)權(quán)利要求8所述的集成電路，其中這些存儲(chǔ)單元是多階存儲(chǔ)單元。12. 根據(jù)權(quán)利要求11所述的集成電路，其中該控制電路被配置而執(zhí)行該編程操作，以 編程位于這些邊字線之上的這些多階存儲(chǔ)單元，以具有高于這些邊字線之間的各編程后存 儲(chǔ)單元的閾值電壓的閾值電壓。13. 根據(jù)權(quán)利要求8所述的集成電路，其中這些存儲(chǔ)單元是電荷儲(chǔ)存晶體管（charge storage transistor)〇14. 根據(jù)權(quán)利要求8所述的集成電路，其中這些存儲(chǔ)單元是浮動(dòng)?xùn)艠O晶體管（floating gate transistor)〇15. 根據(jù)權(quán)利要求8所述的集成電路，其中該控制電路更被配置以在執(zhí)行該編程操作 后執(zhí)行一讀取操作。16. 根據(jù)權(quán)利要求15所述的集成電路，其中為了執(zhí)行該讀取操作，該控制電路更被配 置以預(yù)充電一全局位線雜散電容至一預(yù)定電平。17. 根據(jù)權(quán)利要求16所述的集成電路，其中為了執(zhí)行該讀取操作，在該預(yù)充電該全局 位線雜散電容至該預(yù)定電平后該控制電路更被配置以： 施加一讀取電壓至一被選擇字線；及 施加一導(dǎo)通電壓（pass voltage)至剩余的這些未選擇字線，該導(dǎo)通電壓高于該讀取電 壓。18. 根據(jù)權(quán)利要求17所述的集成電路，其中， 為了施加該讀取電壓至該被選擇字線，該控制電路更被配置以將一字線電壓從一初始 電壓電平提高至一讀取電壓電平；以及 為了施加該導(dǎo)通電壓至這些未選擇字線，該控制電路更被配置以將一字線電壓從該初 始電壓電平提高至高于該讀取電壓電平的一通導(dǎo)電壓電平。19. 根據(jù)權(quán)利要求17所述的集成電路，其中該存儲(chǔ)器陣列包含多于一個(gè)邊字線位于該 存儲(chǔ)器陣列的至少一邊上。20. -種控制電路，用于操作存儲(chǔ)器陣列，該存儲(chǔ)器陣列包含多個(gè)存儲(chǔ)單元，該控制電 路包括： 電路系統(tǒng)（circuitry)，被配置以對該存儲(chǔ)器陣列執(zhí)行一編程操作，以編程在多個(gè)邊字 線上的所有這些存儲(chǔ)單元，這些邊字線位于該存儲(chǔ)器陣列的對面邊上，并依據(jù)待被儲(chǔ)存在 該存儲(chǔ)器陣列之中的輸入數(shù)據(jù)編程該存儲(chǔ)器陣列之中的多個(gè)選擇存儲(chǔ)單元，這些選擇存儲(chǔ) 單元位于這些邊字線之間，各編程后存儲(chǔ)單元的閾值電壓位于一 PV電平。21. 根據(jù)權(quán)利要求20所述的方法，其中這些存儲(chǔ)單元具有多個(gè)PV電平的多階存儲(chǔ)單元 (multi-level cell)，而執(zhí)行該編程操作包括： 編程位于這些邊字線之間的這些選擇存儲(chǔ)單元，以具有各種PV電平的閾值電壓，這些 PV電平包括一最低PV電平；及 編程位于這些邊字線之上的這些存儲(chǔ)單元，以具有高于這些邊字線之間的這些編程后 存儲(chǔ)單元的該最低PV電平的閾值電壓。
【文檔編號】G11C16/06GK105825887SQ201510001861
【公開日】2016年8月3日
【申請日】2015年1月4日
【發(fā)明人】謝志昌, 張國彬, 呂函庭
【申請人】旺宏電子股份有限公司