半導(dǎo)體存儲(chǔ)裝置的制造方法【專(zhuān)利摘要】實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具備第1至第3頁(yè)、第1至第3字線(xiàn)、向第1存儲(chǔ)單元以及第2存儲(chǔ)單元的柵施加電壓的行解碼器。在數(shù)據(jù)的寫(xiě)入時(shí)，向第1頁(yè)寫(xiě)入數(shù)據(jù)，然后向第2頁(yè)寫(xiě)入數(shù)據(jù)。行解碼器在編程校驗(yàn)動(dòng)作時(shí)，向第1存儲(chǔ)單元至第3存儲(chǔ)單元的柵施加第1至第3校驗(yàn)電壓。【專(zhuān)利說(shuō)明】半導(dǎo)體存儲(chǔ)裝置
技術(shù)領(lǐng)域：
[0001]本發(fā)明的實(shí)施方式涉及半導(dǎo)體存儲(chǔ)裝置。【
背景技術(shù)：
】[0002]已知有存儲(chǔ)單元呈三維排列而成的NAND型閃存?！?br/>發(fā)明內(nèi)容】[0003]發(fā)明要解決的問(wèn)題[0004]提供一種能夠提高工作可靠性的半導(dǎo)體存儲(chǔ)裝置。[0005]用于解決問(wèn)題的技術(shù)方案[0006]實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置是一種以頁(yè)為單位寫(xiě)入數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置，所述頁(yè)為多個(gè)存儲(chǔ)單元的集合。半導(dǎo)體存儲(chǔ)裝置具備:第I頁(yè)，為多個(gè)第I存儲(chǔ)單元的集合;第2頁(yè)，為多個(gè)第2存儲(chǔ)單元的集合;第3頁(yè)，為多個(gè)第3存儲(chǔ)單元的集合；以及行解碼器，向第I存儲(chǔ)單元至第3存儲(chǔ)單元的柵施加電壓。在數(shù)據(jù)的寫(xiě)入時(shí)，向第I頁(yè)寫(xiě)入數(shù)據(jù)，然后向第2頁(yè)寫(xiě)入數(shù)據(jù)。數(shù)據(jù)的寫(xiě)入動(dòng)作包含編程動(dòng)作和編程校驗(yàn)動(dòng)作。行解碼器在進(jìn)行對(duì)第I頁(yè)編程的校驗(yàn)動(dòng)作時(shí)，向第I存儲(chǔ)單元的柵施加第I校驗(yàn)電壓，在對(duì)第2頁(yè)進(jìn)行編程校驗(yàn)動(dòng)作時(shí)，向第2存儲(chǔ)單元的柵施加與第I校驗(yàn)電壓不同的第2校驗(yàn)電壓。在進(jìn)行對(duì)第3頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向第3存儲(chǔ)單元的柵施加與第I校驗(yàn)電壓和第2校驗(yàn)電壓不同的第3校驗(yàn)電壓。第2校驗(yàn)電壓是相對(duì)于第I校驗(yàn)電壓至少變動(dòng)了第I系數(shù)的值。第3校驗(yàn)電壓是相對(duì)于第I校驗(yàn)電壓至少變動(dòng)了與第I系數(shù)不同的第2系數(shù)的值?！靖綀D說(shuō)明】[0007]圖1是第I實(shí)施方式的存儲(chǔ)系統(tǒng)的框圖。[0008]圖2是第I實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的框圖。[0009]圖3是第I實(shí)施方式的存儲(chǔ)單元陣列(memorycellarray)的電路圖。[0010]圖4是第I實(shí)施方式的存儲(chǔ)單元陣列的剖視圖。[0011]圖5是表示第I實(shí)施方式的存儲(chǔ)單元(memorycell)的閾值分布的圖。[0012]圖6是第I實(shí)施方式的寫(xiě)入動(dòng)作的流程圖。[0013]圖7是第I實(shí)施方式的寫(xiě)入動(dòng)作時(shí)的時(shí)間圖。[0014]圖8是第I實(shí)施方式的區(qū)塊(block)的剖視圖。[0015]圖9是第I實(shí)施方式的偏移表(offsettable)的概念圖。[0016]圖10是表示第I實(shí)施方式的校驗(yàn)電平(verifylevel)的變化的時(shí)間圖。[0017]圖11是表示存儲(chǔ)單元的閾值分布的變化的圖。[0018]圖12是表示第I實(shí)施方式的存儲(chǔ)單元的閾值分布的變化的圖。[0019]圖13是第2實(shí)施方式的區(qū)塊的剖視圖。[0020]圖14是第2實(shí)施方式的偏移表的概念圖。[0021]圖15是表示第2實(shí)施方式的校驗(yàn)電平的變化的時(shí)間圖。[0022]圖16是第2實(shí)施方式的區(qū)塊的剖視圖。[0023]圖17是第2實(shí)施方式的偏移表的概念圖。[0024]圖18是表示第2實(shí)施方式的校驗(yàn)電平的變化的時(shí)間圖。[0025]圖19是第2實(shí)施方式的區(qū)塊的剖視圖。[0026]圖20是第2實(shí)施方式的偏移表的概念圖。[0027]圖21是表示第2實(shí)施方式的校驗(yàn)電平的變化的時(shí)間圖。[0028]圖22是第2實(shí)施方式的區(qū)塊的剖視圖。[0029]圖23是第2實(shí)施方式的偏移表的概念圖。[0030]圖24是表示第2實(shí)施方式的校驗(yàn)電平的變化的時(shí)間圖。[0031]圖25是表示第3實(shí)施方式的字線(xiàn)地址與靈敏度系數(shù)的關(guān)系的圖。[0032]圖26是NAND串(string)的剖視圖。[0033]圖27是表示存儲(chǔ)單元的閾值分布的變動(dòng)的圖。[0034]圖28是第3實(shí)施方式的NAND串的剖視圖。[0035]圖29是表示第3實(shí)施方式的字線(xiàn)地址與靈敏度系數(shù)的關(guān)系的圖。[0036]圖30是表示第3實(shí)施方式的字線(xiàn)地址與靈敏度系數(shù)的關(guān)系的圖。[0037]圖31是表示第3實(shí)施方式的字線(xiàn)地址與靈敏度系數(shù)的關(guān)系的圖。[0038]圖32是第4實(shí)施方式的感測(cè)電路的電路圖。[0039]圖33是第4實(shí)施方式的寫(xiě)入動(dòng)作的流程圖。[0040]圖34是第4實(shí)施方式的校驗(yàn)時(shí)的時(shí)間圖。[0041]圖35是與第4實(shí)施方式的第I寫(xiě)入方式相應(yīng)的偏移表的概念圖。[0042]圖36是與第4實(shí)施方式的第2寫(xiě)入方式相應(yīng)的偏移表的概念圖。[0043]圖37是與第4實(shí)施方式的第3寫(xiě)入方式相應(yīng)的偏移表的概念圖。[0044]圖38是與第4實(shí)施方式的第4寫(xiě)入方式相應(yīng)的偏移表的概念圖。[0045]圖39是與第4實(shí)施方式的第5寫(xiě)入方式相應(yīng)的偏移表的概念圖。[0046]圖40是第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的框圖。[0047]圖41是第4實(shí)施方式的感測(cè)電路的電路圖。[0048]圖42是第4實(shí)施方式的校驗(yàn)時(shí)的各種信號(hào)的時(shí)間圖。[0049]圖43是第4實(shí)施方式的校驗(yàn)時(shí)的信號(hào)SEN和XXL的時(shí)間圖。[0050]圖44是第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的剖視圖。[0051]圖45是第5實(shí)施方式的區(qū)塊的電路圖。[0052]圖46是表示第5實(shí)施方式的字線(xiàn)地址與靈敏度系數(shù)的關(guān)系的圖。[0053]圖47是第5實(shí)施方式的第I變形例的存儲(chǔ)單元陣列的剖視圖。[0054]圖48是第5實(shí)施方式的第I變形例的存儲(chǔ)單元陣列的電路圖。[0055]圖49是第5實(shí)施方式的第2變形例的存儲(chǔ)單元陣列的剖視圖。[0056]圖50是表示第5實(shí)施方式的第2變形例的字線(xiàn)地址與靈敏度系數(shù)的關(guān)系的圖。[0057]圖51是第6實(shí)施方式的存儲(chǔ)單元陣列的電路圖。[0058]圖52是第6實(shí)施方式的存儲(chǔ)單元陣列的立體圖。[0059]圖53是第6實(shí)施方式的存儲(chǔ)單元陣列的平面圖。[0060]圖54是沿著圖53的54-54線(xiàn)的剖視圖。[0061]圖55是沿著圖53的55-55線(xiàn)的剖視圖。[0062]圖56是沿著圖53的56-56線(xiàn)的剖視圖。[0063]圖57是第6實(shí)施方式的寫(xiě)入動(dòng)作的流程圖。[0064]圖58是第6實(shí)施方式的校驗(yàn)時(shí)的存儲(chǔ)單元陣列的電路圖。[0065]圖59是第6實(shí)施方式的校驗(yàn)時(shí)的各種信號(hào)的時(shí)間圖。[0066]圖60是第6實(shí)施方式的存儲(chǔ)單元的平面圖。[0067]圖61是第6實(shí)施方式的存儲(chǔ)單元的平面圖。[0068]圖62是第6實(shí)施方式的存儲(chǔ)單元的平面圖。[0069]圖63是第6實(shí)施方式的存儲(chǔ)單元的平面圖。[0070]圖64是第7實(shí)施方式的存儲(chǔ)單元陣列的立體圖。[0071]圖65是第7實(shí)施方式的存儲(chǔ)單元陣列的平面圖。[0072]圖66是沿著圖65的66-66線(xiàn)的剖視圖。[0073]圖67是沿著圖65的67-67線(xiàn)的剖視圖?！揪唧w實(shí)施方式】[0074]以下，關(guān)于實(shí)施方式參照附圖進(jìn)行說(shuō)明。在進(jìn)行該說(shuō)明時(shí)，在整個(gè)附圖的范圍內(nèi)，對(duì)共同的部分標(biāo)注共同的參照標(biāo)號(hào)。[0075]1.第丨實(shí)施方式[0076]針對(duì)第I實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說(shuō)明。以下，作為半導(dǎo)體存儲(chǔ)裝置，列舉存儲(chǔ)單元在半導(dǎo)體基板的上方層疊而成的三維層疊型NAND型閃存為例進(jìn)行說(shuō)明。[0077]1.1關(guān)于結(jié)構(gòu)[0078]1.1.1關(guān)于存儲(chǔ)系統(tǒng)的結(jié)構(gòu)[0079]首先，針對(duì)包含本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)系統(tǒng)的結(jié)構(gòu)，使用圖1進(jìn)行說(shuō)明。圖1是本實(shí)施方式的存儲(chǔ)系統(tǒng)的框圖。[0080]如圖所示，存儲(chǔ)系統(tǒng)I具備N(xiāo)AND型閃存100和控制器200?？刂破?00和NAND型閃存100例如也可以通過(guò)它們的組合構(gòu)成一個(gè)半導(dǎo)體裝置，作為例子能列舉SD?卡這樣的存儲(chǔ)卡(memorycard)、SSD(solidstatedrive:固態(tài)硬盤(pán))等。[0081]NAND型閃存100具備多個(gè)存儲(chǔ)單元，對(duì)數(shù)據(jù)進(jìn)行非易失地存儲(chǔ)。NAND型閃存100的結(jié)構(gòu)的詳細(xì)情況將在后面敘述。[0082]控制器200對(duì)來(lái)自外部的主機(jī)設(shè)備的命令進(jìn)行響應(yīng)，對(duì)NAND型閃存100發(fā)出讀出、寫(xiě)入、擦除等命令。另外，管理NAND型閃存100的存儲(chǔ)空間。[0083]控制器200具備主機(jī)接口電路210、內(nèi)存(RAM)220、處理器(CPU)230、緩存240、NAND接口電路250以及ECC電路260。[0084]主機(jī)接口電路210經(jīng)由控制總線(xiàn)與主機(jī)設(shè)備連接，掌管與主機(jī)設(shè)備之間的通信。并且，將從主機(jī)設(shè)備接收到的命令和數(shù)據(jù)分別向CPU230和緩存240傳送。另外對(duì)CPU230的命令進(jìn)行響應(yīng)，將緩存240內(nèi)的數(shù)據(jù)向主機(jī)設(shè)備傳送。[0085]NAND接口電路250經(jīng)由NAND總線(xiàn)與NAND型閃存I連接，掌管與NAND型閃存100之間的通信。并且，將從CPU230接收到的命令向NAND型閃存100傳送，另外在寫(xiě)入時(shí)將緩存240內(nèi)的寫(xiě)入數(shù)據(jù)向NAND型閃存100傳送。進(jìn)而在讀出時(shí)，將從NAND型閃存100讀出的數(shù)據(jù)向緩存240傳送。[0086]CPU230對(duì)控制器200整體的動(dòng)作進(jìn)行控制。例如，在從主機(jī)設(shè)備接收到寫(xiě)入命令時(shí)，對(duì)此進(jìn)行響應(yīng)，發(fā)出基于NAND接口的寫(xiě)入命令。在讀出和擦除時(shí)也同樣如此。另外，CPU230執(zhí)行損耗均衡(wearleveling)等用于管理NAND型閃存100的各種處理。進(jìn)而CPU230執(zhí)行各種運(yùn)算。例如，執(zhí)行數(shù)據(jù)的加密處理、隨機(jī)化(randomize)處理等。[0087]ECC電路260執(zhí)行數(shù)據(jù)的糾錯(cuò)(ECC:ErrorCheckingandCorrecting)處理。即ECC電路260在數(shù)據(jù)的寫(xiě)入時(shí)基于寫(xiě)入數(shù)據(jù)生成奇偶校驗(yàn)，在讀出時(shí)根據(jù)奇偶校驗(yàn)生成校驗(yàn)子(syndrome)來(lái)檢測(cè)錯(cuò)誤，并訂正該錯(cuò)誤。此外，CPU230也可以具有ECC電路260的功能。[0088]內(nèi)存220例如是DRAM等的半導(dǎo)體存儲(chǔ)器，作為CPU230的工作區(qū)域使用。并且內(nèi)存220保持用于管理NAND型閃存100的固件、各種管理表等。本實(shí)施方式的內(nèi)存220保持偏移表。偏移表是表示在后述的數(shù)據(jù)的編程校驗(yàn)時(shí)所使用的校驗(yàn)電壓的偏移(offset)的表。就偏移表而言，在下述的1.3項(xiàng)中詳細(xì)地進(jìn)行說(shuō)明。[0089]1.1.2關(guān)于半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)[0090]接著，針對(duì)半導(dǎo)體存儲(chǔ)裝置100的結(jié)構(gòu)進(jìn)行說(shuō)明。[0091]1.1.2.1關(guān)于半導(dǎo)體存儲(chǔ)裝置的整體結(jié)構(gòu)[0092]圖2是本實(shí)施方式的NAND型閃存100的框圖。如圖所示NAND型閃存100大致具備芯部110和周邊電路120。[0093]芯部110具備存儲(chǔ)單元陣列111、行解碼器112、以及感測(cè)放大器113。[0094]存儲(chǔ)單元陣列111具備多個(gè)(在圖2的例子中為3個(gè))區(qū)塊隊(duì)1((81^0、81^1、BLK2、…)，所述區(qū)塊BLK(BLKO、BLK1、BLK2、…)為分別與字線(xiàn)以及位線(xiàn)進(jìn)行了關(guān)聯(lián)的多個(gè)非易失性存儲(chǔ)單元的集合。區(qū)塊BLK成為數(shù)據(jù)的擦除單位，同一區(qū)塊BLK內(nèi)的數(shù)據(jù)被一并擦除。區(qū)塊BLK的每一個(gè)具備多個(gè)串單元(stringunit)SU(SUO、SUl、SU2、…)，所述串單元SU(SU0、SU1、SU2、...)為將存儲(chǔ)單元(memorycell)串聯(lián)連接而成的NAND串114的集合。當(dāng)然，存儲(chǔ)單元陣列111內(nèi)的區(qū)塊數(shù)、I區(qū)塊BLK內(nèi)的串單元數(shù)是任意的。[0095]行解碼器112對(duì)區(qū)塊地址、頁(yè)地址進(jìn)行解碼，選擇對(duì)應(yīng)的區(qū)塊的任一條字線(xiàn)。并且，行解碼器112對(duì)選擇字線(xiàn)以及非選擇字線(xiàn)施加適當(dāng)?shù)碾妷?。[0096]感測(cè)放大器113在數(shù)據(jù)的讀出時(shí)，對(duì)從存儲(chǔ)單元讀出至位線(xiàn)的數(shù)據(jù)進(jìn)行感測(cè)和放大。另外在數(shù)據(jù)的寫(xiě)入時(shí)，將寫(xiě)入數(shù)據(jù)傳送給存儲(chǔ)單元。向存儲(chǔ)單元陣列111的數(shù)據(jù)的讀出以及寫(xiě)入以多個(gè)存儲(chǔ)單元為單位進(jìn)行，該單位為頁(yè)。[0097]周邊電路120具備程序裝置(Sequencer)121、電荷栗(Chargepump)122、寄存器(1^區(qū)18七61')123、以及驅(qū)動(dòng)器(01'；^61')124。[0098]驅(qū)動(dòng)器124將數(shù)據(jù)的寫(xiě)入、讀出、以及擦除所需的電壓供給至行解碼器112、感測(cè)放大器113、以及未圖示的源線(xiàn)驅(qū)動(dòng)器。該電壓被行解碼器112、感測(cè)放大器113、以及源線(xiàn)驅(qū)動(dòng)器施加給存儲(chǔ)單元(后述的字線(xiàn)、選擇柵線(xiàn)、背柵線(xiàn)、位線(xiàn)、以及源線(xiàn))。[0099]電荷栗122對(duì)從外部提供的電源電壓進(jìn)行升壓，將必要的電壓供給至驅(qū)動(dòng)器124。[0100]寄存器123保持各種信號(hào)。例如，保持?jǐn)?shù)據(jù)的寫(xiě)入、擦除動(dòng)作的狀態(tài)，由此向控制器通知?jiǎng)幼魇欠裾Ｍ瓿??；蛘撸拇嫫?23也能夠保持各種表。[0101]程序裝置121控制NAND型閃存100整體的動(dòng)作。[0102]1.1.2.2關(guān)于存儲(chǔ)單元陣列111[0103]接著，針對(duì)上述存儲(chǔ)單元陣列111的結(jié)構(gòu)的詳細(xì)內(nèi)容進(jìn)行說(shuō)明。圖3是區(qū)塊BLKO的電路圖。其他的區(qū)塊BLK也具有同樣的結(jié)構(gòu)。[0104]如圖所示，區(qū)塊BLKO例如包含4個(gè)串單元SU(SU0?SU3)。另外各個(gè)串單元SU包含多個(gè)NAND串I14。[0105]NAND串114的每一個(gè)包含例如8個(gè)存儲(chǔ)單元晶體管ΜΤ(ΜΤ0?MT7)、選擇晶體管STl、ST2、背柵晶體管BT。存儲(chǔ)單元晶體管MT具備層疊柵，非易失地保持?jǐn)?shù)據(jù)，所述層疊柵包含控制柵和電荷蓄積層。此外，存儲(chǔ)單元晶體管MT的個(gè)數(shù)不限于8個(gè)，也可以是16個(gè)、32個(gè)、64個(gè)、128個(gè)等、并不對(duì)該數(shù)量進(jìn)行限定。背柵晶體管BT也與存儲(chǔ)單元晶體管MT同樣地具備包含控制柵和電荷蓄積層的層疊柵。其中，背柵晶體管BT并不是用于保持?jǐn)?shù)據(jù)，而是在數(shù)據(jù)的寫(xiě)入、讀出、以及擦除時(shí)僅僅作為電流路徑發(fā)揮功能。存儲(chǔ)單元晶體管MT以及背柵晶體管BI1配置為其電流路徑在選擇晶體管ST1、ST2之間串聯(lián)連接。此外，背柵晶體管BT設(shè)置在存儲(chǔ)單元晶體管MT3和MT4之間。該串聯(lián)連接的一端側(cè)的存儲(chǔ)單元晶體管MT7的電流路徑連接于選擇晶體管STl的電流路徑的一端，另一端側(cè)的存儲(chǔ)單元晶體管MTO的電流路徑連接于選擇晶體管ST2的電流路徑的一端。[0106]串單元SUO?SU3各自的選擇晶體管STl的柵分別與選擇柵線(xiàn)SGDO?SGD3共同連接，選擇晶體管ST2的柵分別與選擇柵線(xiàn)SGSO?SGS3共同連接。而位于同一區(qū)塊BLKO內(nèi)的存儲(chǔ)單元晶體管MTO?MT7的控制柵分別與字線(xiàn)WLO?WL7共同連接，背柵晶體管BT的控制柵與背柵線(xiàn)BG(在區(qū)塊BLKO?BLK2中分別為BGO?BG2)共同連接。[0107]S卩，字線(xiàn)WLO?WL7以及背柵線(xiàn)BG在同一區(qū)塊BLKO內(nèi)的多個(gè)串單元SUO?SU3之間共同連接，而選擇柵線(xiàn)SGD、SGSBP使在同一區(qū)塊BLKO內(nèi)也按每個(gè)串單元SUO?SU3而獨(dú)立。[0108]另外，在存儲(chǔ)單元陣列111內(nèi)呈矩陣狀配置的NAND串114中、位于同一行的NAND串114的選擇晶體管STl的電流路徑的另一端與某一位線(xiàn)BL(BL0?BL(L-1)，(L-1)是I以上的自然數(shù))共同連接。即，位線(xiàn)BL在多個(gè)區(qū)塊BLK間將NAND串114共同連接。另外，選擇晶體管ST2的電流路徑的另一端與源線(xiàn)SL共同連接。源線(xiàn)SL例如在多個(gè)區(qū)塊間將NAND串114共同連接。[0109]如前所述，位于同一區(qū)塊BLK內(nèi)的存儲(chǔ)單元晶體管MT的數(shù)據(jù)被一并擦除。而數(shù)據(jù)的讀出以及寫(xiě)入按照任一區(qū)塊BLK的任一串單元SU中的、任一字線(xiàn)WL所共同連接的多個(gè)存儲(chǔ)單元晶體管MT而一并進(jìn)行。將該單位稱(chēng)為“頁(yè)”。[0110]就存儲(chǔ)單元陣列111的結(jié)構(gòu)而言，例如，記載在“三維層疊非易失性半導(dǎo)體存儲(chǔ)器”這一于2009年3月19日申請(qǐng)的美國(guó)專(zhuān)利申請(qǐng)12/407，403號(hào)中。另外，記載在“三維層疊非易失性半導(dǎo)體存儲(chǔ)器”這一于2009年3月18日申請(qǐng)的美國(guó)專(zhuān)利申請(qǐng)12/406，524號(hào)、“非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法”這一于2010年3月25日申請(qǐng)的美國(guó)專(zhuān)利申請(qǐng)12/679，991號(hào)“半導(dǎo)體存儲(chǔ)器及其制造方法”這一于2009年3月23日申請(qǐng)的美國(guó)專(zhuān)利申請(qǐng)12/532，030號(hào)中。這些專(zhuān)利申請(qǐng)整體在本申請(qǐng)說(shuō)明書(shū)中通過(guò)參照而引用。[0111]關(guān)于存儲(chǔ)單元陣列111的一個(gè)結(jié)構(gòu)例，使用圖4進(jìn)行簡(jiǎn)單說(shuō)明。圖4是NAND串114的剖視圖。圖4所示的構(gòu)造為，NAND串114在記載了圖4的紙面的深度方向(D2)排列多個(gè)且它們共有字線(xiàn)WL、選擇柵線(xiàn)SGD、SGS、以及背柵線(xiàn)BG而形成I個(gè)串單元SU。[0112]在半導(dǎo)體基板上例如形成感測(cè)放大器113等的周邊電路，在該周邊電路上形成存儲(chǔ)單元陣列111。即，如圖4所示，在半導(dǎo)體基板上方，形成作為背柵線(xiàn)BG發(fā)揮功能的導(dǎo)電層(例如多晶硅層)21。進(jìn)而在導(dǎo)電層21上形成作為字線(xiàn)WL發(fā)揮功能的多個(gè)導(dǎo)電層(例如多晶硅層)23a?23d。進(jìn)而在導(dǎo)電層23d上，形成作為選擇柵線(xiàn)SGS以及SGD發(fā)揮功能的導(dǎo)電層(例如多晶硅層)27a以及27b。[0113]并且，貫通上述導(dǎo)電層27a、27b、以及23a?23d而形成內(nèi)存空洞22。在該內(nèi)存空洞22的側(cè)面依次形成區(qū)塊絕緣膜25a、電荷蓄積層(絕緣膜)25b、以及柵絕緣膜25c，進(jìn)而在內(nèi)存空洞22內(nèi)埋入有導(dǎo)電膜26。導(dǎo)電膜26作為NAND串114的電流路徑發(fā)揮功能，是在存儲(chǔ)單元晶體管MT工作時(shí)形成信道的區(qū)域。[0114]進(jìn)而，在導(dǎo)電膜26上形成導(dǎo)電膜30a以及30b，在導(dǎo)電膜30a上形成源線(xiàn)層31，在導(dǎo)電膜30b上經(jīng)由導(dǎo)電膜32形成位線(xiàn)層33。[0115]1.1.2.3關(guān)于存儲(chǔ)單元晶體管的閾值分布[0116]圖5表示本實(shí)施方式的存儲(chǔ)單元晶體管MT的能夠取得的閾值分布。如圖所示存儲(chǔ)單元晶體管MT能夠根據(jù)該閾值保持例如2位(bit)數(shù)據(jù)。該兩位數(shù)據(jù)按照閾值從低到高的順序依次為例如“E”電平、“A”電平、“B”電平、以及“C"電平。[0117]“E”電平是數(shù)據(jù)被擦除了的狀態(tài)下的閾值，例如具有負(fù)值(也可以具有正值)，比校驗(yàn)電壓EV低?！癆”?“C”電平是向電荷蓄積層內(nèi)注入了電荷的狀態(tài)的閾值，“A”電平具有比讀出電平“AR”高且比讀出電平“BR”低的閾值?！癇”電平具有比讀出電平“BR”高且比讀出電平“CR”低的閾值。電平具有比讀出電平“CR”高的閾值。[0118]這樣，能夠取得4個(gè)閾值電平，由此，各個(gè)存儲(chǔ)單元晶體管MT能夠存儲(chǔ)兩位的數(shù)據(jù)(4-leveldata,4等級(jí)數(shù)據(jù))。[0119]1.2關(guān)于數(shù)據(jù)的寫(xiě)入動(dòng)作[0120]接著，關(guān)于本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作，參照?qǐng)D6進(jìn)行說(shuō)明。圖6是本實(shí)施方式的寫(xiě)入動(dòng)作的流程圖。寫(xiě)入動(dòng)作大致包含將電荷向電荷蓄積層注入使閾值上升的編程動(dòng)作和確認(rèn)作為編程動(dòng)作的結(jié)果的閾值分布的變化的編程校驗(yàn)動(dòng)作。此外，圖6所示的處理主要通過(guò)程序裝置121的控制來(lái)執(zhí)行。[0121]如圖所示，首先NAND型閃存100從控制器200加載數(shù)據(jù)，并將該數(shù)據(jù)保持在感測(cè)放大器113中(步驟S10)。[0122]接著，對(duì)程序裝置121的命令進(jìn)行響應(yīng)，行解碼器112向字線(xiàn)WL施加電壓，感測(cè)放大器113向位線(xiàn)BL施加電壓，由此將在步驟SlO加載了的數(shù)據(jù)以頁(yè)為單位對(duì)存儲(chǔ)單元晶體管進(jìn)行編程(步驟SII)。[0123]接著，對(duì)程序裝置121的命令進(jìn)行響應(yīng)，電荷栗122根據(jù)頁(yè)地址以及寫(xiě)入順序，設(shè)定并產(chǎn)生校驗(yàn)電壓Vpvfy(步驟S12)。然后，行解碼器112將校驗(yàn)電壓Vpvfy施加到選擇字線(xiàn)WL，執(zhí)行編程校驗(yàn)動(dòng)作(步驟S13)。即，例如按照程序裝置113的命令，感測(cè)放大器113從選擇頁(yè)中讀出數(shù)據(jù)。然后，程序裝置113基于讀出數(shù)據(jù)，確認(rèn)存儲(chǔ)單元晶體管MT的閾值是否上升到所希望的值。以下，在校驗(yàn)中將上升到了所希望的值的情況稱(chēng)為“通過(guò)”，將沒(méi)有上升到的情況稱(chēng)為“未通過(guò)”。[0124]若選擇頁(yè)中的全部的位在校驗(yàn)中通過(guò)(步驟S14，是)，則對(duì)該頁(yè)的寫(xiě)入動(dòng)作結(jié)束。另一方面，若任一位在校驗(yàn)中未通過(guò)(步驟S14，否)，即，在存在寫(xiě)入尚未完成的位的情況下，程序裝置121返回至步驟Sll，再次執(zhí)行編程。此時(shí)，例如按照程序裝置121的命令，電荷栗122根據(jù)頁(yè)地址以及寫(xiě)入順序使校驗(yàn)電壓Vpvfy變動(dòng)(shift)。即，將校驗(yàn)電壓Vpvfy更新為(Vpvfy+ΔVx)ο[0125]在步驟S14中，若全部的位在校驗(yàn)中通過(guò)(步驟S14，是)，則程序裝置121執(zhí)行下一頁(yè)的編程(步驟S15，否)。并且若全部的頁(yè)的編程結(jié)束(步驟S15，是)，則寫(xiě)入動(dòng)作完成。[0126]圖7是表示數(shù)據(jù)的寫(xiě)入時(shí)的各種配線(xiàn)的電位變化的時(shí)間圖。[0127]首先執(zhí)行編程動(dòng)作。即，在時(shí)刻t0，對(duì)選擇串單元SU中的選擇柵線(xiàn)SO)賦予“H”電平(VSGD_prog)，將選擇晶體管STl設(shè)為導(dǎo)通狀態(tài)。將選擇柵線(xiàn)SGS設(shè)為“L”電平(例如OV)，將選擇晶體管ST2設(shè)為截止?fàn)顟B(tài)。[0128]感測(cè)放大器113對(duì)在校驗(yàn)中沒(méi)有通過(guò)的位線(xiàn)BL施加“L”電平(例如OV)，對(duì)已經(jīng)通過(guò)的位線(xiàn)BL施加“H”電平(VbI)(時(shí)刻11)。[0129]然后，行解碼器112使選擇柵線(xiàn)SGD的電位降低至VS⑶(時(shí)刻t3)。電壓VS⑶是使被賦予了“L”電平的位線(xiàn)BL所對(duì)應(yīng)的選擇晶體管STl導(dǎo)通、而使被賦予了“H”電平的位線(xiàn)BL所對(duì)應(yīng)的選擇晶體管ST2截止的電壓。由此，在校驗(yàn)中已經(jīng)通過(guò)的位線(xiàn)BL成為電浮動(dòng)(floating)的狀態(tài)。[0130]然后，行解碼器112對(duì)選擇字線(xiàn)、非選擇字線(xiàn)以及背柵線(xiàn)BG施加電壓VPASS(時(shí)刻t4)，接著，使選擇字線(xiàn)WL的電位上升至編程電壓VPGM。電壓VPASS是與保持?jǐn)?shù)據(jù)無(wú)關(guān)而使存儲(chǔ)單元晶體管MT導(dǎo)通的電壓，編程電壓是用于通過(guò)FN隧穿(FNtunneling)將電荷注入電荷蓄積層的、比VPASS大的電壓。[0131]通過(guò)施加電壓VPGM，對(duì)存儲(chǔ)單元晶體管MT進(jìn)行數(shù)據(jù)編程。然后，行解碼器112將全部的字線(xiàn)WL的電位設(shè)為OV，結(jié)束編程動(dòng)作。[0132]接著，程序裝置121執(zhí)行編程校驗(yàn)動(dòng)作。即行解碼器112對(duì)選擇串單元SU中的選擇柵線(xiàn)SGD以及SGS施加“H”電平(例如VSG)(時(shí)刻t8)。電壓VSG是將選擇晶體管STl以及ST2設(shè)為導(dǎo)通狀態(tài)的電壓。[0133]接下來(lái)，行解碼器112對(duì)選擇字線(xiàn)施加校驗(yàn)電壓Vpvfy，對(duì)非選擇字線(xiàn)施加電壓VREAD。校驗(yàn)電壓Vpvfy是與編程數(shù)據(jù)相應(yīng)的值，電壓VREAD是與保持?jǐn)?shù)據(jù)無(wú)關(guān)而使存儲(chǔ)單元晶體管MT導(dǎo)通的電壓。[0134]并且，感測(cè)放大器113對(duì)讀出至位線(xiàn)BL的數(shù)據(jù)進(jìn)行感測(cè)和放大。按照該讀出結(jié)果，程序裝置121判定對(duì)選擇頁(yè)的編程是否完成(也就是說(shuō)在校驗(yàn)中是否通過(guò))。若編程沒(méi)有完成，則反復(fù)進(jìn)行對(duì)選擇頁(yè)的編程動(dòng)作。[0135]另外，如前所述，行解碼器112根據(jù)頁(yè)地址和寫(xiě)入順序，控制校驗(yàn)電壓Vpvfy。更具體而言，基于偏移表，隨著頁(yè)地址推進(jìn)(增加)，使校驗(yàn)電壓Vpvfy上升。[0136]1.3關(guān)于校驗(yàn)電壓[0137]接著，針對(duì)上述校驗(yàn)電壓Vpvfy進(jìn)行說(shuō)明。校驗(yàn)電壓Vpvfy例如由存儲(chǔ)于控制器200的內(nèi)存220的偏移表決定。該偏移表中的偏移(offset)量基于校驗(yàn)對(duì)象頁(yè)和區(qū)塊BLK內(nèi)的頁(yè)寫(xiě)入順序而決定。[0138]首先，針對(duì)本實(shí)施方式的寫(xiě)入順序，使用圖8進(jìn)行說(shuō)明。圖8是沿著任一區(qū)塊BLK的位線(xiàn)方向的剖視圖。并且，通過(guò)沿紙面的深度方向排列多個(gè)圖8所示的結(jié)構(gòu)而構(gòu)成I個(gè)區(qū)塊BLK。另外，在圖中用粗體表示的數(shù)字示出了以頁(yè)為單位的寫(xiě)入順序。[0139]如圖所示，在本實(shí)施方式中，首先選擇任一字線(xiàn)WL，在該字線(xiàn)WL被選擇的狀態(tài)下，依次選擇串單元SUO?SU3。然后，選擇下一條字線(xiàn)WL，同樣在該字線(xiàn)WL被選擇的狀態(tài)下，依次選擇串單元SUO?SU3。[0140]更具體而言，當(dāng)選擇字線(xiàn)WLO時(shí)，選擇選擇柵線(xiàn)SGDO，對(duì)串單元SUO內(nèi)的存儲(chǔ)單元晶體管MTO進(jìn)行編程。接著，在字線(xiàn)WLO被選擇的狀態(tài)下，選擇選擇柵線(xiàn)SGDI，對(duì)串單元SUI內(nèi)的存儲(chǔ)單元晶體管MTO進(jìn)行編程。然后同樣地，依次選擇選擇柵線(xiàn)SGD2以及SGD3。在對(duì)串單元SU3內(nèi)的存儲(chǔ)單元晶體管MTO進(jìn)行了編程后，接著在字線(xiàn)WLl被選擇的狀態(tài)下，依次選擇SGDO?SGD3ο然后，在對(duì)串單元SU3內(nèi)的存儲(chǔ)單元晶體管MTl進(jìn)行了編程后，接著在字線(xiàn)WL2被選擇的狀態(tài)下，依次選擇SGDO?S⑶3。以下，同樣地，選擇到字線(xiàn)WL7為止。然后，按照上述的寫(xiě)入順序，對(duì)各頁(yè)分配頁(yè)地址。因此，在圖8所示的區(qū)塊BLK中，對(duì)串單元SUO的字線(xiàn)WLO分配最前頭頁(yè)地址PGl，接著對(duì)串單元SUl的字線(xiàn)WLl分配第二個(gè)頁(yè)地址PG2，最后對(duì)串單元SU3的字線(xiàn)WL7分配最終頁(yè)地址PG32。[0141]圖9是本實(shí)施方式的偏移表的概念圖。如圖所示，偏移表按每個(gè)字線(xiàn)WL和串單元SU而保持有相對(duì)于某初始的校驗(yàn)電壓Vinit的偏移(offset)量相關(guān)的信息。[0142]在圖中，記載為“USELVPGM”的欄表示在串單元SU為非選擇狀態(tài)下受到編程電壓VPGM的編程干擾(PD:ProgramDisturb)，記載為“SEL/USELVPASS”的欄表示在選擇狀態(tài)或非選擇狀態(tài)下受到電壓VPASS的編程干擾。并且，AVl表示在非選擇狀態(tài)下因受到編程電壓VPGM的編程干擾而引起的閾值的變動(dòng)(shift)量，△V2表示在選擇狀態(tài)或非選擇狀態(tài)下因受到編程電壓VPGM的編程干擾而引起的閾值的變動(dòng)量。進(jìn)而，α表示相對(duì)于因VPGM引起的應(yīng)力的靈敏度系數(shù)，β表示相對(duì)于因VPASS引起的應(yīng)力的靈敏度系數(shù)。α以及β的值越大，則閾值因VPGM以及VPASS而越容易變動(dòng)。另外在圖9中用圓形記號(hào)表示的數(shù)字示出了某區(qū)塊BLK中的頁(yè)的選擇順序。并且校驗(yàn)電壓Vpvfy被設(shè)定為對(duì)某初始的值Vinit加上了各欄的值而得到的值。[0143]使用圖9以及圖10，針對(duì)校驗(yàn)電SVpvfy的變化進(jìn)行說(shuō)明。圖1O是表示從圖8中的最前頭頁(yè)地址PGl(串單元SUO的字線(xiàn)WL0)到最終頁(yè)地址PG32(串單元SU3的字線(xiàn)WL7)為止寫(xiě)入數(shù)據(jù)時(shí)的、校驗(yàn)電壓Vpvfy的變化的時(shí)間圖。[0144]如圖所示，在向最前頭頁(yè)地址PGl寫(xiě)入數(shù)據(jù)時(shí)，校驗(yàn)電壓Vpvfy被設(shè)定為初始的值Vinit，該值通過(guò)行解碼器112被施加給選擇字線(xiàn)WL。在向下一頁(yè)地址PG2寫(xiě)入數(shù)據(jù)時(shí)，校驗(yàn)電壓Vpvfy按照?qǐng)D9所示的偏移表，提升(stepup)了α.I.ΔVl。也就是說(shuō)，設(shè)為Vpvfy=(Vinit+a.I.AVI)。同樣地，在向下一頁(yè)地址PG3寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+a.2.AV1)，進(jìn)而在向下一頁(yè)地址PG4寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+a.3.AVI)。這樣，依次提升校驗(yàn)電壓Vpvfy。到此為止的4頁(yè)P(yáng)Gl?PG4是全部被分配給同一字線(xiàn)WLl的頁(yè)。[0145]接下來(lái)數(shù)據(jù)將被寫(xiě)入的頁(yè)是分配給字線(xiàn)WLl的頁(yè)P(yáng)G5?PG8。因此，校驗(yàn)電壓Vpvfy按照偏移表提升，被設(shè)為Vpvfy=(Vinit+β.4.ΔV2)。然后，Vpvfy隨著頁(yè)地址增加而提升。即，在向下一頁(yè)地址PG6寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+a.I.Δν?+β.5.AV2)，進(jìn)而在向下一頁(yè)地址PG7寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+a.2.ΔVl+β.6.AV2)，進(jìn)而在向下一頁(yè)地址PG8寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+a.3.Δν?+β.7.AV2)。[0146]之后，同樣地，寫(xiě)入數(shù)據(jù)直到最終頁(yè)地址PG32為止。[0147]1.4本實(shí)施方式的效果[0148]根據(jù)本實(shí)施方式，能夠提高半導(dǎo)體存儲(chǔ)裝置的工作可靠性。關(guān)于本效果，進(jìn)行以下說(shuō)明。[0149]在三維層疊型NAND型閃存中，與存儲(chǔ)單元在半導(dǎo)體基板上呈二維排列而成的類(lèi)型的NAND型閃存(以下，稱(chēng)為平面NAND型閃存)相比，區(qū)塊大小變大。因此，在三維層疊型NAND型閃存中，寫(xiě)入結(jié)束了的頁(yè)受到編程干擾的次數(shù)比平面NAND型閃存大幅度增加。因此，即使進(jìn)行使用了ISPP(IncrementalStepPulseProgramming,增量步進(jìn)脈沖編程)的編程，寫(xiě)入動(dòng)作結(jié)束后的閾值分布在頁(yè)間也有很大的偏差，不良位率有可能增加。[0150]使用圖11說(shuō)明該情況。圖11是表示例如在圖8所示的NAND型閃存中，適用一般的數(shù)據(jù)寫(xiě)入方法，從擦除電平到執(zhí)行了寫(xiě)入“A”電平的情況下的存儲(chǔ)單元晶體管MT的閾值分布的變化的圖。在圖11中，示出了最前頭頁(yè)P(yáng)Gl(串單元SUO的字線(xiàn)WL0)、中間頁(yè)P(yáng)G16(串單元SU3的字線(xiàn)WL3)、以及最終頁(yè)P(yáng)G32(串單元SU3的字線(xiàn)WL7)。[0151]如圖所示，首先針對(duì)最前頭頁(yè)P(yáng)Gl進(jìn)行數(shù)據(jù)編程。此時(shí)，將校驗(yàn)電平(校驗(yàn)電壓)設(shè)定為“AR”，剛寫(xiě)入后的閾值分布在以“AR”為最小值的某一定的范圍內(nèi)。對(duì)于中間頁(yè)P(yáng)G16以及最終頁(yè)P(yáng)G32也同樣如此。[0152]但是，最前頭頁(yè)P(yáng)Gl的存儲(chǔ)單元晶體管MT，在寫(xiě)入后，因?qū)χ蟮捻?yè)P(yáng)G2?PG32的寫(xiě)入動(dòng)作而受到應(yīng)力。更具體而言，在向頁(yè)P(yáng)G2?PG4寫(xiě)入時(shí)受到VPGM的干擾，在向頁(yè)P(yáng)G5?PG32寫(xiě)入時(shí)受到VPASS的干擾。由于該干擾，頁(yè)P(yáng)Gl的閾值上升至圖11的“最終的Vthl分布”。[0153]而中間頁(yè)P(yáng)G16的存儲(chǔ)單元晶體管MT在寫(xiě)入后，因?qū)χ蟮捻?yè)P(yáng)G17?PG32的寫(xiě)入動(dòng)作而受到應(yīng)力。然而，不會(huì)受到向頁(yè)P(yáng)Gl?PG16寫(xiě)入時(shí)的影響(受到影響的是寫(xiě)入前的擦除電平，擦除電平的閾值變動(dòng)因之后的寫(xiě)入而消失)。因此，中間頁(yè)P(yáng)G16受到的干擾量是最前頭頁(yè)P(yáng)GI的大致一半，頁(yè)P(yáng)G16的最終閾值成為比頁(yè)P(yáng)GI的最終閾值低的值。[0154]進(jìn)而若著眼于最終頁(yè)P(yáng)G32，則由于在向頁(yè)P(yáng)G32寫(xiě)入時(shí)對(duì)頁(yè)P(yáng)Gl?PG31的寫(xiě)入已經(jīng)結(jié)束，所以頁(yè)P(yáng)G32不會(huì)受到其他頁(yè)的編程干擾的影響。[0155]這樣，因受到編程干擾的次數(shù)，存儲(chǔ)單元晶體管MT的閾值分布大幅不同，有可能損害數(shù)據(jù)的寫(xiě)入可靠性。[0156]這一點(diǎn)，若是本實(shí)施方式，則通過(guò)使用偏移表就能夠消除上述問(wèn)題。也就是說(shuō)，在本實(shí)施方式中，如圖11所示，著眼于，越是頁(yè)地址小的存儲(chǔ)單元晶體管閾值就越向正方向變動(dòng)這一情況，將校驗(yàn)電平設(shè)定為預(yù)先考慮了該變動(dòng)(shift)量的值。[0157]將該情況在圖12中示出。圖12與圖11同樣地，是表示圖8所示的NAND型閃存中的存儲(chǔ)單元晶體管MT的閾值分布的變化的圖。[0158]如圖所示，將“A”電平的閾值分布中的理想的下限值設(shè)為了“AR”。于是在本實(shí)施方式中，在向最前頭頁(yè)P(yáng)Gl寫(xiě)入時(shí)，將校驗(yàn)電平設(shè)定為初始值Vinit。該初始值相當(dāng)于在圖11中說(shuō)明的頁(yè)P(yáng)Gl的閾值變動(dòng)量。也就是說(shuō)，剛向最前頭頁(yè)P(yáng)Gl寫(xiě)入后的閾值分布如圖12所示設(shè)定地大幅低于所希望的值”AR”，更具體而言，為(“AR”_(α.3.Δν?+β.31.AV2))。[0159]然后，因在向之后的頁(yè)P(yáng)G2?PG32寫(xiě)入時(shí)受到的編程干擾，頁(yè)P(yáng)Gl的閾值分布向所希望的分布變動(dòng)。[0160]對(duì)其他頁(yè)P(yáng)G2?PG32也同樣如此。例如在中間頁(yè)P(yáng)G16的情況下，將校驗(yàn)電平設(shè)定地比“AR”低(α.3.Δν?+β.15.ΔV2)。然后，通過(guò)在向頁(yè)P(yáng)G17?PG32寫(xiě)入時(shí)受到的編程干擾，頁(yè)P(yáng)G16的閾值分布向所希望的分布變動(dòng)。[0161]就最終頁(yè)P(yáng)G32而言，將校驗(yàn)電平設(shè)定為Vinit+(a.3.ΔΥ1+β.31.AV2)，該值與“AR”相等。將校驗(yàn)電平設(shè)定為該值的理由是，最終頁(yè)P(yáng)G32不會(huì)受到在向其他頁(yè)P(yáng)Gl?PG31寫(xiě)入時(shí)的編程干擾的影響。[0162]這樣，根據(jù)本實(shí)施方式，預(yù)先預(yù)測(cè)由編程干擾導(dǎo)致的閾值分布的變動(dòng)，將校驗(yàn)電平設(shè)定為與此相應(yīng)的值。因此，能夠減少寫(xiě)入動(dòng)作完成后的頁(yè)間的閾值分布的偏差，能夠提高數(shù)據(jù)的寫(xiě)入動(dòng)作可靠性。[0163]2.第2實(shí)施方式[0164]接著，針對(duì)第2實(shí)施方式的半導(dǎo)體裝置進(jìn)行說(shuō)明。本實(shí)施方式是在上述第I實(shí)施方式中與區(qū)塊內(nèi)的頁(yè)的寫(xiě)入順序相關(guān)的一些變化所涉及的方式。以下僅針對(duì)與第I實(shí)施方式不同之處進(jìn)行說(shuō)明。另外，在第I實(shí)施方式中將使用圖8說(shuō)明的寫(xiě)入順序稱(chēng)為“第I寫(xiě)入方式”，在本實(shí)施方式中針對(duì)第2至第5寫(xiě)入方式這4個(gè)方式進(jìn)行說(shuō)明。[0165]2.1關(guān)于第2寫(xiě)入方式[0166]首先，針對(duì)第2寫(xiě)入方式，使用圖13進(jìn)行說(shuō)明。圖13是沿著某區(qū)塊BLK的位線(xiàn)方向的剖視圖，與在第I實(shí)施方式中說(shuō)明的圖8相對(duì)應(yīng)。[0167]如圖所示，在本實(shí)施方式中，首先選擇任一串單元SU，在該串單元SU內(nèi)依次選擇字線(xiàn)WLO?WL7ο然后，選擇下一個(gè)串單元SU，同樣地在該串單元SU內(nèi)依次選擇字線(xiàn)WLO?WL7。[0168]更具體而言，選擇選擇柵線(xiàn)SGDO，由此選擇串單元SUO，依次選擇字線(xiàn)WLO?WL7，由此向串單元SUO的存儲(chǔ)單元晶體管MTO?MT7依次寫(xiě)入數(shù)據(jù)。[0169]接著，選擇選擇柵線(xiàn)SGDl，由此選擇串單元SUl，依次選擇字線(xiàn)WLO?WL7，由此向串單元SUl的存儲(chǔ)單元晶體管MTO?MT7依次寫(xiě)入數(shù)據(jù)。[0170]然后，同樣地向串單元SU2以及SU3的存儲(chǔ)單元晶體管MT依次寫(xiě)入數(shù)據(jù)。[0171]圖14是第2寫(xiě)入方式的偏移表的概念圖。與圖9同樣地，在圖中用圓形記號(hào)表示的數(shù)字示出了某區(qū)塊BLK中的頁(yè)的選擇順序。另外，圖15是表示從圖13中的最前頭頁(yè)地址PGl向最終頁(yè)地址PG32寫(xiě)入數(shù)據(jù)時(shí)的、校驗(yàn)電SVpvfy的變化的時(shí)間圖。[0172]如圖所示，在向最前頭頁(yè)地址PGl寫(xiě)入數(shù)據(jù)時(shí)，將校驗(yàn)電壓Vpvfy設(shè)定為初始的值Vinit。在向下一頁(yè)地址PG2(串單元SUO的字線(xiàn)WLl)寫(xiě)入數(shù)據(jù)時(shí)，校驗(yàn)電壓Vpvfy按照?qǐng)D14所示的偏移表，提升了β.I.ΔVl。也就是說(shuō)，設(shè)為Vpvfy=(Vinit+β.I.AVI)。同樣地，在向下一頁(yè)地址PG3寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+0.2.ΔVI)，在向頁(yè)地址PG8寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+0.7.ΔVl)。這樣，依次提升校驗(yàn)電壓Vpvfy。到此為止的8頁(yè)P(yáng)Gl?PG8全部是被分配給同一串單元SUO的頁(yè)。[0173]接下來(lái)數(shù)據(jù)將被寫(xiě)入的頁(yè)是被分配給串單元SUl的頁(yè)P(yáng)G9。因此，校驗(yàn)電壓Vpvfy按照偏移表進(jìn)一步提升，設(shè)為Vpvfy=(Vinit+a.I.Δν?+β.8.ΔV2)。然后，隨著頁(yè)地址增加，Vpvfy也被提升。即，在向下一頁(yè)地址PGlO寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+a.I.ΔVl+β.9.AV2)，進(jìn)而在向下一頁(yè)地址PGll寫(xiě)入數(shù)據(jù)時(shí)，設(shè)為Vpvfy=(Vinit+a.I.AVl+β.10.AV2)0[0174]之后，同樣地，寫(xiě)入數(shù)據(jù)直到最終頁(yè)地址PG32為止。在本例的情況下，與第I寫(xiě)入方式不同，始終提升校驗(yàn)電平。[0175]2.2關(guān)于第3寫(xiě)入方式[0176]接著，針對(duì)第3寫(xiě)入方式，使用圖16進(jìn)行說(shuō)明。圖16是沿著某區(qū)塊BLK的位線(xiàn)方向的剖視圖，與在第I實(shí)施方式說(shuō)明的圖8相對(duì)應(yīng)。[0177]如圖所示在第3寫(xiě)入方式中，與第2寫(xiě)入方式同樣地，首先選擇任一串單元SU，在該串單元SU內(nèi)依次選擇字線(xiàn)WL。其中，在第2寫(xiě)入方式中字線(xiàn)WL以距選擇柵線(xiàn)SGS由近到遠(yuǎn)的順序(即字線(xiàn)WLO?WL7的順序)被選擇，而在第3寫(xiě)入方式中，從位于上層的層(layer)的字線(xiàn)(WL0、WL7)向位于下層的層的字線(xiàn)進(jìn)行選擇。[0178]更具體而言，選擇選擇柵線(xiàn)SGD0，由此選擇串單元SU0。并且，依次選擇位于最上位層的字線(xiàn)WLO(PGI)以及WL7(PG2)，接著依次選擇位于第2層的字線(xiàn)WLI(PG3)以及WL6(PG4)，接著依次選擇位于第3層的字線(xiàn)WLl(PG5)以及WL5(PG6)，最后依次選擇位于最下層的字線(xiàn)WL3(PG7)以及WL4(PG8)。通過(guò)以上，首先向串單元SUO內(nèi)的全部的頁(yè)寫(xiě)入數(shù)據(jù)。[0179]接著，選擇選擇柵線(xiàn)SGDl，由此選擇串單元SUl。并且與串單元SUO的情況同樣地，從位于上位層的字線(xiàn)WL依次寫(xiě)入數(shù)據(jù)。[0180]圖17是第3寫(xiě)入方式的偏移表的概念圖。與圖9同樣地，在圖中用圓形記號(hào)表示的數(shù)字示出了某區(qū)塊BLK中的頁(yè)的選擇順序。另外，圖18是表示從圖16中的最前頭頁(yè)地址到最終頁(yè)地址為止寫(xiě)入數(shù)據(jù)時(shí)的、校驗(yàn)電壓Vpvfy的變化的時(shí)間圖。[0181]如圖所示，第3寫(xiě)入方式中的偏移表以及校驗(yàn)電壓Vpvfy的變化與在第2寫(xiě)入方式說(shuō)明的圖14以及圖15中調(diào)換了字線(xiàn)WL的選擇順序而得到的等同。[0182]2.3關(guān)于第4寫(xiě)入方式[0183]接著，針對(duì)第4寫(xiě)入方式，使用圖19進(jìn)行說(shuō)明。圖19是沿著某區(qū)塊BLK的位線(xiàn)方向的剖視圖，與在第I實(shí)施方式說(shuō)明的圖8相對(duì)應(yīng)。[0184]如圖所示在第4寫(xiě)入方式中，與第I寫(xiě)入方式同樣，首先選擇任一字線(xiàn)WL，依次選擇與該字線(xiàn)WL連接的各串單元SUO?SU3中的存儲(chǔ)單元晶體管MT。其中，在第I寫(xiě)入方式中，字線(xiàn)WL以距選擇柵線(xiàn)SGS由近及遠(yuǎn)的順序(即字線(xiàn)WLO?WL7的順序)被選擇，而在第4寫(xiě)入方式中，從位于上層的層的字線(xiàn)(WL0、WL7)向位于下層的層的字線(xiàn)進(jìn)行選擇。[0185]更具體而言，首先選擇位于最上層的字線(xiàn)WL0。并且，依次選擇選擇柵線(xiàn)SGDO?S⑶3，由此，依次選擇串單元SUO?SU3(PG1?PG4)。接著，選擇同樣位于最上層的字線(xiàn)WL7。并且同樣依次選擇串單元SUO?SU3(PG5?PG8)。通過(guò)以上，在區(qū)塊BLK中向最上層的字線(xiàn)WL所對(duì)應(yīng)的頁(yè)的寫(xiě)入完成。[0186]接著，選擇位于第2層的字線(xiàn)WLl。并且，依次選擇選擇柵線(xiàn)SGDO?S⑶3，由此，依次選擇串單元SUO?SU3(PG9?PG12)。接著，選擇同樣位于第2層的字線(xiàn)WL6。并且同樣依次選擇串單元SUO?SU3(PG13?PG16)。通過(guò)以上，在區(qū)塊BLK中向第2層的字線(xiàn)WL所對(duì)應(yīng)的頁(yè)的與入完成。[0187]以下，同樣向第3層以及最下層的字線(xiàn)WL所對(duì)應(yīng)的頁(yè)依次寫(xiě)入數(shù)據(jù)。[0188]圖20是第4寫(xiě)入方式的偏移表的概念圖。與圖9同樣地，在圖中中用圓形記號(hào)表示的數(shù)字示出了某區(qū)塊BLK中的頁(yè)的選擇順序。另外，圖21是表示在從圖19中的最前頭頁(yè)地址到最終頁(yè)地址為止寫(xiě)入數(shù)據(jù)時(shí)的、校驗(yàn)電壓Vpvfy的變化的時(shí)間圖。[0189]如圖所示，第4寫(xiě)入方式中的偏移表以及校驗(yàn)電壓Vpvfy的變化與在第I寫(xiě)入方式說(shuō)明的圖9以及圖10中調(diào)換了字線(xiàn)WL的選擇順序而得到的等同。[0190]2.4關(guān)于第5寫(xiě)入方式[0191]接著，針對(duì)第5寫(xiě)入方式，使用圖22進(jìn)行說(shuō)明。圖22是沿著某區(qū)塊BLK的位線(xiàn)方向的剖視圖，與在第I實(shí)施方式說(shuō)明的圖8相對(duì)應(yīng)。[0192]如圖所示在第5寫(xiě)入方式中，與第4寫(xiě)入方式同樣地，首先選擇最上層的字線(xiàn)WL，依次選擇與該字線(xiàn)WL連接的各串單元SU中的存儲(chǔ)單元晶體管MT。其中，在第4寫(xiě)入方式中以字線(xiàn)為單位從最上層按順序選擇存儲(chǔ)單元晶體管MT，而在第5寫(xiě)入方式中，以串單元SU為單位進(jìn)行選擇。[0193]更具體而言，首先選擇串單元SU0。并且，依次選擇位于最上層的字線(xiàn)WLO以及WL7(PGl以及PG2)。接著選擇串單元SU1。并且，再次依次選擇字線(xiàn)WLO以及WL7(PG3以及PG4)。接著選擇串單元SU2。并且，再次依次選擇字線(xiàn)WLO以及WL7(PG5以及PG6)。接著選擇串單元SU3。并且，再次依次選擇字線(xiàn)WLO以及WL7(PG7以及PG8)。通過(guò)以上，在區(qū)塊BLK中向最上層的字線(xiàn)WLO以及WL7所對(duì)應(yīng)的頁(yè)的寫(xiě)入完成。[0194]接著，再次選擇串單元SUO。并且，依次選擇位于第2層的字線(xiàn)WLl以及WL6(PG9以及PG10)。接著選擇串單元SU1。并且，再次依次選擇字線(xiàn)WLl以及WL6(PG11以及PG12)。接著選擇串單元SU2。并且，依次選擇字線(xiàn)WLl以及WL6(PG13以及PG14)。接著選擇串單元SU3。并且，依次選擇字線(xiàn)WLl以及WL6(PG15以及PG16)。由此，向第2層目的字線(xiàn)WLl以及WL6所對(duì)應(yīng)的頁(yè)的與入完成。[0195]以下，同樣地也向第3層以及最下層的字線(xiàn)所對(duì)應(yīng)的頁(yè)寫(xiě)入數(shù)據(jù)。[0196]圖23是第5寫(xiě)入方式的偏移表的概念圖。與圖9同樣地，在圖中用圓形記號(hào)表示的數(shù)字示出了某區(qū)塊BLK中的頁(yè)的選擇順序。另外，圖24是表示在從圖21中的最前頭頁(yè)地址到最終頁(yè)地址為止寫(xiě)入數(shù)據(jù)時(shí)的、校驗(yàn)電壓Vpvfy的變化的時(shí)間圖。[0197]如圖所示，在為第5寫(xiě)入方式時(shí)，對(duì)位于同一層的字線(xiàn)的寫(xiě)入的期間、校驗(yàn)電平增加。但是，當(dāng)切換選擇層時(shí)，即，當(dāng)選擇位于更低層的字線(xiàn)時(shí)，校驗(yàn)電平降低了靈敏度系數(shù)α的項(xiàng)的值，從那起再次增加下去。[0198]2.5本實(shí)施方式的效果[0199]如上所述，第2實(shí)施方式能夠適用于各種寫(xiě)入方式。[0200]3.第3實(shí)施方式[0201]接著，針對(duì)第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說(shuō)明。本實(shí)施方式是與在上述第I以及第2實(shí)施方式說(shuō)明的靈敏度系數(shù)α以及β相關(guān)的方式。以下，僅針對(duì)與第I以及第2實(shí)施方式不同之處進(jìn)行說(shuō)明。[0202]3.1關(guān)于靈敏度系數(shù)α以及β[0203]圖25是表示本實(shí)施方式的靈敏度系數(shù)α以及β與字線(xiàn)地址(或者頁(yè)地址)的對(duì)應(yīng)關(guān)系的圖。圖25的頁(yè)地址的分配是在第I實(shí)施方式說(shuō)明的圖8的情況，隨著字線(xiàn)地址(或者頁(yè)地址)增加，所選擇的字線(xiàn)WL的層按照上層—中層—下層—中層—上層的順序變化。[0204]在本實(shí)施方式中，如圖25所示，越是下層的字線(xiàn)，則使靈敏度系數(shù)α以及β越高，越是上層的字線(xiàn)，則使靈敏度系數(shù)α以及β越低。[0205]3.2本實(shí)施方式的效果[0206]在為本實(shí)施方式的靈敏度系數(shù)時(shí)，能夠?qū)崿F(xiàn)更高精度的編程校驗(yàn)，并且能夠進(jìn)一步減小閾值電壓的分布幅度。關(guān)于本效果進(jìn)行以下說(shuō)明。[0207]圖26是NAND串114的剖面構(gòu)造的概略圖。在圖26中，示出了字線(xiàn)WL的層疊數(shù)是(m+I)，字線(xiàn)條數(shù)是(2m+l)條的例子。本結(jié)構(gòu)通過(guò)如下方法制造。即，首先形成背柵線(xiàn)BG。然后，層間絕緣膜和字線(xiàn)層交替各形成(m+1)層，接著，以貫通(m+1)層的層間絕緣膜和字線(xiàn)層的方式形成內(nèi)存空洞MH。然后，在內(nèi)存空洞MH內(nèi)埋入多晶硅層。[0208]在三維層疊型NAND型閃存中，通過(guò)增加該字線(xiàn)的層數(shù)，能夠提高存儲(chǔ)單元的集成度。然而，層數(shù)越增加，則內(nèi)存空洞MH越成為錐狀的形狀，越是下層，則內(nèi)存空洞MH的直徑dMH越小，越是上層，則內(nèi)存空洞MH的直徑dMH越大。其結(jié)果，存儲(chǔ)單元受到的干擾在層間不同。更具體而言，越是下層干擾越大，越是上層干擾越小。因該干擾的差異，閾值的變動(dòng)量也按每層而不同。使用圖27說(shuō)明該情況。[0209]圖27是表示存儲(chǔ)單元的閾值分布的圖，示出了與最上層的字線(xiàn)、中間層的字線(xiàn)、以及最下層的字線(xiàn)連接的存儲(chǔ)單元的、剛寫(xiě)入后到寫(xiě)入完成時(shí)為止的閾值的變化。在圖27中，為了表示閾值變化與層之間的關(guān)系，示出了受到的編程干擾次數(shù)均相同的情況。[0210]如圖所示，在位于最上層的存儲(chǔ)單元晶體管中，由于編程干擾小，所以閾值的變動(dòng)也最少。而在最下層的存儲(chǔ)單元晶體管中，由于受到很大的編程干擾的影響，閾值的變動(dòng)也成為最大。[0211]在本實(shí)施方式中，著眼于這一點(diǎn)，越是干擾大的下層，則越增大靈敏度系數(shù)α以及β的值。通過(guò)增大靈敏度系數(shù)α以及β，能夠增大剛寫(xiě)入后的閾值分布與在區(qū)塊整體的寫(xiě)入完成時(shí)的閾值分布之差，能夠抵消圖27所示的大的閾值變動(dòng)。[0212]3.3本實(shí)施方式的變形例[0213]此外，能夠在靈敏度系數(shù)α以及β的設(shè)定中選擇各種方法。例如在上述實(shí)施方式中如在圖25說(shuō)明的那樣，使靈敏度系數(shù)α以及β這兩方具有層依賴(lài)性，但是也可以是至少僅使任一方具有層依賴(lài)性的情況。[0214]另外在上述實(shí)施方式中將多個(gè)字線(xiàn)作為I個(gè)區(qū)(zone)管理，以該區(qū)為單位管理α以及β。在圖28中示出了該情況。如圖所示，對(duì)字線(xiàn)WL按每4層進(jìn)行匯總管理。即，將形成在從最上層到第4層為止的層的字線(xiàn)WLO?WL3以及WL(2m-2)?WL(2m+l)作為區(qū)ZNl進(jìn)行處理。另外將形成在從第5層到第8層為止的層的字線(xiàn)WL4?WL7以及WL(2m_6)?WL(2m_3)作為區(qū)ZN2進(jìn)行處理。以下同樣，將形成在位于最下層的4個(gè)層的字線(xiàn)WL(m-3)?WLm以及WL(m+l)?WL(m+4)作為區(qū)ZN((m+l)/4)進(jìn)行處理。并且，對(duì)各區(qū)ZN分別設(shè)定靈敏度系數(shù)α以及β。[0215]當(dāng)然，靈敏度系數(shù)α以及β也可以不以區(qū)為單位，而以I條字線(xiàn)為單位。在圖29中示出了該情況。圖29是表示靈敏度系數(shù)α以及β相對(duì)于字線(xiàn)地址(或者頁(yè)地址)的變化的圖。在圖29中，簡(jiǎn)單示出了在最下層的層中，內(nèi)存空洞徑dMH成為最小，越是上層的層，則內(nèi)存空洞徑dMH越大的情況。但是，內(nèi)存空洞徑dMH與層之間的關(guān)系并不是這樣簡(jiǎn)單的關(guān)系，也有可能是更加復(fù)雜的情況。[0216]例如，也可以是如下情況:從最下層到第N層為止直徑dHM依次增大，在第(N+1)層中直徑dMH變小，從那起直徑dMH再次增大。在這樣的情況下，靈敏度系數(shù)α以及β也并不是根據(jù)層的深度進(jìn)行控制，而使根據(jù)直徑dMH本身進(jìn)行控制。即，并不特別限定內(nèi)存空洞MH的直徑dMH與層之間的關(guān)系。并且上述實(shí)施方式中，也可以根據(jù)依賴(lài)于直徑dMH的干擾的大小使字線(xiàn)電壓變化。因此，靈敏度系數(shù)α以及β相對(duì)于頁(yè)地址的關(guān)系例如也可以是由如圖30所示的圖表示的情況。?02^7]進(jìn)而，在存儲(chǔ)單元晶體管MT為能夠保持兩位以上的數(shù)據(jù)的MLC(mult1-levelcell，多級(jí)單元)的情況下，也可以針對(duì)各個(gè)寫(xiě)入電平分別設(shè)定靈敏度系數(shù)α以及β。[0218]例如，在存儲(chǔ)單元晶體管MT為能夠保持兩位數(shù)據(jù)的情況下，能對(duì)“Α”電平、“B”電平、以及“C”電平的每一個(gè)電平分別執(zhí)行校驗(yàn)動(dòng)作。并且一般來(lái)說(shuō)，“A”電平(閾值最低的寫(xiě)入電平)的存儲(chǔ)單元晶體管MT最容易受到編程干擾的影響，“C"電平(閾值最高的寫(xiě)入電平)的存儲(chǔ)單元晶體管MT最難受到編程干擾的影響。[0219]因此，如圖31所圖示，也可以按每個(gè)寫(xiě)入電平準(zhǔn)備靈敏度系數(shù)α以及β。并且，在進(jìn)行閾值高的寫(xiě)入電平的校驗(yàn)時(shí)，能使用更大值的靈敏度系數(shù)α以及β。[0220]4.第4實(shí)施方式[0221]接著，針對(duì)第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說(shuō)明。本實(shí)施方式并不是在上述第I至第3實(shí)施方式中，根據(jù)頁(yè)地址以及寫(xiě)入順序改變校驗(yàn)電壓而使改變感測(cè)期間的實(shí)施方式。以下，針對(duì)兩種類(lèi)型的感測(cè)放大器進(jìn)行說(shuō)明，另外，僅針對(duì)與上述第I至第3實(shí)施方式不同之處進(jìn)行說(shuō)明。[0222]4.1關(guān)于感測(cè)放大器的第I例[0223]首先，針對(duì)感測(cè)放大器113的第I結(jié)構(gòu)例進(jìn)行說(shuō)明。第I結(jié)構(gòu)例是感測(cè)流經(jīng)位線(xiàn)BL的電流的類(lèi)型的感測(cè)放大器。感測(cè)放大器113例如具備與位線(xiàn)BL關(guān)聯(lián)設(shè)置的多個(gè)感測(cè)電路。感測(cè)電路形成在半導(dǎo)體基板上，例如設(shè)置在上述說(shuō)明的存儲(chǔ)單元陣列111正下方。圖32是感測(cè)電路的電路圖。[0224]如圖所示，感測(cè)電路50具備感測(cè)放大器部51以及鎖存電路52。此外，在各個(gè)存儲(chǔ)單元晶體管保持兩位以上的數(shù)據(jù)時(shí)，設(shè)置兩個(gè)以上鎖存電路。[0225]感測(cè)放大器部51對(duì)讀出至位線(xiàn)BL數(shù)據(jù)進(jìn)行感測(cè)和放大，另外根據(jù)鎖存電路52保持的數(shù)據(jù)向位線(xiàn)BL施加電壓。即感測(cè)放大器部51是直接控制位線(xiàn)BL的模塊。鎖存電路52暫時(shí)保持?jǐn)?shù)據(jù)。鎖存電路52在數(shù)據(jù)的寫(xiě)入時(shí)，保持從控制器200接收到的寫(xiě)入數(shù)據(jù)。在數(shù)據(jù)的讀出時(shí)，保持經(jīng)感測(cè)放大器部51感測(cè)和放大的數(shù)據(jù)，并向控制器200發(fā)送。[0226]感測(cè)放大器部51具備η信道MOS晶體管60?68、ρ信道MOS晶體管69、以及電容元件70ο[0227]晶體管60的柵被施加信號(hào)BLS，電流路徑的一端與對(duì)應(yīng)的位線(xiàn)BL連接。晶體管61的電流路徑的一端與晶體管60的電流路徑的另一端連接，柵被施加信號(hào)BLC，電流路徑的另一端與節(jié)點(diǎn)SCOM連接。晶體管61用于將對(duì)應(yīng)的位線(xiàn)BL電平固定(clamp)為與信號(hào)BLC相應(yīng)的電位[0228]晶體管69是用于對(duì)位線(xiàn)BL以及電容元件70充電的晶體管，在柵連接有節(jié)點(diǎn)INV_S，漏與節(jié)點(diǎn)SSRC連接，源被提供電源電壓VDD。晶體管62是用于對(duì)位線(xiàn)BL進(jìn)行預(yù)充電的晶體管，柵被提供信號(hào)BLX，漏與節(jié)點(diǎn)SSRC連接，源與節(jié)點(diǎn)SCOM連接。晶體管64是用于對(duì)電容元件70充電的晶體管，柵被提供信號(hào)HLL，漏與節(jié)點(diǎn)SSRC連接，源與節(jié)點(diǎn)SEN連接。晶體管63是用于在數(shù)據(jù)感測(cè)(datasense)時(shí)對(duì)節(jié)點(diǎn)SEN進(jìn)行放電的晶體管，柵被提供信號(hào)XXL，漏與節(jié)點(diǎn)SEN連接，源與節(jié)點(diǎn)SCOM連接。晶體管68是用于將位線(xiàn)BL固定為一定電位的晶體管，柵與節(jié)點(diǎn)INV_S連接，漏與位線(xiàn)BL連接，源與節(jié)點(diǎn)SRCGND連接。[0229]電容元件70在位線(xiàn)BL預(yù)充電時(shí)被充電，一方電極與節(jié)點(diǎn)SEN連接。另一方電極被提供信號(hào)CLK。[0230]晶體管65的柵被提供信號(hào)BLQ，源與節(jié)點(diǎn)SEN連接，漏與節(jié)點(diǎn)LBUS連接。節(jié)點(diǎn)LBUS是用于將感測(cè)放大器部51和數(shù)據(jù)鎖存器52連接的信號(hào)路徑。晶體管66是用于將讀出數(shù)據(jù)存儲(chǔ)于數(shù)據(jù)鎖存器52的晶體管，柵被提供信號(hào)STB，漏與節(jié)點(diǎn)LBUS連接。[0231]晶體管67是用于對(duì)讀出數(shù)據(jù)是“O”還是“I”進(jìn)行感測(cè)(sense)的晶體管，柵與節(jié)點(diǎn)SEN連接，漏與晶體管66的源連接，源接地。[0232]節(jié)點(diǎn)INV_S是鎖存電路52內(nèi)的節(jié)點(diǎn)，能夠取得與鎖存電路52的保持?jǐn)?shù)據(jù)相應(yīng)的電平。例如，在數(shù)據(jù)的讀出時(shí)選擇存儲(chǔ)單元成為接通(on)狀態(tài)，若節(jié)點(diǎn)SEN充分降低，則節(jié)點(diǎn)INV_S成為“H”電平。另一方面，選擇存儲(chǔ)單元為斷開(kāi)(off)狀態(tài)，若節(jié)點(diǎn)SEN保持一定電位，則節(jié)點(diǎn)INV_S成為“L”電平。[0233]在以上的結(jié)構(gòu)中，各種控制信號(hào)通過(guò)例如程序裝置121提供。就感測(cè)電路50的動(dòng)作而言，在以下的4.2章詳細(xì)進(jìn)行說(shuō)明。[0234]4.2關(guān)于數(shù)據(jù)的寫(xiě)入動(dòng)作[0235]接著，針對(duì)使用了第I結(jié)構(gòu)例的感測(cè)放大器113的數(shù)據(jù)的寫(xiě)入方法，使用圖33進(jìn)行說(shuō)明。圖33是表示本實(shí)施方式的數(shù)據(jù)寫(xiě)入方法的流程圖。如圖所示，本實(shí)施方式與在第I實(shí)施方式說(shuō)明的圖6的方法的不同之處在于，變更感測(cè)期間Tpvfy而非變更校驗(yàn)電壓Vpvfy。即，在數(shù)據(jù)的編程后(步驟Sll)，例如程序裝置121根據(jù)頁(yè)地址以及寫(xiě)入順序設(shè)定感測(cè)期間Tpvfy(步驟S20)。然后，感測(cè)電路50僅在所設(shè)定的感測(cè)期間Tpvfy感測(cè)位線(xiàn)電流，由此執(zhí)行編程校驗(yàn)動(dòng)作(步驟S21)。[0236]若選擇頁(yè)中的全部位在校驗(yàn)中通過(guò)(步驟S14，是)，則對(duì)該頁(yè)的寫(xiě)入動(dòng)作結(jié)束。另一方面，若任一位在校驗(yàn)中未通過(guò)(miss)(步驟S14，否)，則例如程序裝置121返回步驟Sll再次執(zhí)行編程。此時(shí)，例如程序裝置121根據(jù)頁(yè)地址以及寫(xiě)入順序使感測(cè)期間Tpvfy變動(dòng)。即，將感測(cè)期間Tpvfy更新為(Tpvfy+ΔTx)。[0237]若在步驟S14中全部位在校驗(yàn)中通過(guò)(步驟S14，是)，則程序裝置121執(zhí)行下一頁(yè)的編程(步驟S15，是)。并且若全部頁(yè)的編程結(jié)束(步驟S15，是)，則寫(xiě)入動(dòng)作完成。[0238]圖34是表示進(jìn)行編程校驗(yàn)動(dòng)作時(shí)的各配線(xiàn)的電壓變化的時(shí)間圖。如圖所示，通過(guò)行解碼器112向選擇字線(xiàn)、非選擇字線(xiàn)、以及選擇柵線(xiàn)SGD、SGS施加預(yù)定的電位(時(shí)刻t0)。即行解碼器112向選擇字線(xiàn)施加校驗(yàn)電壓Vpvfy，向非選擇字線(xiàn)施加電壓VREAD。進(jìn)而行解碼器112向選擇柵線(xiàn)SGD、SGS施加電壓。即行解碼器112向與選擇串單元SU對(duì)應(yīng)的選擇柵線(xiàn)SGD以及SGS施加電壓VSG，使選擇晶體管STl以及ST2導(dǎo)通。另一方面，行解碼器112向與非選擇串單元SU對(duì)應(yīng)的選擇柵線(xiàn)SGD以及SGS施加例如OV或負(fù)電壓VBB，使選擇晶體管STl以及ST2截止。[0239]接著，程序裝置121將信號(hào)BLS設(shè)為“H”電平，將感測(cè)電路50與對(duì)應(yīng)的位線(xiàn)BL連接。另外將節(jié)點(diǎn)INV_S復(fù)位(reset)，設(shè)為“L”電平。[0240]然后，感測(cè)電路50對(duì)位線(xiàn)BL進(jìn)行預(yù)充電。即程序裝置121將信號(hào)BLX以及BLC設(shè)為“H”電平(時(shí)刻11)。由此，經(jīng)由晶體管60?62、69的電流路徑，位線(xiàn)BL利用電壓VDD進(jìn)行預(yù)充電。另外，電壓Vclamp是決定位線(xiàn)電壓的電壓，位線(xiàn)電壓成為通過(guò)電壓Vclamp被電平固定了的電壓Vbl。[0241]接著，感測(cè)電路50對(duì)節(jié)點(diǎn)SEN進(jìn)行充電。即，程序裝置121將信號(hào)HLL設(shè)為“H”電平(時(shí)刻t2)?！癏”電平的信號(hào)HLL的電位是電壓VH，并且是能夠?qū)w管64傳送電壓VDD的電壓。由此，晶體管64成為導(dǎo)通狀態(tài)，節(jié)點(diǎn)SEN被電壓VDD充電。進(jìn)行節(jié)點(diǎn)SEN的充電直到時(shí)刻t3為止。通過(guò)節(jié)點(diǎn)SEN的電位成為VDD，晶體管67成為導(dǎo)通狀態(tài)。[0242]接著，感測(cè)電路50對(duì)位線(xiàn)BL進(jìn)行感測(cè)。即，程序裝置121將信號(hào)XXL設(shè)為“H”電平(時(shí)刻t4)。由此晶體管63成為導(dǎo)通狀態(tài)，節(jié)點(diǎn)SEN與位線(xiàn)BL電連接。于是，若選擇存儲(chǔ)單元為接通狀態(tài)，則電流從節(jié)點(diǎn)SEN流向源線(xiàn)SL，節(jié)點(diǎn)SEN的電位降低。另一方面，若選擇存儲(chǔ)單元為斷開(kāi)狀態(tài)，則電流不從節(jié)點(diǎn)SEN流向源線(xiàn)SL，節(jié)點(diǎn)SEN的電位大致維持VDD。程序裝置121僅在先前敘述過(guò)的期間Tpvfy內(nèi)將信號(hào)XXL設(shè)為“H”電平(生效)。[0243]最后，感測(cè)電路50對(duì)數(shù)據(jù)進(jìn)行選通(strobe)。即程序裝置121將信號(hào)STB設(shè)為“H”電平(時(shí)刻t6)。由此，晶體管66成為導(dǎo)通狀態(tài)。若晶體管67成為導(dǎo)通狀態(tài)(也就是說(shuō)SEN=“H”)，則對(duì)節(jié)點(diǎn)LBUS進(jìn)行放電直到成為大致VSS，在節(jié)點(diǎn)INV_S存儲(chǔ)“L”電平。若晶體管67為截止?fàn)顟B(tài)(也就是說(shuō)SEN=“L”)，則節(jié)點(diǎn)LBUS的電位維持VDD，在節(jié)點(diǎn)INV_S存儲(chǔ)“H”電平。[0244]4.3關(guān)于偏移表[0245]本實(shí)施方式的感測(cè)期間Tpvfy存儲(chǔ)于在第I至第3實(shí)施方式說(shuō)明的偏移表。圖35至圖39分別是在第I以及第2實(shí)施方式說(shuō)明的第I至第5寫(xiě)入方式中所使用的偏移表的概念圖。[0246]在圖中，Atl與在串單元SU為非選擇狀態(tài)下因受到編程電壓VPGM的編程干擾而引起的閾值的變動(dòng)量對(duì)應(yīng)。另外，At2與在選擇狀態(tài)或非選擇狀態(tài)下因受到編程電壓VPGM的編程干擾而引起的閾值的變動(dòng)量對(duì)應(yīng)。[0247]如圖所示，本實(shí)施方式的偏移表保持相對(duì)于初始的感測(cè)期間Tinit的偏移(offset)量。例如在第I寫(xiě)入方式中，如圖35所示，在選擇串單元SUO的字線(xiàn)WLO(PGl)時(shí)，將感測(cè)期間設(shè)為初始的值Tinit。在選擇串單元SUI的字線(xiàn)WLO(PG2)時(shí)，感測(cè)期間相對(duì)于初始值延長(zhǎng)了a.Atl，設(shè)為(Tinit+α.Δtl)。另外，在選擇串單元SUl的字線(xiàn)WLl(PG6)時(shí)，感測(cè)期間設(shè)為(Tinit+a.Atl+β.5.Δt2)。并且在最后選擇串單元SU3的字線(xiàn)WL7(PG32)時(shí)，感測(cè)期間設(shè)為最長(zhǎng)的(Tinit+a.3.Atl+β.31.At2)。[0248]各寫(xiě)入方式中的偏移(offset)量相當(dāng)于在圖9、圖14、圖17、圖20、以及圖23中將ΔVl以及AV2分別改寫(xiě)為Atl以及At2而得到的偏移(offset)量。因此，各寫(xiě)入方式中的感測(cè)期間Tpvfy的變化相當(dāng)于在圖10、圖15、圖18、圖21、以及圖24中同樣將AVl以及AV2替換為Atl以及At2，將Vinit替換為T(mén)init，并且將縱軸替換為感測(cè)期間Tpvfy而得到的變化。[0249]4.4關(guān)于感測(cè)放大器的第2例[0250]接著，針對(duì)感測(cè)放大器113的第2結(jié)構(gòu)例進(jìn)行說(shuō)明。第2結(jié)構(gòu)例是對(duì)位線(xiàn)BL的電壓進(jìn)行感測(cè)的類(lèi)型的感測(cè)放大器。[0251]在電壓感測(cè)方式的感測(cè)放大器中，屏蔽(shield)鄰接的位線(xiàn)而進(jìn)行感測(cè)動(dòng)作。即，在電壓感測(cè)方式中，對(duì)位線(xiàn)的電壓變動(dòng)進(jìn)行感測(cè)。在此，在對(duì)一方的位線(xiàn)進(jìn)行放電的情況下，與其鄰接的位線(xiàn)由于親合(coupIing)而受到被放電的位線(xiàn)的電位變動(dòng)的影響。其結(jié)果，有可能發(fā)生數(shù)據(jù)的誤讀出。因此，在電壓感測(cè)方式中，按每個(gè)偶數(shù)位線(xiàn)、以及奇數(shù)位線(xiàn)讀出數(shù)據(jù)。并且，在從偶數(shù)位線(xiàn)讀出數(shù)據(jù)時(shí)將奇數(shù)位線(xiàn)固定為一定電位(屏蔽)，在從奇數(shù)位線(xiàn)讀出數(shù)據(jù)時(shí)將偶數(shù)位線(xiàn)固定為一定電位。[0252]在屏蔽該鄰接的位線(xiàn)的方法(以下，稱(chēng)為“位線(xiàn)屏蔽法”)中，如圖40所示，感測(cè)放大器113具有多個(gè)感測(cè)電路(S/A&latch)，l個(gè)感測(cè)電路(S/A&latch)由2條位線(xiàn)所共有。也就是說(shuō)，將鄰接的位線(xiàn)分類(lèi)為偶數(shù)(EVEN)和奇數(shù)(0DD)，采用了鄰接的偶數(shù)和奇數(shù)的位線(xiàn)共有I個(gè)感測(cè)電路的結(jié)構(gòu)。[0253]在該位線(xiàn)屏蔽法的讀出動(dòng)作中，在讀出第偶數(shù)條位線(xiàn)的數(shù)據(jù)的情況下，將偶數(shù)位線(xiàn)用轉(zhuǎn)移柵(BLSe)接通，將偶數(shù)位線(xiàn)與感測(cè)放大器連接。此時(shí)，通過(guò)將接地用晶體管(BIASo)導(dǎo)通，使奇數(shù)位線(xiàn)與BLCRL連接而設(shè)為預(yù)定的電位。在該狀態(tài)下，在感測(cè)放大器(S/A)對(duì)偶數(shù)位線(xiàn)進(jìn)行預(yù)充電時(shí)，由于奇數(shù)位線(xiàn)的電位仍然保持為預(yù)定的電位，所以偶數(shù)位線(xiàn)不會(huì)受到奇數(shù)位線(xiàn)的影響，能適當(dāng)進(jìn)行預(yù)充電。該預(yù)充電電位由信號(hào)BLC這一柵電壓決定，例如為0.7V。[0254]另一方面，在讀出奇數(shù)位線(xiàn)的數(shù)據(jù)的情況下，將奇數(shù)位線(xiàn)用轉(zhuǎn)移柵(BLSo)接通，將奇數(shù)位線(xiàn)與感測(cè)放大器連接。此時(shí)，通過(guò)將接地用晶體管(BIASe)導(dǎo)通，由此將偶數(shù)位線(xiàn)與BLCRL連接。在該狀態(tài)下，在感測(cè)放大器(S/Α)對(duì)奇數(shù)位線(xiàn)進(jìn)行預(yù)充電時(shí)，由于偶數(shù)位線(xiàn)的電位仍然保持為一定，所以奇數(shù)位線(xiàn)不會(huì)受到偶數(shù)位線(xiàn)的影響，能適當(dāng)進(jìn)行預(yù)充電。該預(yù)充電電位也與對(duì)偶數(shù)位線(xiàn)進(jìn)行預(yù)充電時(shí)同樣，為通過(guò)信號(hào)BLC進(jìn)行電平固定的電壓。[0255]這樣，在位線(xiàn)屏蔽法中，在讀出動(dòng)作時(shí)將鄰接的非選擇位線(xiàn)設(shè)為接地狀態(tài)，由此不會(huì)受到鄰接的位線(xiàn)的信號(hào)的影響，能夠進(jìn)行準(zhǔn)確的讀出動(dòng)作。[0256]圖41是與圖40所示的一組位線(xiàn)對(duì)BLe以及BLo(例如BLO和BLl)對(duì)應(yīng)的感測(cè)電路(S/A&latch)的電路圖。[0257]如圖所示，感測(cè)電路具有主要數(shù)據(jù)緩存(PrimaryDataCache:roC)430、二級(jí)數(shù)據(jù)緩存(SecondaryDataCache:SDC)431、3個(gè)動(dòng)態(tài)數(shù)據(jù)緩存(DynamicDataCache:DDC)433(433-1?433-3)、以及臨時(shí)數(shù)據(jù)緩存(TemporaryDataCache:TDC)434。此外，動(dòng)態(tài)數(shù)據(jù)緩存433以及臨時(shí)數(shù)據(jù)緩存434根據(jù)需要設(shè)置即可。另外，動(dòng)態(tài)數(shù)據(jù)緩存433在編程時(shí)也能夠作為保持用于向位線(xiàn)寫(xiě)入VDD(高電位)和VSS(低電位)的中間電位(VQPW)的數(shù)據(jù)的緩存而使用。[0258]主要數(shù)據(jù)緩存430具有時(shí)鐘反相器(clockedinverter)CLIl、CLI2以及η信道型晶體管NM0S5。二級(jí)數(shù)據(jù)緩存431具有時(shí)鐘反相器CLI3、CLI4和η信道型晶體管NM0S6、匪0S7。動(dòng)態(tài)數(shù)據(jù)緩存433具有η信道型晶體管匪0S4、NM0S9。另外，臨時(shí)數(shù)據(jù)緩存434具有電容Cl。此夕卜，主要數(shù)據(jù)緩存430、二級(jí)數(shù)據(jù)緩存431、動(dòng)態(tài)數(shù)據(jù)緩存433以及臨時(shí)數(shù)據(jù)緩存434的電路結(jié)構(gòu)并不限定于圖41所示的結(jié)構(gòu)，也可以采用其他電路結(jié)構(gòu)。[0259]另外，在圖41的例子中，在數(shù)據(jù)緩存(datacache)中作為控制數(shù)據(jù)的輸入輸出的晶體管而使用η信道MOS晶體管，但也可以使用P信道MOS晶體管。[0260]并且，感測(cè)放大器通過(guò)η信道MOS晶體管HN2e以及ΗΝ2ο，與對(duì)應(yīng)的偶數(shù)位線(xiàn)BLe以及奇數(shù)位線(xiàn)BLo分別連接。向晶體管HN2e以及HN2o的柵分別輸入信號(hào)BLSe以及BLSo。另外，偶數(shù)位線(xiàn)BLe以及奇數(shù)位線(xiàn)BLo連接有η信道MOS晶體管HNle以及HNlo的源。分別向晶體管HNle以及HNlο的各自的柵輸入信號(hào)BIASe以及BIASo，向漏輸入信號(hào)BLCRL。[0261]4.5關(guān)于編程校驗(yàn)動(dòng)作[0262]圖42表示第2結(jié)構(gòu)例的感測(cè)放大器的、編程校驗(yàn)時(shí)的各種信號(hào)的時(shí)間圖。該校驗(yàn)動(dòng)作與在圖33說(shuō)明的步驟S21的處理相對(duì)應(yīng)。另外，各信號(hào)由例如在圖2說(shuō)明的程序裝置141提供。[0263]如圖所示，在時(shí)刻tO，首先，將選擇區(qū)塊的選擇串單元的選擇柵線(xiàn)(SGD)設(shè)為“高”電平。另外，在感測(cè)放大器中，將預(yù)充電電源電位VPRE設(shè)為VDD。向非選擇選擇柵線(xiàn)SGD施加OV或非選擇電壓VBB(例如負(fù)電壓)。[0264]接下來(lái)在時(shí)刻tl，在芯部進(jìn)行字線(xiàn)WL的創(chuàng)建(setup)。即，行解碼器112向選擇字線(xiàn)施加校驗(yàn)電壓Vpvfy，向非選擇字線(xiàn)施加電壓VREAD。[0265]另外，感測(cè)放大器預(yù)先對(duì)作為讀出對(duì)象的位線(xiàn)(在圖42的例子中為偶數(shù)位線(xiàn)BLe)進(jìn)行預(yù)充電。具體而言，將信號(hào)BLPRE設(shè)為“高”電平而使晶體管NMOSlI導(dǎo)通，由此以電壓VDD對(duì)臨時(shí)數(shù)據(jù)緩存(TDC)434進(jìn)行預(yù)充電。[0266]接著在時(shí)刻t2?t3，進(jìn)行位線(xiàn)選擇信號(hào)BLSe以及BLSo、偏置選擇信號(hào)BIASe以及BIASo的設(shè)定。由于在圖42的例子中選擇偶數(shù)位線(xiàn)BLe，所以將偶數(shù)位線(xiàn)選擇信號(hào)BLSe設(shè)為“高”電平，由于將奇數(shù)位線(xiàn)BLo固定為BLCRL(=Vss)，所以將信號(hào)BIASo設(shè)為“高”。?0267]另外，向信號(hào)BLC施加位線(xiàn)預(yù)充電用的鉗位電壓(clampvoltage)Vclamp，由此將偶數(shù)位線(xiàn)BLe例如預(yù)充電至0.7V。[0268]以上，在芯部中，將偶數(shù)位線(xiàn)BLe充電至0.7V，將奇數(shù)位線(xiàn)BLo固定為Vss。[0269]接著，在時(shí)刻t4，將信號(hào)BLC設(shè)定為OV，將位線(xiàn)BLe設(shè)為電浮動(dòng)的狀態(tài)。[0270]接著，在時(shí)刻t5，向所選擇的串單元的源側(cè)的選擇柵線(xiàn)SGS施加Vsg。向其他非選擇選擇柵線(xiàn)SGS施加OV或非選擇電壓VBB(例如負(fù)電壓)。由此，若存儲(chǔ)單元的閾值比校驗(yàn)電平高，則位線(xiàn)不放電，若比校驗(yàn)電平低，則讀出電流流動(dòng)而對(duì)位線(xiàn)進(jìn)行放電。[0271]接著，在時(shí)刻t9?tlO，在信號(hào)VPRE成為VDD的狀態(tài)下，通過(guò)將信號(hào)BLPRE設(shè)為Vsg，將臨時(shí)數(shù)據(jù)緩存TDC預(yù)充電為VDD。[0272]接下來(lái)在時(shí)刻til?tl2，向信號(hào)BLC施加感測(cè)用電壓Vsen。此時(shí)，若選擇位線(xiàn)BLe的電位比Vsen-Vth高，則晶體管NM0S10(被提供了信號(hào)BLC的晶體管)保持截止的狀態(tài)，在節(jié)點(diǎn)TDC中保持VDDJth是存儲(chǔ)單元晶體管的閾值電壓。另一方面，若選擇位線(xiàn)BLe的電位比Vsen-Vth低，則由于晶體管NMOSlO導(dǎo)通，所以節(jié)點(diǎn)TDC被放電而大致與位線(xiàn)BLe的電位(例如0.4V)相等。[0273]接著在時(shí)刻tl3?tl4，感測(cè)到的數(shù)據(jù)被二級(jí)數(shù)據(jù)緩存SDC獲取。具體而言，一旦將信號(hào)SEN2以及LAT2設(shè)為斷開(kāi)(off)狀態(tài)，將信號(hào)EQ2設(shè)為VDD，由此，節(jié)點(diǎn)SENl與節(jié)點(diǎn)N2電位相同。然后，設(shè)為信號(hào)BLC2=VDD+Vth，將TDC的數(shù)據(jù)傳送給SDC。其結(jié)果，在原本節(jié)點(diǎn)TDC為“高”的情況下，SDC的數(shù)據(jù)成為“I”。另外，在節(jié)點(diǎn)TDC為“低”(例如0.4V)的情況下，SDC的數(shù)據(jù)成為“O”。[0274]以上，從偶數(shù)位線(xiàn)BLe讀出數(shù)據(jù)。然后，在時(shí)刻114?tl5進(jìn)行修復(fù)(recovery)動(dòng)作，對(duì)各節(jié)點(diǎn)以及信號(hào)進(jìn)行復(fù)位。[0275]奇數(shù)位線(xiàn)BLo的讀出也同樣進(jìn)行。該情況下，與圖42的例子相反，將信號(hào)BLSo設(shè)為“高”、將信號(hào)BLSe設(shè)為“低”。另外，將信號(hào)BIASe設(shè)為“高”，將信號(hào)BIASo設(shè)為“低”。[0276]這樣，也能夠適用于在感測(cè)放大器113中具備電壓感測(cè)方式的感測(cè)放大器的半導(dǎo)體存儲(chǔ)裝置。并且在該情況下，感測(cè)期間Tpvfy成為向信號(hào)BLC施加了電壓Vsen的期間。該期間通過(guò)與圖35至圖39所示的寫(xiě)入方式相應(yīng)的偏移表，例如由程序裝置121設(shè)定。[0277]4.6本實(shí)施方式的效果[0278]即使是本實(shí)施方式的結(jié)構(gòu)，也能夠得到與上述第I至第3實(shí)施方式同樣的效果。[0279]S卩，在上述第I至第3實(shí)施方式中，通過(guò)根據(jù)頁(yè)地址以及寫(xiě)入順序使校驗(yàn)電壓變化，如圖12所說(shuō)明的那樣，將向全部的頁(yè)的寫(xiě)入結(jié)束后的閾值電壓設(shè)為所希望的范圍內(nèi)的值。[0280]而在本實(shí)施方式中，通過(guò)使感測(cè)期間Tpvfy根據(jù)頁(yè)地址以及寫(xiě)入順序變化，得到同樣的效果。關(guān)于這一點(diǎn)，使用圖43進(jìn)行說(shuō)明。圖43是表示感測(cè)放大器的上述第I結(jié)構(gòu)例(電流感測(cè)型的感測(cè)放大器)的校驗(yàn)時(shí)的節(jié)點(diǎn)SEN的電位以及信號(hào)XXL的電位變化的時(shí)間圖。[0281]作為一例，假定在校驗(yàn)時(shí)，從對(duì)節(jié)點(diǎn)SEN預(yù)充電起到放電為止的電位變化如圖43所不O[0282]此時(shí)，在感測(cè)放大器中，通過(guò)將信號(hào)XXL設(shè)為“高”電平，對(duì)節(jié)點(diǎn)SEN進(jìn)行放電而感測(cè)數(shù)據(jù)。在本實(shí)施方式中，該信號(hào)XXL生效的期間Tpvfy因頁(yè)地址以及寫(xiě)入順序而變化。例如就最前頭頁(yè)P(yáng)Gl而言，期間Tpvfy設(shè)為最短，就最終頁(yè)P(yáng)G32而言設(shè)為最長(zhǎng)。[0283]于是，在為圖43所示的例子時(shí)，在最前頭頁(yè)P(yáng)Gl中，由于期間Tpvfy短，所以在信號(hào)XXL設(shè)為“低”電平的時(shí)刻12，節(jié)點(diǎn)SEN比數(shù)據(jù)判定閾值Vsen_th高。因此，頁(yè)P(yáng)GI在校驗(yàn)中通過(guò)。由此，不執(zhí)行對(duì)頁(yè)P(yáng)Gl的進(jìn)一步的編程動(dòng)作。[0284]另一方面，在最終頁(yè)P(yáng)G32中，由于期間Tpvfy長(zhǎng)，所以在信號(hào)XXL設(shè)為“低”電平的時(shí)亥Ijt3，節(jié)點(diǎn)SEN比數(shù)據(jù)判定閾值Vsen_th低。因此，頁(yè)P(yáng)G32在校驗(yàn)中未通過(guò)。由此，對(duì)頁(yè)P(yáng)G32進(jìn)一步執(zhí)行編程動(dòng)作。[0285]以上，在因干擾的影響而閾值電壓容易變動(dòng)的頁(yè)中，通過(guò)縮短感測(cè)期間Tpvfy，節(jié)點(diǎn)SEN的電位以更高的電平與閾值Vsen_th進(jìn)行比較。另一方面，在閾值電壓難以變動(dòng)的頁(yè)中，通過(guò)延長(zhǎng)感測(cè)期間Tpvfy，節(jié)點(diǎn)SEN的電位以充分降低的電平與閾值Vsen_th進(jìn)行比較。由此，能夠進(jìn)行與在第I實(shí)施方式說(shuō)明的圖12同樣的寫(xiě)入動(dòng)作。[0286]以上，針對(duì)電壓感測(cè)型的第2結(jié)構(gòu)例中的感測(cè)放大器也同樣。即在為第2結(jié)構(gòu)例時(shí)，由于頁(yè)地址以及寫(xiě)入順序而使節(jié)點(diǎn)TDC的放電期間變化的結(jié)果是，能得到同樣的效果。[0287]當(dāng)然，對(duì)本實(shí)施方式也能夠適用第2、第3實(shí)施方式。即，能夠適用第2至第5寫(xiě)入方式，也能夠如在第3實(shí)施方式說(shuō)明的那樣設(shè)定靈敏度系數(shù)α以及β。[0288]5.第5實(shí)施方式[0289]接著，針對(duì)第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說(shuō)明。本實(shí)施方式是在第I至第4實(shí)施方式中將存儲(chǔ)單元陣列111的結(jié)構(gòu)進(jìn)行了變形得到的方式。以下，僅針對(duì)與第I至第4實(shí)施方式不同之處進(jìn)行說(shuō)明。[0290]5.1關(guān)于存儲(chǔ)單元陣列的結(jié)構(gòu)[0291]圖44是本實(shí)施方式的存儲(chǔ)單元陣列111的、沿著位線(xiàn)方向的剖視圖，與在第I實(shí)施方式說(shuō)明的圖4相對(duì)應(yīng)。[0292]如圖所示，半導(dǎo)體層26可以是I條柱狀的形狀而不是如在圖4說(shuō)明的那樣的U字型的形狀。該情況下，如圖44所示，在半導(dǎo)體基板的上方形成源線(xiàn)層31，在該源線(xiàn)層31上形成多個(gè)柱狀的半導(dǎo)體層30以及26。并且，在半導(dǎo)體層30以及26的周?chē)磸南孪蛏系捻樞蛐纬蛇x擇晶體管ST2、存儲(chǔ)單元晶體管MTO?ΜΤ7、以及選擇晶體管STl，進(jìn)而形成位線(xiàn)層33。在本結(jié)構(gòu)的情況下，無(wú)需背柵晶體管ΒΤ。[0293]圖45是沿著本實(shí)施方式的某區(qū)塊BLK的位線(xiàn)方向的等價(jià)電路圖，在圖中用圓形記號(hào)表示的數(shù)字示出了寫(xiě)入的順序。在圖45中，示出了適用了在上述第I實(shí)施方式說(shuō)明的第I寫(xiě)入方式的情況。[0294]如圖所示，數(shù)據(jù)的寫(xiě)入從最下層的字線(xiàn)WLO開(kāi)始，在最上層的字線(xiàn)WL7完成。即，首先選擇最下層的字線(xiàn)WL0，在該字線(xiàn)WLO被選擇的狀態(tài)下，依次選擇串單元SUO?SU3(選擇柵線(xiàn)SGDO?SGD3)。然后，選擇位于字線(xiàn)WLO的上層的字線(xiàn)WLl，同樣在該字線(xiàn)WLl被選擇的狀態(tài)下，依次選擇串單元SUO?SU3。以下，同樣地直到選擇到最上層的字線(xiàn)WL7為止。[0295]因此，在圖45所示的區(qū)塊BLK中，對(duì)串單元SUO的字線(xiàn)WLO分配最前頭頁(yè)地址PGI，接著對(duì)串單元SUl的字線(xiàn)WLO分配第2個(gè)頁(yè)地址PG2，最后對(duì)串單元SU3的字線(xiàn)WL7分配最終頁(yè)地址PG32。該頁(yè)地址的分配與第I寫(xiě)入方式同樣。[0296]5.2關(guān)于校驗(yàn)電壓[0297]本實(shí)施方式的偏移表與在第I實(shí)施方式說(shuō)明的圖9同樣，頁(yè)地址與校驗(yàn)電壓的關(guān)系也與圖10同樣。[0298]其中，在靈敏度系數(shù)α以及β具有層依賴(lài)性的情況下，在第3實(shí)施方式說(shuō)明的圖25的關(guān)系在本實(shí)施方式中如圖46那樣。即，靈敏度系數(shù)α以及β與頁(yè)地址一起減少。其原因在于，頁(yè)地址越大，則所選擇的字線(xiàn)位于越上層。換言之，是因?yàn)轫?yè)地址越大，則內(nèi)存空洞的直徑越大，干擾的影響越小。[0299]5.3本實(shí)施方式的效果[0300]如上所述，第I至第4實(shí)施方式也能夠適用于具有圖44所示的構(gòu)造的NAND型閃存。[0301]此外，上述實(shí)施方式以適用第I寫(xiě)入方式的情況為例進(jìn)行了說(shuō)明，但是當(dāng)然也可以適用第2至第5寫(xiě)入方式。適用了第2至第5寫(xiě)入方式時(shí)的偏移表以及校驗(yàn)電壓如圖14以及圖15、圖17以及圖18、圖20以及圖21、圖23以及圖24所示。[0302]5.4本實(shí)施方式的變形例[0303]5.4.1第I變形例[0304]圖47以及圖48示出了本實(shí)施方式的第I變形例的存儲(chǔ)單元陣列的結(jié)構(gòu)，圖47是與圖44對(duì)應(yīng)的剖視圖，圖48是與圖45對(duì)應(yīng)的電路圖。[0305]如圖所示，NAND串114例如也可以在P型阱區(qū)域50上形成。在阱區(qū)域50上形成立柱30a。另外在阱區(qū)域50內(nèi)形成η+型雜質(zhì)擴(kuò)散層51以及P+型雜質(zhì)擴(kuò)散層52。并且在擴(kuò)散層51上形成接觸塞(contactplug)53，以與接觸塞53連接的方式形成作為源線(xiàn)SL發(fā)揮功能的金屬配線(xiàn)層55。另外在擴(kuò)散層52上形成接觸塞54，以與接觸塞54連接的方式形成作為阱線(xiàn)CPWELL發(fā)揮功能的金屬配線(xiàn)層56。講線(xiàn)CPWELL是用于對(duì)阱區(qū)域50提供電位的配線(xiàn)。金屬配線(xiàn)層55以及56與作為位線(xiàn)BL發(fā)揮功能的金屬配線(xiàn)層33例如在同一層形成。[0306]另外在區(qū)塊BLK內(nèi)，選擇柵線(xiàn)SGS共同連接。選擇晶體管ST2的柵絕緣膜29a不僅形成在立柱30a的側(cè)面，還形成阱區(qū)域50上，在串單元SU間共同連接。進(jìn)而選擇晶體管ST2的柵電極27a埋入鄰接的立柱30a間的區(qū)域，形成至擴(kuò)散層51附近。[0307]根據(jù)本結(jié)構(gòu)，選擇晶體管ST2作為4端子器件(柵、源、漏、基板)發(fā)揮功能。并且，能夠通過(guò)阱線(xiàn)CPWELL向阱區(qū)域50以及立柱26提供電壓。因此，通過(guò)向阱線(xiàn)CPWELL賦予正電壓，向字線(xiàn)WL賦予OV或負(fù)電壓，能夠進(jìn)行由FN隧穿實(shí)現(xiàn)的數(shù)據(jù)擦除。[0308]另外，在數(shù)據(jù)的讀出時(shí)，選擇晶體管ST2的信道不僅形成在立柱30a側(cè)面，還沿著柵絕緣膜29a形成在阱區(qū)域50的表面。由此，各NAND串114的電流路徑經(jīng)由擴(kuò)散層51以及接觸塞53與源線(xiàn)SL電連接。因此，阱區(qū)域50和柵電極27a之間的柵絕緣膜29a的膜厚、與立柱30a和柵電極27a之間的柵絕緣膜29a的膜厚程度相同。[0309]此外，接觸塞53以及54可以在區(qū)塊BLK的邊界部分形成，也可以在區(qū)塊BLK內(nèi)的某特定的區(qū)域形成。[0310]5.4.2第2變形例[0311]接著，針對(duì)第2變形例使用圖49進(jìn)行說(shuō)明。圖49示出了在圖47的例子中將內(nèi)存空洞分為兩個(gè)步驟形成的情況下的存儲(chǔ)單元陣列的剖面構(gòu)造，強(qiáng)調(diào)圖示了在內(nèi)存空洞產(chǎn)生的錐形狀。[0312]如在第3實(shí)施方式說(shuō)明的那樣，在三維層疊型NAND型閃存中，越增加字線(xiàn)層數(shù)，則越能夠提高集成度，而另一方面內(nèi)存空洞MH的深度也越深。并且深度越深，則內(nèi)存空洞MH的底部與上部的直徑的差異也越大。其結(jié)果，為了使內(nèi)存空洞MH切實(shí)開(kāi)口至底部，內(nèi)存空洞MH的上部的直徑變大，鄰接的內(nèi)存空洞MH容易短路。另一方面，若減小內(nèi)存空洞MH的上部的直徑，則不能使內(nèi)存空洞完全開(kāi)口，成為內(nèi)存空洞打開(kāi)不良的原因。[0313]因此，也可以分多個(gè)步驟使內(nèi)存空洞MH開(kāi)口。圖49示出了分兩個(gè)步驟進(jìn)行開(kāi)口的情況。在圖49中，在形成了選擇柵線(xiàn)SGS以及字線(xiàn)WLO?WL3的階段，首先形成第I內(nèi)存空洞MH。然后，在第I內(nèi)存空洞MH內(nèi)形成柵絕緣膜、電荷蓄積層等，進(jìn)而利用多晶硅層向第I內(nèi)存空洞MH內(nèi)埋入。[0314]接著，在依次形成字線(xiàn)WL4?WL7以及選擇柵線(xiàn)S⑶之后，形成第2內(nèi)存空洞MH。第2內(nèi)存空洞MH以其底部到達(dá)第I內(nèi)存空洞的上表面的方式形成。并且，從內(nèi)存空洞MH具有錐形狀來(lái)看，第2內(nèi)存空洞MH的底面的直徑比第I內(nèi)存空洞MH的上表面的直徑小。因此如圖49所示，柵絕緣膜、電荷蓄積層、以及區(qū)塊絕緣膜在字線(xiàn)WLO?WL3和WL4?WL7上不連續(xù)。[0315]在圖50中示出上述結(jié)構(gòu)中的靈敏度系數(shù)α以及β與字線(xiàn)地址(或者頁(yè)地址)的對(duì)應(yīng)關(guān)系。如圖所示，就字線(xiàn)WLO?WL3而言，由于內(nèi)存空洞徑依次變大下去，所以靈敏度系數(shù)α以及β也降低下去。但是，在字線(xiàn)WL3和WL4之間，內(nèi)存空洞徑成為不連續(xù)，所以字線(xiàn)WL4的內(nèi)存空洞直徑比字線(xiàn)WL3的內(nèi)存空洞直徑大。因此，靈敏度系數(shù)α以及β也增大。這樣，靈敏度系數(shù)α以及β能夠按照內(nèi)存空洞直徑而適當(dāng)設(shè)定。[0316]此外，本例不論在圖44所示的構(gòu)造中還是在圖4所示的構(gòu)造中，都同樣適用。[0317]6.第6實(shí)施方式[0318]接著，針對(duì)第6實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說(shuō)明。本實(shí)施方式是對(duì)具有與第5實(shí)施方式不同的結(jié)構(gòu)的存儲(chǔ)單元陣列111的半導(dǎo)體存儲(chǔ)裝置適用了第I至第4實(shí)施方式得到的實(shí)施方式。以下，僅針對(duì)與第I至第5實(shí)施方式不同之處進(jìn)行說(shuō)明。[0319]6.1關(guān)于存儲(chǔ)單元陣列的結(jié)構(gòu)[0320]圖51是本實(shí)施方式的存儲(chǔ)單元陣列111的電路圖，示出了任I個(gè)區(qū)塊BLK的結(jié)構(gòu)。如圖所示，區(qū)塊BLK具備多個(gè)存儲(chǔ)單元(memoryunit)MU(MUl、MU2)。在圖51中僅圖示了2個(gè)存儲(chǔ)單元MU，但是也可以是3個(gè)以上，并不限定其數(shù)量。[0321]存儲(chǔ)單元MU的各自分別具備例如4個(gè)串組GR(GR1?GR4)。此外，在存儲(chǔ)單元MUl以及MU2之間進(jìn)行區(qū)別時(shí)，將存儲(chǔ)單元MUl的串組GR分別稱(chēng)為GRl-1?GR4-1，將存儲(chǔ)單元MU2的串組GR分別稱(chēng)為GR1-2?GR4-2。[0322]串組GR各自分別具備例如3個(gè)NAND串SR(SR1?SR3)。當(dāng)然，NAND串SR的數(shù)量不限定于3個(gè)，也可以是4個(gè)以上。NAND串SR各自分別具備選擇晶體管STl以及ST2、以及4個(gè)存儲(chǔ)單元晶體管MT(MT1?MT4)。存儲(chǔ)單元晶體管MT的數(shù)量不限定于4個(gè)，可以是5個(gè)以上，也可以是3個(gè)以下。[0323]在串組GR內(nèi)，3個(gè)NAND串SRl?SR3在半導(dǎo)體基板上依次層疊，NAND串SRl在最下層形成，NAND串SR3在最上層形成。即，在第I實(shí)施方式說(shuō)明的圖4中，NAND串內(nèi)的存儲(chǔ)單元晶體管MT在半導(dǎo)體基板面的垂直方向上層疊而成，而在本實(shí)施方式中，NAND串內(nèi)的存儲(chǔ)單元晶體管MT在與半導(dǎo)體基板面平行的方向上排列，該NAND串在垂直方向上層疊。并且，同一串組GR所包含的選擇晶體管STl以及ST2分別與同一選擇柵線(xiàn)GSLl以及GSL2連接，位于同一列的存儲(chǔ)單元晶體管MT的控制柵與同一字線(xiàn)WL連接。進(jìn)而，某串組GR內(nèi)的3個(gè)選擇晶體管STl的漏與彼此不同的位線(xiàn)BL連接，選擇晶體管ST2的源與同一源線(xiàn)SL連接。[0324]第奇數(shù)個(gè)串組GRl以及GR3、和第偶數(shù)個(gè)串組GR2以及GR4中，選擇晶體管STl以及ST2以其位置關(guān)系相反的方式配置。即在為圖51的例時(shí)，串組GRl以及GR3的選擇晶體管STl配置在NAND串SR的左端，選擇晶體管ST2配置在NAND串SR的右端。而串組GR2以及GR4的選擇晶體管STI配置在NAND串SR的右端，選擇晶體管ST2配置在NAND串SR的左端。[0325]并且，串組GRl以及GR3的選擇晶體管STl的柵與同一選擇柵線(xiàn)GSLl連接，選擇晶體管ST2的柵與同一選擇柵線(xiàn)GSL2連接。另一方面，串組GR2以及GR4的選擇晶體管STl的柵與同一選擇柵線(xiàn)GSL2連接，選擇晶體管ST2的柵與同一選擇柵線(xiàn)GSLl連接。[0326]另外，某存儲(chǔ)單元MU所包含的4個(gè)串組GRl?GR4與彼此同一位線(xiàn)BL連接，不同的存儲(chǔ)單元MU與彼此不同的位線(xiàn)BL連接。更具體而言，在存儲(chǔ)單元MUl中，串組GRl?GR4中的NAND串SRl?SR3的選擇晶體管STI的漏分別經(jīng)由列選擇柵CSG(CSGI?CSG4)與位線(xiàn)BLI?BL3連接。列選擇柵CSG具有例如與存儲(chǔ)單元晶體管MT、選擇晶體管STl以及ST2等同樣的結(jié)構(gòu)，在各存儲(chǔ)單元MU中，選擇與位線(xiàn)BL連接的I個(gè)串組GR。因此，與各串組GR進(jìn)行了關(guān)聯(lián)的列選擇柵CSGI?CSG4的柵由各自不同的控制信號(hào)線(xiàn)SSLI?SSL4控制。[0327]具有以上說(shuō)明的結(jié)構(gòu)的存儲(chǔ)單元MU在記載于圖51的紙面上沿上下方向排列多個(gè)。所述多個(gè)存儲(chǔ)單元MU共有存儲(chǔ)單元MUl和字線(xiàn)WL以及選擇柵線(xiàn)GSLl以及GSL2。另一方面，位線(xiàn)BL是獨(dú)立的，例如對(duì)存儲(chǔ)單元MU2而言，關(guān)聯(lián)有與存儲(chǔ)單元MUl的位線(xiàn)不同的3條位線(xiàn)BL4?BL6。與各存儲(chǔ)單元MU關(guān)聯(lián)的位線(xiàn)BL的條數(shù)與I個(gè)串組GR所包含的NAND串SR的總數(shù)相對(duì)應(yīng)。因此，若NAND串為4層，則位線(xiàn)BL也設(shè)置4條，其他的數(shù)量的情況也同樣。另外，控制信號(hào)SSLl?SSL4可以在存儲(chǔ)單元MU間共用，或者也可以進(jìn)行獨(dú)立控制。[0328]在上述結(jié)構(gòu)中，從各存儲(chǔ)單元MU逐一選擇的串組GR中的與同一字線(xiàn)WL連接的多個(gè)存儲(chǔ)單元晶體管MT的集合，成為“頁(yè)“。[0329]圖52以及圖53是區(qū)塊BLK的立體圖以及平面圖，圖54是沿著圖53的54-54線(xiàn)的剖視圖，圖55是沿著圖53的55-55線(xiàn)的剖視圖，圖56是沿著圖53的56-56線(xiàn)的剖視圖。在圖52、圖54、以及圖56中圖示有I個(gè)存儲(chǔ)單元MU，圖53以及圖55圖示有2個(gè)存儲(chǔ)單元MUl以及MU2。[0330]如圖所示，在半導(dǎo)體基板40上形成絕緣膜41，在絕緣膜41上形成區(qū)塊BLK。[0331]通過(guò)在絕緣膜41上形成沿著與第I方向正交的第2方向的條紋形狀的、例如4個(gè)翅片型構(gòu)造44(44-1?44-4)，形成有I個(gè)存儲(chǔ)單元MU，所述第I方向是相對(duì)于半導(dǎo)體基板40表面垂直的方向。翅片型構(gòu)造44各自分別包含沿著第2方向設(shè)置的絕緣膜42(42-1?42-4)和半導(dǎo)體層43(43-1?43-3)。并且在翅片型構(gòu)造44的每一個(gè)中，通過(guò)將絕緣膜42_1?42_4和半導(dǎo)體層43-1?43-3交替層疊，形成有在相對(duì)于半導(dǎo)體基板40的表面垂直的方向上延伸的4條層疊構(gòu)造。該翅片型構(gòu)造44的每一個(gè)相當(dāng)于在圖51說(shuō)明的串組GR。并且，最下層的半導(dǎo)體層43-1相當(dāng)于NAND串SRl的電流路徑(形成信道的區(qū)域)，最上層的半導(dǎo)體層43-3相當(dāng)于NAND串SR3的電流路徑，位于它們中間的半導(dǎo)體層43-2相當(dāng)于NAND串SR2的電流路徑。[0332]在翅片型構(gòu)造44的上表面以及側(cè)面依次形成有柵絕緣膜45、電荷蓄積層46、區(qū)塊絕緣膜47、以及控制柵48(參照?qǐng)D54)。電荷蓄積層46例如由絕緣膜形成。另外控制柵48由導(dǎo)電膜形成，作為字線(xiàn)WL或選擇柵線(xiàn)GSLl以及GSL2發(fā)揮功能。字線(xiàn)WL以及選擇柵線(xiàn)GSLl以及GSL2在多個(gè)存儲(chǔ)單元MU間以跨越多個(gè)翅片型構(gòu)造44的方式形成。另一方面，控制信號(hào)線(xiàn)SSLl?SSL4按每個(gè)翅片型構(gòu)造44而獨(dú)立。[0333]翅片型構(gòu)造44中，其一端部引出至區(qū)塊BLK的端部，在所引出的區(qū)域與位線(xiàn)BL連接。即，當(dāng)作為一例著眼于存儲(chǔ)單元MUl時(shí)，將第奇數(shù)個(gè)翅片型構(gòu)造44-1以及44-3的一端部引出至沿著第2方向的區(qū)域而共同連接，在該區(qū)域形成接觸塞BCl?BC3。形成于該區(qū)域的接觸塞BCl將串組GRl以及GR3的半導(dǎo)體層43-1與位線(xiàn)BLl連接，與半導(dǎo)體層43-2以及43-3絕緣。接觸塞BC2將串組GRl以及GR3的半導(dǎo)體層43-2與位線(xiàn)BL2i連接，與半導(dǎo)體層43-1以及43-3絕緣。接觸塞BC3將串組GRl以及GR3的半導(dǎo)體層43-3與位線(xiàn)BL3連接，與半導(dǎo)體層43-1以及43-2絕緣。[0334]另一方面，將第偶數(shù)個(gè)翅片型構(gòu)造44-2以及44-4的一端部引出至在第2方向上相對(duì)的區(qū)域而與翅片型構(gòu)造44-1以及44-3的一端部共同連接，在該區(qū)域形成接觸塞BCl?BC3。形成于該區(qū)域的接觸塞BCl將串組GR2以及GR4的半導(dǎo)體層43-1與位線(xiàn)BLl，與半導(dǎo)體層43-2以及43-3絕緣。接觸塞BC2將串組GR2以及GR4的半導(dǎo)體層43-2與位線(xiàn)BL2連接，與半導(dǎo)體層43-1以及43-3絕緣。接觸塞BC3將串組GR2以及GR4的半導(dǎo)體層43-3與位線(xiàn)BL3連接，與半導(dǎo)體層43-1以及43-2絕緣。[0335]當(dāng)然，上述的說(shuō)明是存儲(chǔ)單元MUl的情況，例如在存儲(chǔ)單元MU2的情況下，形成接觸塞BC4?BC6，所述接觸塞BC4?BC6將半導(dǎo)體層43-1?43-3分別與位線(xiàn)BL4?BL6連接(參照?qǐng)D55)。[0336]另外，在翅片型構(gòu)造44的另一端上形成接觸塞SC。接觸塞SC將半導(dǎo)體層43-1?43-3與源線(xiàn)SL連接。[0337]在上述結(jié)構(gòu)中，NAND串SRl?SR3所包含的存儲(chǔ)單元晶體管的大小互不相同。更具體而言，如圖54所示，在各翅片型構(gòu)造44中，就沿著半導(dǎo)體層43的第3方向的寬度而言，越位于低的層其寬度越大，越位于高的層其寬度越小。即，半導(dǎo)體層43-1的寬度最寬，半導(dǎo)體層43-3的寬度最窄，半導(dǎo)體層43-2的寬度位于中間。也就是說(shuō)，因制造偏差而特性互不相同的多個(gè)存儲(chǔ)單元晶體管MT包含在I頁(yè)中。[0338]6.2關(guān)于寫(xiě)入動(dòng)作[0339]接著，針對(duì)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作，參照?qǐng)D57進(jìn)行說(shuō)明。圖57是本實(shí)施方式的寫(xiě)入動(dòng)作的流程圖，與在第I實(shí)施方式說(shuō)明的圖6對(duì)應(yīng)。以下，作為一例，針對(duì)使用在圖41說(shuō)明的感測(cè)電路的情況進(jìn)行說(shuō)明，但是使用在圖32說(shuō)明的感測(cè)電路的情況也同樣。[0340]如圖所示，與第I實(shí)施方式同樣，首先，執(zhí)行步驟SlO?Sll的處理。接下來(lái)，例如對(duì)程序裝置121的命令進(jìn)行響應(yīng)，電荷栗122設(shè)定并產(chǎn)生校驗(yàn)電壓Vpvfy以及電壓Vclamp_n(步驟S30)。電壓Vclamp_n作為信號(hào)BLC使用。[0341]然后，行解碼器112向選擇字線(xiàn)WL施加校驗(yàn)電壓Vpvfy，程序裝置121向NM0S10施加信號(hào)BLC(電壓Vclamp_n)，由此，執(zhí)行校驗(yàn)動(dòng)作(步驟S31)。此外，電壓Vclamp_r^^n為I以上的自然數(shù)，與對(duì)應(yīng)的NAND串SR被設(shè)置的層相對(duì)應(yīng)。即在本例的情況下，對(duì)位于最下層的NAND串SRl所對(duì)應(yīng)的位線(xiàn)BL的信號(hào)BLCLAMP賦予電壓Vclamp_l。對(duì)位于最上層的NAND串SR3所對(duì)應(yīng)的位線(xiàn)BL的信號(hào)BLCLAMP賦予電壓Vclamp_3。并且，對(duì)位于中間層的NAND串SR2所對(duì)應(yīng)的位線(xiàn)BL的信號(hào)BLCLAMP賦予電壓Vclamp2。[0342]若選擇頁(yè)中的全部位在校驗(yàn)中通過(guò)(步驟S14，是)，則對(duì)該頁(yè)的寫(xiě)入動(dòng)作結(jié)束。否貝IJ(步驟S14，否)，程序裝置121返回步驟Sll，再次執(zhí)行編程。此時(shí)，例如電荷栗122按照程序裝置121的命令，根據(jù)頁(yè)地址以及寫(xiě)入順序使校驗(yàn)電壓Vpvfy變動(dòng)。進(jìn)而，程序裝置121使信號(hào)BLC的電位Vclamp_n根據(jù)頁(yè)地址以及寫(xiě)入順序而變動(dòng)(步驟S32)。即，將鉗位電壓Vclamp_η更新為(Vclamp_n+ΔVx2_n)。[0343]圖58是包含2個(gè)存儲(chǔ)單元MUl以及MU2的區(qū)塊BLK的電路圖，并示出了校驗(yàn)時(shí)的各種配線(xiàn)的電壓關(guān)系，另外，圖59是表示各種配線(xiàn)的電位變化的時(shí)間圖，并示出了選擇奇數(shù)位線(xiàn)BLo的情況。在圖58中，為了簡(jiǎn)化說(shuō)明，示出了僅2個(gè)存儲(chǔ)單元MUl以及MU2包含在區(qū)塊BLK中的情況，另外，示出了通過(guò)選擇控制信號(hào)線(xiàn)SSLl以及SSL5，選擇了存儲(chǔ)單元MUl中的串組GRl-1和存儲(chǔ)單元MU2中的串組GR1-2的情況。因此，在串組GRl-1以及GR1-2中連接于同一字線(xiàn)WL的6個(gè)存儲(chǔ)單元晶體管MT中、由與奇數(shù)位線(xiàn)BLo連接的3個(gè)存儲(chǔ)單元晶體管MT形成I頁(yè)，另外由與偶數(shù)位線(xiàn)BLe連接的3個(gè)存儲(chǔ)單元晶體管MT形成I頁(yè)。此外，為了紙面合適，僅圖示了所選擇的串組GRl-1以及GR1-2，另外省略了列選擇柵CSG的圖示。以下進(jìn)行的說(shuō)明在選擇了其他串組GR的組合的情況下也同樣。[0344]如圖所示，向源線(xiàn)SLl施加正電壓VCSL，也向非選擇位線(xiàn)BLe施加正電壓VCSL13S夕卜，行解碼器112通過(guò)分別向控制信號(hào)線(xiàn)GSLl以及GSL2提供“H”電平，使選擇晶體管STl以及ST2成為導(dǎo)通狀態(tài)。進(jìn)而，行解碼器112向選擇字線(xiàn)WL4施加校驗(yàn)電壓Vpvfy，向非選擇字線(xiàn)WLl?WL3施加電壓VREAD。[0345]并且，程序裝置121設(shè)定信號(hào)BLC的電壓。此時(shí)，程序裝置121將與位于最下層的NAND串SRl連接的位線(xiàn)BLl所對(duì)應(yīng)的信號(hào)BLC的電壓設(shè)為Vclampl(=Vc_init-Vshift_bot_I)。另外將與位于中間層的NAND串SR2連接的位線(xiàn)BL5所對(duì)應(yīng)的信號(hào)BLC的電壓設(shè)為Vclamp2(=Vc_init-Vshift_mid_l)。進(jìn)而，將與位于最上層的NAND串SR3連接的位線(xiàn)BL3所對(duì)應(yīng)的信號(hào)BLC的電壓設(shè)為Vclamp3(=Vc_init_Vshift_top_l)。此外，有Vshift_top_l<Vshift_mid_l<Vshift_bot_l這一關(guān)系。其結(jié)果，奇數(shù)位線(xiàn)BLl、BL5、以及BL3分別以(Vclampl-Vtblc)、(Vclamp2-Vtblc)、以及(Vclamp3_Vtblc)進(jìn)行預(yù)充電。其中，Vtblc是晶體管NMOSlO的閾值。另外，Vc_init是鉗位電壓的某基準(zhǔn)值。[0346]然后，將信號(hào)BLC的電壓設(shè)為0V。由此，若選擇頁(yè)中的存儲(chǔ)單元晶體管MT處于導(dǎo)通狀態(tài)，則電流從源線(xiàn)SL流向位線(xiàn)BL，位線(xiàn)BL的電位成為(Vpvfy-Vth)Jth是存儲(chǔ)單元晶體管MT的閾值。[0347]6.3關(guān)于頁(yè)的選擇順序和校驗(yàn)電壓[0348]接著，針對(duì)本實(shí)施方式的頁(yè)選擇順序和校驗(yàn)電壓進(jìn)行說(shuō)明。[0349]6.3.1第I例[0350]圖60是本實(shí)施方式的存儲(chǔ)單元MUl的平面圖，并示出了頁(yè)選擇順序的第I例。用圖中的圈圍起來(lái)的數(shù)字表示頁(yè)的選擇順序。[0351]如圖所示，若為本例，則首先選擇字線(xiàn)WLl。然后，依次選擇串組GRl-1?GR4-1。接下來(lái)選擇字線(xiàn)WL2。然后，選擇串組GRl-1?GR4-1。以下，同樣地，進(jìn)行選擇直到字線(xiàn)WL4為止。[0352]該情況下的偏移表與在第I實(shí)施方式說(shuō)明的圖9中，將串單元SUO?SU3分別替換為串組GRl?GR4，進(jìn)而按各字線(xiàn)WL記錄了與各位線(xiàn)BL相關(guān)的電壓變動(dòng)量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。[0353]6.3.2第2例[0354]圖61是本實(shí)施方式的存儲(chǔ)單元MUl的平面圖，并示出了頁(yè)選擇順序的第2例。[0355]如圖所示，若為本例，則首先選擇字線(xiàn)WL4。然后，依次選擇串組GRl-1?GR4-1。接下來(lái)選擇字線(xiàn)WL3。然后，選擇串組GRl-1?GR4-1。以下，同樣地，進(jìn)行選擇直到字線(xiàn)WLl為止。[0356]該情況下的偏移表與在圖9中，將串單元SUO?SU3分別替換為串組GRl?GR4，并且針對(duì)字線(xiàn)WL使選擇順序反過(guò)來(lái)，進(jìn)而按各字線(xiàn)WL記錄了與各位線(xiàn)BL相關(guān)的電壓變動(dòng)量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。[0357]6.3.3第3例[0358]圖62是本實(shí)施方式的存儲(chǔ)單元MUl的平面圖，并示出了頁(yè)選擇順序的第3例。[0359]如圖所示，若為本例時(shí)，選擇任一串組GR，在所選擇的串組GR中依次選擇字線(xiàn)WLl?WL4ο即，首先選擇串組GRl-1，在被選擇的狀態(tài)下依次選擇字線(xiàn)WLl?WL4。接著選擇串組GR2-1，依次選擇字線(xiàn)WLl?WL4。以下，同樣進(jìn)行選擇直到串組GR4-1為止。[0360]該情況下的偏移表與在圖14中，將串單元SUO?SU3分別替換為串組GRl?GR4，進(jìn)而按各字線(xiàn)WL記錄了與各位線(xiàn)BL相關(guān)的電壓變動(dòng)Vshift_bot得到的表等同。[0361]6.3.4第4例[0362]圖63是本實(shí)施方式的存儲(chǔ)單元MUl的平面圖，并示出了頁(yè)選擇順序的第4例。[0363]本例是在上述第3例中將字線(xiàn)WL的選擇順序顛倒而得到的例子。即，首先選擇串組GRl-1，在串組GRl-1被選擇的狀態(tài)下依次選擇字線(xiàn)WL4?WLl。接著選擇串組GR2-1，依次選擇字線(xiàn)WL4?WLl。以下，同樣進(jìn)行選擇直到串組GR4-1為止。[0364]該情況下的偏移表與在圖14中將串單元SUO?SU3分別替換為串組GRl?GR4，并且針對(duì)字線(xiàn)WL使選擇順序反過(guò)來(lái)，進(jìn)而按各字線(xiàn)WL記錄了與各位線(xiàn)BL相關(guān)的電壓變動(dòng)(shift)量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。[0365]6.4本實(shí)施方式的效果[0366]通過(guò)本實(shí)施方式，也考慮到編程干擾的影響，而按照頁(yè)地址來(lái)變更校驗(yàn)電平。由此，能夠得到與第I實(shí)施方式同樣的效果。[0367]另外，根據(jù)本實(shí)施方式的結(jié)構(gòu)，形成于不同層的多個(gè)存儲(chǔ)單元晶體管包含在I頁(yè)內(nèi)。并且，形成于不同層的存儲(chǔ)單元晶體管受到的干擾的程度因?qū)佣煌?。更具體而言，越是位于下層的存儲(chǔ)單元晶體管越強(qiáng)烈受到干擾的影響。但是由于這些存儲(chǔ)單元晶體管與同一字線(xiàn)WL連接，所以通過(guò)字線(xiàn)電壓來(lái)補(bǔ)償層間的干擾的差異是很困難的。[0368]因此，在本實(shí)施方式中，通過(guò)按層控制位線(xiàn)BL的電位，來(lái)補(bǔ)償閾值的偏差。即，如圖59所示，越是位于下層的NAND串SR的位線(xiàn)，則將預(yù)充電電位設(shè)定為越低，越是位于上層的NAND串SR的位線(xiàn)，則將預(yù)充電電位設(shè)定為越高。位于下層的存儲(chǔ)單元晶體管中，由干擾導(dǎo)致的閾值變動(dòng)大，其閾值電壓容易向正側(cè)移動(dòng)。另一方面，位于上層的存儲(chǔ)單元晶體管的閾值變動(dòng)小。因此，通過(guò)預(yù)充電電位來(lái)補(bǔ)償該閾值變動(dòng)量的差。其結(jié)果，能夠縮小讀出數(shù)據(jù)后的位線(xiàn)電壓(Vpvfy-Vth)的位線(xiàn)間的偏差。[0369]此外如前所述，使用電壓Vsen進(jìn)行數(shù)據(jù)的判別。即，能通過(guò)位線(xiàn)電壓VBL與(Vsen-Vtblc)的比較來(lái)判別數(shù)據(jù)。因此，不僅預(yù)充電電位具有層依賴(lài)性，電壓Vsen也可以具有層依賴(lài)性?；蛘?，也可以是預(yù)充電電位(上述的Vclampl?Vclamp3)不具有層依賴(lài)性而使電壓Vsen具有層依賴(lài)性的情況。[0370]進(jìn)而在本實(shí)施方式中，與電壓Vpvfy同樣地，也使電壓Vclampl?Vclamp3的值根據(jù)寫(xiě)入順序而變動(dòng)。更具體而言，越是受到電壓VPGM以及VPASS的干擾越大的存儲(chǔ)單元晶體管，貝Ij越降低預(yù)充電電位(即鉗位電壓Vclamp)。由此，能夠更進(jìn)一步提高動(dòng)作可靠性。此時(shí)，鉗位電壓VclampI?Vclamp3(Vshift_bot、Vshift_mid、Vshift_top)的值也可以與電壓Vpvfy的偏移(offset)量一起記錄在偏移表中。[0371]另外，本實(shí)施方式與第3實(shí)施方式同樣，能夠以區(qū)(zone)為單位進(jìn)行管理。即，當(dāng)NAND串SR的層數(shù)增加時(shí)，也可以將多個(gè)位線(xiàn)BL作為I個(gè)區(qū)進(jìn)行管理，也可以以區(qū)為單位控制電壓變動(dòng)量。[0372]7.第7實(shí)施方式[0373]接著，針對(duì)第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說(shuō)明。本實(shí)施方式與上述第6實(shí)施方式不同，是通過(guò)源線(xiàn)SL來(lái)選擇NAND串SRI?SR3的方式。[0374]7.1關(guān)于存儲(chǔ)單元陣列的結(jié)構(gòu)[0375]圖64是本實(shí)施方式的區(qū)塊BLK的立體圖，并示出了任I個(gè)存儲(chǔ)單元MU。圖65是存儲(chǔ)單元MU的平面圖，圖66是沿著圖65的66-66線(xiàn)的剖視圖，圖67是沿著圖65的67-67線(xiàn)的剖視圖。[0376]如圖所示，本實(shí)施方式的結(jié)構(gòu)是在第6實(shí)施方式說(shuō)明的結(jié)構(gòu)中，將多個(gè)翅片型構(gòu)造44的一端部引出至區(qū)塊BLK的端部，在所引出的區(qū)域與位線(xiàn)BL連接，將另一端部共同連接、且連接于源線(xiàn)SL而得到的結(jié)構(gòu)。并且，對(duì)應(yīng)的翅片型構(gòu)造44中的各半導(dǎo)體層43-1?43-3共同連接于位線(xiàn)BL(參照?qǐng)D67)。另一方面，源線(xiàn)SL相對(duì)于共同連接的翅片型構(gòu)造44中的各半導(dǎo)體層43-1?43?3的每一個(gè)而獨(dú)立設(shè)置(參照?qǐng)D66)。另外，在本例中，取消了第6實(shí)施方式中的控制信號(hào)線(xiàn)SSL。[0377]7.2關(guān)于編程校驗(yàn)動(dòng)作[0378]本實(shí)施方式的編程校驗(yàn)動(dòng)作基本上與第6實(shí)施方式相同。其中，若為本例時(shí)，I個(gè)串組GR所包含的多個(gè)NAND串SR共同連接于位線(xiàn)BL。因此，通過(guò)控制源線(xiàn)SL的電位，能從各串組GR中選擇任I個(gè)NAND串SR。[0379]例如，在選擇最下層的NAND串SRI時(shí)，選擇對(duì)應(yīng)的源線(xiàn)SLI，向選擇源線(xiàn)SLI施加例如IV。向其他非選擇源線(xiàn)SL2以及SL3施加比選擇源線(xiàn)SLI高的電壓(例如1.5V)。[0380]并且，如在第6實(shí)施方式說(shuō)明的那樣，根據(jù)頁(yè)地址及其選擇順序來(lái)控制校驗(yàn)電壓Vpvfy0[0381]7.3本實(shí)施方式的效果[0382]以上，即使在具有本實(shí)施方式的結(jié)構(gòu)的存儲(chǔ)單元陣列的情況下，也能得到與第I實(shí)施方式同樣的效果。當(dāng)然，也能夠適用第2至第4實(shí)施方式。[0383]8.變形例等[0384]以上，上述實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置100是以頁(yè)為單位寫(xiě)入數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置，所述頁(yè)是多個(gè)存儲(chǔ)單元的集合。半導(dǎo)體存儲(chǔ)裝置100具備:作為多個(gè)第I存儲(chǔ)單元的集合的第I頁(yè)、作為多個(gè)第2存儲(chǔ)單元的集合的第2頁(yè)、作為多個(gè)第3存儲(chǔ)單元的集合的第3頁(yè)、與所述多個(gè)第I存儲(chǔ)單元的柵連接的第I字線(xiàn)、與所述多個(gè)第2存儲(chǔ)單元的柵連接的第2字線(xiàn)、與所述多個(gè)第3存儲(chǔ)單元的柵連接的第3字線(xiàn)、向第I存儲(chǔ)單元至第3存儲(chǔ)單元的柵施加電壓的行解碼器112。在數(shù)據(jù)的寫(xiě)入時(shí)，向第I頁(yè)寫(xiě)入數(shù)據(jù)，然后向第2頁(yè)寫(xiě)入數(shù)據(jù)。數(shù)據(jù)的寫(xiě)入動(dòng)作包含編程動(dòng)作和編程校驗(yàn)動(dòng)作。行解碼器112在進(jìn)行對(duì)第I頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向第I存儲(chǔ)單元的柵施加第I校驗(yàn)電壓，在進(jìn)行對(duì)第2頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向第2存儲(chǔ)單元的柵施加與第I校驗(yàn)電壓不同的第2校驗(yàn)電壓，在進(jìn)行對(duì)第3頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向所述第3存儲(chǔ)單元的柵施加與第I校驗(yàn)電壓和第2校驗(yàn)電壓不同的第3校驗(yàn)電壓。第2校驗(yàn)電壓是對(duì)第I校驗(yàn)電壓至少變動(dòng)了第I系數(shù)(α)得到的值。第3校驗(yàn)電壓是對(duì)第I校驗(yàn)電壓至少變動(dòng)了與第I系數(shù)不同的第2系數(shù)(β)得到的值。[0385]或者，半導(dǎo)體存儲(chǔ)裝置100具備感測(cè)放大器113，所述感測(cè)放大器113在數(shù)據(jù)的寫(xiě)入時(shí)，從第I頁(yè)以及第2頁(yè)讀出數(shù)據(jù)來(lái)執(zhí)行編程校驗(yàn)動(dòng)作。并且，感測(cè)放大器113在進(jìn)行對(duì)第I頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，使用第I感測(cè)期間來(lái)判定數(shù)據(jù)，在進(jìn)行對(duì)第2頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，使用與第I感測(cè)期間不同的第2感測(cè)期間來(lái)判定數(shù)據(jù)，在進(jìn)行對(duì)第3頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，使用與第I以及第2感測(cè)期間不同的第3感測(cè)期間來(lái)判定所述數(shù)據(jù)。第2感測(cè)期間是對(duì)第I感測(cè)期間至少變動(dòng)了第I系數(shù)(α)得到的值。第3感測(cè)期間是對(duì)第I感測(cè)期間至少變動(dòng)了與第I系數(shù)不同的第2系數(shù)(β)得到的值。[0386]通過(guò)本結(jié)構(gòu)，能夠根據(jù)寫(xiě)入順序進(jìn)行與按頁(yè)而不同的干擾相應(yīng)的編程校驗(yàn)動(dòng)作，并能夠提高NAND型閃存的動(dòng)作可靠性。[0387]其中，實(shí)施方式并不限定于上述說(shuō)明的方式，能夠進(jìn)行各種變形。另外，頁(yè)的選擇順序并不限于上述說(shuō)明的第I至第5寫(xiě)入方式，能夠適用其他各種方式。該情況下，根據(jù)由選擇順序引起的干擾的程度，制作適當(dāng)?shù)钠票砑纯?。[0388]另外在上述實(shí)施方式中，以控制器200保持偏移表的情況為例進(jìn)行了說(shuō)明。該情況下，在發(fā)出數(shù)據(jù)的寫(xiě)入命令并向NAND型閃存100傳送時(shí)，控制器200將與校驗(yàn)電壓Vpvfy的變動(dòng)量、鉗位電壓Vclamp的變動(dòng)量相關(guān)的信息一并傳送給NAND型閃存100。[0389]或者，偏移表也可以由NAND型閃存100保持。即，偏移表存儲(chǔ)例如NAND型閃存100的ROM恪斷(fuse)區(qū)域(任一區(qū)塊BLK)AOM恪斷區(qū)域是保持表示使用不可區(qū)塊的壞(bad)區(qū)塊信息、對(duì)不良列進(jìn)行替換的列冗余(columnredundancy)信息、以及修整(trimming)信息等的區(qū)域。并且，當(dāng)NAND型閃存100被接通電源時(shí)，并不接收來(lái)自控制器200的讀出命令而是主動(dòng)地，例如程序裝置121從ROM恪斷區(qū)域?qū)⑵票碜x出至例如寄存器123。并且每當(dāng)從控制器200接收寫(xiě)入命令時(shí)，都參照寄存器123內(nèi)的偏移表，產(chǎn)生適當(dāng)?shù)男ｒ?yàn)電壓Vpvfy以及鉗位電壓Vclamp?；蛘?，NAND型閃存100也可以將讀出至寄存器123的偏移表傳送給控制器200。[0390]另外，靈敏度系數(shù)α以及β并不單純地通過(guò)頁(yè)的選擇順序或?qū)觼?lái)決定，例如希望在出廠(chǎng)前測(cè)試中由測(cè)試者等實(shí)測(cè)存儲(chǔ)單元晶體管MT的閾值電壓何種程度變動(dòng)，并基于該實(shí)測(cè)結(jié)果制作偏移表。并且將偏移表中的△Vl以及△V2設(shè)為例如生成校驗(yàn)電壓的電路的最小電壓步長(zhǎng)，該值作為一例為0.001V。在第4實(shí)施方式中也同樣如此，將Τ2設(shè)為在感測(cè)放大器中能夠控制的感測(cè)期間的例如最短步長(zhǎng)。[0391]進(jìn)而在上述實(shí)施方式中，以頁(yè)地址的分配順序與頁(yè)的選擇順序一致的情況為例進(jìn)行了說(shuō)明。但是，兩者也無(wú)需一定一致。即，頁(yè)地址如何分配并不特別重要，按怎樣的順序選擇頁(yè)，換言之根據(jù)因干擾而被預(yù)測(cè)的閾值電壓的變動(dòng)量來(lái)決定校驗(yàn)電壓、鉗位電壓即可。[0392]進(jìn)而在上述第6實(shí)施方式中，以對(duì)校驗(yàn)電壓和信號(hào)BLC(即位線(xiàn)預(yù)充電電壓)這兩方增加與頁(yè)選擇順序相應(yīng)的偏移(offset)的情況為例進(jìn)行了說(shuō)明，但是也可以是僅對(duì)某一方增加偏移(offset)的情況。[0393]另外在上述第3實(shí)施方式中，對(duì)在第I以及第2實(shí)施方式說(shuō)明的NAND串并不限定于內(nèi)存空洞MH越深則其直徑越小這樣的簡(jiǎn)單的形狀進(jìn)行了說(shuō)明。針對(duì)第4至第5實(shí)施方式也同樣如此。另外在第6以及第7實(shí)施方式也同樣如此，并不限定于如在圖54說(shuō)明的那樣，越是下層，半導(dǎo)體層43(存儲(chǔ)單元的電流路徑)的寬度就越大的情況。[0394]進(jìn)而，存儲(chǔ)單元陣列111的結(jié)構(gòu)并不限于在上述實(shí)施方式說(shuō)明的結(jié)構(gòu)。即，只要是由干擾導(dǎo)致的存儲(chǔ)單元晶體管MT的閾值變動(dòng)成為問(wèn)題的存儲(chǔ)裝置，就能夠廣泛適用。因此，上述說(shuō)明的實(shí)施方式不限于NAND型閃存，能夠普遍適用于其他存儲(chǔ)裝置。另外，各實(shí)施方式可以分別單獨(dú)實(shí)施，但是也可以將能夠組合的多個(gè)實(shí)施方式進(jìn)行組合而實(shí)施。[0395]對(duì)本發(fā)明的一些的實(shí)施方式進(jìn)行了說(shuō)明，但這些實(shí)施方式是作為例子而提示的方式，并不意在限定發(fā)明的范圍。這些實(shí)施方式能夠以其他各種形態(tài)來(lái)實(shí)施，能夠在不脫離發(fā)明的要旨的范圍內(nèi)進(jìn)行各種省略、替換、變更。這些實(shí)施方式及其變形包含在發(fā)明的范圍和要旨中，同樣地，包含在專(zhuān)利權(quán)利要求的范圍所記載的發(fā)明以及與其等同的范圍中。[0396]標(biāo)號(hào)說(shuō)明[0397]40…半導(dǎo)體基板、41、42-1?42-4、45?47丨絕緣膜、43-1?43-3、48."半導(dǎo)體層、44...翅片型層疊構(gòu)造、100…NAND型閃存、110…芯部、111…存儲(chǔ)單元陣列、112…行解碼器、113…感測(cè)放大器、114…NAND串、120…周邊電路部、121…程序裝置、122…電荷栗、123…寄存器、124…驅(qū)動(dòng)器、200…控制器、210…主機(jī)接口、220…內(nèi)存、230…CPU、240...緩存、250...NAND接口?！局鳈?quán)項(xiàng)】1.一種半導(dǎo)體存儲(chǔ)裝置，以頁(yè)為單位寫(xiě)入數(shù)據(jù)，所述頁(yè)為多個(gè)存儲(chǔ)單元的集合，所述半導(dǎo)體存儲(chǔ)裝置的特征在于，具備:第I頁(yè)，為多個(gè)第I存儲(chǔ)單元的集合；第2頁(yè)，為多個(gè)第2存儲(chǔ)單元的集合；第3頁(yè)，為多個(gè)第3存儲(chǔ)單元的集合；以及行解碼器，向所述第I存儲(chǔ)單元至所述第3存儲(chǔ)單元的柵施加電壓，在數(shù)據(jù)的寫(xiě)入時(shí)，向所述第I頁(yè)寫(xiě)入數(shù)據(jù)，然后向所述第2頁(yè)寫(xiě)入數(shù)據(jù)，所述數(shù)據(jù)的寫(xiě)入動(dòng)作包含編程動(dòng)作和編程校驗(yàn)動(dòng)作，所述行解碼器在進(jìn)行對(duì)所述第I頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向所述第I存儲(chǔ)單元的柵施加第I校驗(yàn)電壓，在進(jìn)行對(duì)所述第2頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向所述第2存儲(chǔ)單元的柵施加與所述第I校驗(yàn)電壓不同的第2校驗(yàn)電壓，在進(jìn)行對(duì)所述第3頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向所述第3存儲(chǔ)單元的柵施加與所述第I校驗(yàn)電壓和所述第2校驗(yàn)電壓不同的第3校驗(yàn)電壓，所述第2校驗(yàn)電壓是相對(duì)于所述第I校驗(yàn)電壓至少變動(dòng)了第I系數(shù)的值，所述第3校驗(yàn)電壓是相對(duì)于所述第I校驗(yàn)電壓至少變動(dòng)了與所述第I系數(shù)不同的第2系數(shù)的值。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第2校驗(yàn)電壓是比所述第I校驗(yàn)電壓高的電壓。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第I存儲(chǔ)單元以及所述第2存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述第3存儲(chǔ)單元設(shè)置在比所述第I層靠下層的第2層，在所述數(shù)據(jù)的寫(xiě)入時(shí)，在向所述第I頁(yè)以及所述第2頁(yè)寫(xiě)入了數(shù)據(jù)之后，向所述第3頁(yè)寫(xiě)入數(shù)據(jù)，所述第3校驗(yàn)電壓是比所述第2校驗(yàn)電壓低的電壓，所述第2校驗(yàn)電壓是比所述第I校驗(yàn)電壓高的電壓。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第I存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層，所述第2存儲(chǔ)單元設(shè)置在比所述第I層靠下層的第2層，所述第3存儲(chǔ)單元設(shè)置在比所述第2層靠下層的第3層，所述數(shù)據(jù)按照所述第I頁(yè)至所述第3頁(yè)的順序?qū)懭?，所述?校驗(yàn)電壓是比所述第2校驗(yàn)電壓高的電壓，所述第2校驗(yàn)電壓是比所述第I校驗(yàn)電壓高的電壓。5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備第4頁(yè)，所述第4頁(yè)為多個(gè)第4存儲(chǔ)單元的集合，所述第I存儲(chǔ)單元以及所述第2存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述第3存儲(chǔ)單元以及所述第4存儲(chǔ)單元設(shè)置在比所述第I層靠下層的第2層，所述數(shù)據(jù)按照所述第I頁(yè)至所述第4頁(yè)的順序?qū)懭?，所述行解碼器在進(jìn)行對(duì)所述第3頁(yè)以及所述第4頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向所述第3存儲(chǔ)單元以及所述第4存儲(chǔ)單元的柵分別施加第3校驗(yàn)電壓以及第4校驗(yàn)電壓，所述第4校驗(yàn)電壓是比所述第3校驗(yàn)電壓高的電壓，所述第3校驗(yàn)電壓是比所述第2校驗(yàn)電壓高的電壓，所述第2校驗(yàn)電壓是比所述第I校驗(yàn)電壓高的電壓。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備:第4頁(yè)，為多個(gè)第4存儲(chǔ)單元的集合；第I字線(xiàn)，與所述第I存儲(chǔ)單元以及所述第2存儲(chǔ)單元的柵連接；以及第2字線(xiàn)，與所述第3存儲(chǔ)單元以及所述第4存儲(chǔ)單元的柵連接，所述第I存儲(chǔ)單元至所述第4存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述數(shù)據(jù)在向所述第I頁(yè)以及所述第2頁(yè)寫(xiě)入了之后，向所述第3頁(yè)以及所述第4頁(yè)寫(xiě)入，所述行解碼器在進(jìn)行對(duì)所述第3頁(yè)以及所述第4頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向所述第3存儲(chǔ)單元以及所述第4存儲(chǔ)單元的柵分別施加第3校驗(yàn)電壓以及第4校驗(yàn)電壓，所述第4校驗(yàn)電壓是比所述第3校驗(yàn)電壓高的電壓，所述第3校驗(yàn)電壓是比所述第2校驗(yàn)電壓高的電壓，所述第2校驗(yàn)電壓是比所述第I校驗(yàn)電壓高的電壓。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備:第4頁(yè)，為多個(gè)第4存儲(chǔ)單元的集合；第I字線(xiàn)，與所述第I存儲(chǔ)單元以及所述第3存儲(chǔ)單元的柵連接；以及第2字線(xiàn)，與所述第2存儲(chǔ)單元以及所述第4存儲(chǔ)單元的柵連接，所述第I存儲(chǔ)單元至所述第4存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述數(shù)據(jù)在向所述第I頁(yè)以及所述第2頁(yè)寫(xiě)入了之后，向所述第3頁(yè)以及所述第4頁(yè)寫(xiě)入，所述行解碼器在進(jìn)行對(duì)所述第3頁(yè)以及所述第4頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，向所述第3存儲(chǔ)單元以及所述第4存儲(chǔ)單元的柵分別施加第3校驗(yàn)電壓以及第4校驗(yàn)電壓，所述第4校驗(yàn)電壓是比所述第3校驗(yàn)電壓高的電壓，所述第3校驗(yàn)電壓是比所述第2校驗(yàn)電壓低的電壓，所述第2校驗(yàn)電壓是比所述第I校驗(yàn)電壓高的電壓。8.一種半導(dǎo)體存儲(chǔ)裝置，以頁(yè)為單位寫(xiě)入數(shù)據(jù)，所述頁(yè)為多個(gè)存儲(chǔ)單元的集合，所述半導(dǎo)體存儲(chǔ)裝置的特征在于，具備:第I頁(yè)，為多個(gè)第I存儲(chǔ)單元的集合；第2頁(yè)，為多個(gè)第2存儲(chǔ)單元的集合；第3頁(yè)，為多個(gè)第3存儲(chǔ)單元的集合；以及感測(cè)放大器，在數(shù)據(jù)的寫(xiě)入時(shí)，從所述第I頁(yè)以及所述第2頁(yè)讀出數(shù)據(jù)并執(zhí)行編程校驗(yàn)動(dòng)作，在所述數(shù)據(jù)的寫(xiě)入時(shí)，向所述第I頁(yè)寫(xiě)入數(shù)據(jù)，然后向所述第2頁(yè)寫(xiě)入數(shù)據(jù)，所述感測(cè)放大器在進(jìn)行對(duì)所述第I頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，使用第I感測(cè)期間判定所述數(shù)據(jù)，在進(jìn)行對(duì)所述第2頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，使用與所述第I感測(cè)期間不同的第2感測(cè)期間判定所述數(shù)據(jù)，在進(jìn)行對(duì)所述第3頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，使用與所述第I感測(cè)期間以及所述第2感測(cè)期間不同的第3感測(cè)期間判定所述數(shù)據(jù)，所述第2感測(cè)期間是相對(duì)于所述第I感測(cè)期間至少變動(dòng)了第I系數(shù)的值，所述第3感測(cè)期間是相對(duì)于所述第I感測(cè)期間至少變動(dòng)了與所述第I系數(shù)不同的第2系數(shù)的值。9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第2感測(cè)期間是比所述第I感測(cè)期間長(zhǎng)的期間。10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第I存儲(chǔ)單元以及所述第2存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述第3存儲(chǔ)單元設(shè)置在比所述第I層靠下層的第2層，在所述數(shù)據(jù)的寫(xiě)入時(shí)，在向所述第I頁(yè)以及所述第2頁(yè)寫(xiě)入了數(shù)據(jù)之后，向所述第3頁(yè)寫(xiě)入數(shù)據(jù)，所述第3感測(cè)期間比所述第2感測(cè)期間短，所述第2感測(cè)期間比所述第I感測(cè)期間短。11.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第I存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述第2存儲(chǔ)單元設(shè)置在比所述第I層靠下層的第2層，所述第3存儲(chǔ)單元設(shè)置在比所述第2層靠下層的第3層，所述數(shù)據(jù)按照所述第I頁(yè)至所述第3頁(yè)的順序?qū)懭?，所述?感測(cè)期間比所述第2感測(cè)期間長(zhǎng)，所述第2感測(cè)期間比所述第I感測(cè)期間長(zhǎng)。12.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備第4頁(yè)，所述第4頁(yè)為多個(gè)第4存儲(chǔ)單元的集合，所述第I存儲(chǔ)單元以及所述第2存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述第3存儲(chǔ)單元以及所述第4存儲(chǔ)單元設(shè)置在比所述第I層靠下層的第2層，所述數(shù)據(jù)按照所述第I頁(yè)至所述第4頁(yè)的順序?qū)懭?，所述感測(cè)放大器在進(jìn)行對(duì)所述第3頁(yè)以及所述第4頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，分別使用第3感測(cè)期間以及第4感測(cè)期間判定數(shù)據(jù)，所述第4感測(cè)期間比所述第3感測(cè)期間長(zhǎng)，所述第3感測(cè)期間比所述第2感測(cè)期間長(zhǎng)，所述第2感測(cè)期間比所述第I感測(cè)期間長(zhǎng)。13.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備:第4頁(yè)，為多個(gè)第4存儲(chǔ)單元的集合，第I字線(xiàn)，與所述第I存儲(chǔ)單元以及所述第2存儲(chǔ)單元的柵連接，第2字線(xiàn)，與所述第3存儲(chǔ)單元以及所述第4存儲(chǔ)單元的柵連接，所述第I存儲(chǔ)單元至所述第4存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述數(shù)據(jù)在向所述第I頁(yè)以及所述第2頁(yè)寫(xiě)入了之后，向所述第3頁(yè)以及所述第4頁(yè)寫(xiě)入，所述感測(cè)放大器在進(jìn)行對(duì)所述第3頁(yè)以及所述第4頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，分別使用第3感測(cè)期間以及第4感測(cè)期間判定數(shù)據(jù)，所述第4感測(cè)期間比所述第3感測(cè)期間長(zhǎng)，所述第3感測(cè)期間比所述第2感測(cè)期間長(zhǎng)，所述第2感測(cè)期間比所述第I感測(cè)期間長(zhǎng)。14.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備:第4頁(yè)，為多個(gè)第4存儲(chǔ)單元的集合；第I字線(xiàn)，與所述第I存儲(chǔ)單元以及所述第3存儲(chǔ)單元的柵連接；以及第2字線(xiàn)，與所述第2存儲(chǔ)單元以及所述第4存儲(chǔ)單元的柵連接，所述第I存儲(chǔ)單元至所述第4存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述數(shù)據(jù)在向所述第I頁(yè)以及所述第2頁(yè)寫(xiě)入了之后，向所述第3頁(yè)以及所述第4頁(yè)寫(xiě)入，所述感測(cè)放大器在進(jìn)行對(duì)所述第3頁(yè)以及所述第4頁(yè)的編程校驗(yàn)動(dòng)作時(shí)，分別使用第3感測(cè)期間以及第4感測(cè)期間判定數(shù)據(jù)，所述第4感測(cè)期間比所述第3感測(cè)期間長(zhǎng)，所述第3感測(cè)期間比所述第2感測(cè)期間短，所述第2感測(cè)期間比所述第I感測(cè)期間長(zhǎng)。15.根據(jù)權(quán)利要求1或8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述存儲(chǔ)單元在半導(dǎo)體基板上方層疊，所述第I系數(shù)以及所述第2系數(shù)是與所述存儲(chǔ)單元存在于所述半導(dǎo)體基板上的哪一層相應(yīng)的值。16.根據(jù)權(quán)利要求1或8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述存儲(chǔ)單元能夠保持兩位以上的數(shù)據(jù)，所述第I系數(shù)以及所述第2系數(shù)是與要寫(xiě)入至所述存儲(chǔ)單元的數(shù)據(jù)相應(yīng)的值。17.根據(jù)權(quán)利要求1或8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述多個(gè)第I存儲(chǔ)單元設(shè)置在半導(dǎo)體基板上方的第I層內(nèi)，所述多個(gè)第2存儲(chǔ)單元設(shè)置在所述半導(dǎo)體基板上方的與所述第I層不同的第2層內(nèi)。18.根據(jù)權(quán)利要求1或8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述多個(gè)第I存儲(chǔ)單元沿著半導(dǎo)體基板上方的多個(gè)層依次層疊，所述多個(gè)第2存儲(chǔ)單元沿著所述半導(dǎo)體基板上方的所述多個(gè)層依次層疊。19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備:多個(gè)層疊構(gòu)造，在所述半導(dǎo)體基板上，沿著第I方向交替層疊有絕緣層和第I半導(dǎo)體層，并具有沿著第2方向的條紋形狀，所述第I方向?yàn)橄鄬?duì)于該半導(dǎo)體基板表面垂直的方向，所述第2方向?yàn)榕c所述第I方向正交的方向；字線(xiàn)，在所述多個(gè)層疊構(gòu)造的側(cè)面形成，并在各層疊構(gòu)造之間被共同連接；第I選擇控制線(xiàn)，在所述多個(gè)層疊構(gòu)造中的第I層疊構(gòu)造的一端側(cè)的側(cè)面形成，并選擇該第I層疊構(gòu)造；以及第2選擇控制線(xiàn)，在所述多個(gè)層疊構(gòu)造中的第2層疊構(gòu)造的另一端側(cè)的側(cè)面形成，并選擇該第2層疊構(gòu)造，所述層疊了的所述第I半導(dǎo)體層作為所述第I存儲(chǔ)單元或所述第2存儲(chǔ)單元的電流路徑發(fā)揮功能?！疚臋n編號(hào)】G11C16/02GK105830164SQ201380081671【公開(kāi)日】2016年8月3日【申請(qǐng)日】2013年12月18日【發(fā)明人】阿部健,阿部健一,白川政信,吉田瑞穗,二山拓也【申請(qǐng)人】株式會(huì)社東芝