半導(dǎo)體器件、測試程序和測試方法
【專利摘要】本發(fā)明的各個實(shí)施例涉及半導(dǎo)體器件、測試程序和測試方法。當(dāng)執(zhí)行SRAM的常溫篩選測試替代非低溫篩選測試時，減少了誤殺，并且抑制了由局部偏差引起的缺陷的流出風(fēng)險(xiǎn)。包括字線、位線對、存儲器單元以及驅(qū)動位線對的驅(qū)動電路的SRAM被設(shè)置有如下功能：可以在高電平(VDD)電位下驅(qū)動位線對中的一個位線，并且在稍高于低電平(VSS)電位的中間電位(VSS+幾十mV至一百幾十mV)下驅(qū)動另一個位線，以便在將數(shù)據(jù)寫入存儲器單元時正常寫入。
【專利說明】半導(dǎo)體器件、測試程序和測試方法
[0001]相關(guān)申請的交叉引用
[0002]于2015年2月26日提交的包括說明書、附圖和摘要的日本專利申請2015-036297號的公開內(nèi)容以引用的方式全部并入本文。
技術(shù)領(lǐng)域
[0003]本申請涉及一種半導(dǎo)體器件、測試程序和測試方法。具體地，本發(fā)明優(yōu)選地用于如下這樣的測試技術(shù):其通過執(zhí)行常溫測試而非低溫測試，來選擇安裝在半導(dǎo)體器件上的SRAM(靜態(tài)隨機(jī)存取存儲器)在低溫下的缺陷。
【背景技術(shù)】
[0004]在相關(guān)領(lǐng)域中，關(guān)于廉價的半導(dǎo)體器件，可以通過在運(yùn)輸之前省略篩選測試中的低溫(例如，(TC或者更低)測試，來減少測試成本。這是因?yàn)椋谙嚓P(guān)領(lǐng)域的半導(dǎo)體制造過程中，在SRAM存儲器單元中，由制造缺陷諸如靜態(tài)噪音容限(S匪)不足而引起的許多電路操作故障傾向于發(fā)生在高溫下，并且即使省略了低溫測試也不會有問題。對于在低溫下的操作最難的測試項(xiàng)目，提供了如下這樣的一種技術(shù):其中預(yù)先獲得了這樣的電源電壓等，通過采用該電源電壓等而在常溫下實(shí)現(xiàn)與在低溫下相同的操作條件;從而，執(zhí)行常溫測試作為該測試項(xiàng)目的替代。
[0005]日本特開2010-244659號公報(bào)公開了一種測試技術(shù)，該測試技術(shù)基于溫度-字線電位轉(zhuǎn)換表將字線電位變?yōu)榕c應(yīng)該執(zhí)行測量的溫度相對應(yīng)的電壓，該溫度-字線電位轉(zhuǎn)換表是預(yù)先準(zhǔn)備和設(shè)置的、并且在該溫度-字線電位轉(zhuǎn)換表中描述了溫度與字線電位之間的對應(yīng)關(guān)系。

【發(fā)明內(nèi)容】

[0006]發(fā)明人已經(jīng)對日本特開2010-244659號公報(bào)進(jìn)行了研究，從而，發(fā)明人已經(jīng)發(fā)現(xiàn)存在如下描述的新問題。
[0007]圖1示出了具有通常的六晶體管配置的SRAM存儲器單元的電路。存儲器單元MC耦合至字線WL、位線對(BT和BB)、提供電力的電源線VDD、和接地線VSS。存儲器單元MC包括兩個反相器，這兩個反相器的輸入通過兩個存儲節(jié)點(diǎn)(節(jié)點(diǎn)A和節(jié)點(diǎn)B)和兩個傳輸門(MN3和MN4)分別耦合至另外反相器的輸出。這兩個反相器中的每個反相器包括P溝道MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)(MPl或者M(jìn)P2)和N溝道M0SFET(MN1或者M(jìn)N2) W溝道MOSFET(MPl或者M(jìn)P2)稱為負(fù)載MOS A溝道MOSFET(麗I或者麗2)稱為驅(qū)動M0S。這兩個傳輸門由兩個N溝道MOSFET (MN3和MN4)組成，在每個N溝道MOSFET中，柵極電極耦合至字線WL，源極電極耦合至兩個存儲節(jié)點(diǎn)(節(jié)點(diǎn)A和節(jié)點(diǎn)B)中的一個存儲節(jié)點(diǎn)，而漏極電極親合至形成位線對的兩個位線(BT和BB)中的一個位線。在本說明書中提及的MOSFET中，源極電極和漏極電極是電學(xué)對稱的，從而這些電極可以用相反名字命名。這僅僅意味著，當(dāng)將源極電極和漏極電極中的一個稱為源極電極時，將另一個電極稱為漏極電極。
[0008]圖2是示出了在將數(shù)據(jù)寫入在圖1中的SRAM存儲器單元MC時的操作的波形圖。在字線WL上斷言(assert)選擇信號，并且向位線對(BT和BB)互補(bǔ)地施加與寫入數(shù)據(jù)對應(yīng)的電壓。在被字線WL選擇的存儲器單元MC中，從位線對(BT和BB)將施加的電壓分別寫入存儲節(jié)點(diǎn)(節(jié)點(diǎn)A和節(jié)點(diǎn)B)。圖2示出了如下示例:其中向位線BT施加高電平，向位線BB施加低電平，從而使存儲節(jié)點(diǎn)(節(jié)點(diǎn)A和節(jié)點(diǎn)B)保持的電平反相。在無缺陷的器件中，節(jié)點(diǎn)A從高電平的電源(VDD)電位過渡到低電平的接地(VSS)電位;相反，節(jié)點(diǎn)B從VSS電位過渡到VDD電位。
[0009 ]當(dāng)在該電路中在節(jié)點(diǎn)B與電源線VDD之間的路徑發(fā)生了故障時，在向存儲器單元MC的數(shù)據(jù)寫入操作中，存在如下這樣的缺點(diǎn):其中在將保持在高電平下的數(shù)據(jù)寫入節(jié)點(diǎn)B時，節(jié)點(diǎn)B的電位不會升高到與電源VDD相同的電位、并且該電位保持為中間電位(見在圖2中的“有缺陷的存儲節(jié)點(diǎn)”)。將該故障假設(shè)為如下這樣的情況，其中作為負(fù)載MOS的P溝道MOSFET(MP2)的閾值電壓異常地高并且導(dǎo)通狀態(tài)電流低；以及為如下這樣的情況，其中在路徑上存在由局部斷開導(dǎo)致的高電阻部分。該故障在低溫下變得尤其明顯。為了區(qū)別出故障，在低溫下執(zhí)行測試，或者通過將電源電壓降低到在該電壓下在常溫下發(fā)生故障的電壓來執(zhí)行測試。
[0010]當(dāng)執(zhí)行低溫篩選測試時，需要用于冷卻待測試半導(dǎo)體元件(冷卻到，例如，-20°c至-40°C)的設(shè)施;并且，增加了測試時間，這是因?yàn)楹Y選測試需要在高溫、常溫和低溫三種溫度下執(zhí)行。從而，存在測試成本增加的問題。
[0011 ]通過執(zhí)行常溫篩選測試而非低溫篩選測試，解決了測試成本增加的問題。當(dāng)在常溫下執(zhí)行低溫篩選測試的替代方法時，需要對于電壓設(shè)置保護(hù)帶。圖3是示出了在通常的晶體管(MOSFET)中的晶體管電流的溫度依賴性的特性圖。橫軸表示電源電壓VDD，并且縱軸表示晶體管電流(Tr電流;在MOSFET的情況下為漏極電流)。關(guān)于該晶體管，當(dāng)根據(jù)規(guī)范將操作的下限電壓定義為VDD_MIN時，在該下限電壓VDD_MIN下在常溫(例如，25 °C )下的晶體管電流大于在該下限電壓VDD_MIN下在低溫下的晶體管電流(例如，在-40°C下的目標(biāo)電流)。為了使在常溫下的晶體管電流與在低溫下的晶體管電流相匹配，需要使用進(jìn)一步將電源電壓從VDD_MIN降低aV的保護(hù)帶。此處，通常，aV是幾十mV。
[0012]發(fā)明人已經(jīng)對可以作為低溫篩選測試的替代方法的這種常溫篩選測試進(jìn)行了研究，從而，發(fā)明人已經(jīng)發(fā)現(xiàn)存在如下描述的新問題。
[0013]當(dāng)設(shè)置有降低電源電壓的保護(hù)帶時，不僅降低了需要降低電流驅(qū)動能力的晶體管的電流驅(qū)動能力，而且還降低了所有晶體管的電流驅(qū)動能力。因此，產(chǎn)生了如下這樣的半導(dǎo)體芯片，其引起由除了原有測試項(xiàng)目之外的其它原因?qū)е碌牟僮麇e誤，從而，據(jù)發(fā)現(xiàn)，存在引起所謂的誤殺(overkill)的問題，在所謂的誤殺中，除了希望排除的有缺陷半導(dǎo)體芯片之外，原來無缺陷的半導(dǎo)體芯片也會被確定為是有缺陷的。例如，在圖1所示的SRAM存儲器單元MC中，在執(zhí)行設(shè)置有降低電源電壓的保護(hù)帶的測試、以便檢測由作為負(fù)載MOS的P溝道MOSFET(MP2)的電流驅(qū)動能力的退化所引起的如圖2中的“有缺陷存儲節(jié)點(diǎn)”中所示的故障時，在存儲器讀出期間的單元電流相應(yīng)地降低、并且感測放大器的靈敏度退化，從而存在將SRAM存儲器單元MC確定為有缺陷的風(fēng)險(xiǎn)。
[0014]進(jìn)一步地，據(jù)發(fā)現(xiàn)，在半導(dǎo)體元件的微型化取得進(jìn)步的情況下，誤殺的發(fā)生更為顯著。換言之，在最近的微型化過程中，據(jù)發(fā)現(xiàn)，由于大的局部偏差(local variat1n)的影響，由SRAM存儲器單元的制造所引起的許多電路操作故障也發(fā)生在低溫下。
[0015]圖4是示意性地示出了晶體管電流與局部偏差之間的關(guān)系以及該關(guān)系的溫度依賴性的圖示。橫軸表示晶體管電流，并且縱軸表示局部偏差。示出了在常溫(25°C)和低溫(-40°C)下的特性。在局部偏差占優(yōu)勢的過程中，靠近中值(0σ)的晶體管特性的溫度依賴性和在變化為大(6σ)的區(qū)域中的晶體管特性的溫度依賴性互不相同。據(jù)發(fā)現(xiàn)，晶體管電流在低溫(_40°C)下的局部偏差大于在常溫(25°C)下的局部偏差。因此，據(jù)發(fā)現(xiàn)，在基于靠近中值(Oσ)的特性設(shè)置有保護(hù)帶的篩選測試中，缺陷的流出風(fēng)險(xiǎn)增加。
[0016]雖然下面將對解決上述問題的手段進(jìn)行描述，但是其他目的和新特性將通過對本說明書和附圖的說明而變得清楚。
[0017]本發(fā)明的一個實(shí)施例如下。
[0018]包括字線、位線對、存儲器單元以及驅(qū)動位線對的驅(qū)動電路的SRAM設(shè)置有如下功能:在將數(shù)據(jù)寫入存儲器單元時，可以在高電平電位下驅(qū)動位線對中的一個位線并且在高于用于正常寫入的低電平電位但是低于高電平電位的中間電位下驅(qū)動另一個位線。
[0019]下面將簡要說明通過本實(shí)施例取得的效果。
[0020]當(dāng)執(zhí)行SRAM的常溫篩選測試而非低溫篩選測試時，可以減少誤殺，并且可以抑制由局部偏差引起的缺陷的流出風(fēng)險(xiǎn)。
【附圖說明】
[0021 ]圖1示出了具有通常的六晶體管配置的SRAM存儲器單元的電路圖。
[0022]圖2是示出了將數(shù)據(jù)寫入在圖1中的SRAM存儲器單元時的操作的波形圖。
[0023]圖3是示出了在通常的晶體管(MOSFET)中的晶體管電流的溫度依賴性的特性圖。
[0024]圖4是示意性地示出了晶體管電流與局部偏差之間的關(guān)系以及該關(guān)系的溫度依賴性的圖示。
[0025]圖5是示出了作為待測試對象的SRAM模塊的配置示例的框圖。
[0026]圖6是示出了I/O電路和通過強(qiáng)調(diào)一個存儲器單元而繪制的存儲器單元的電路配置示例的配置圖。
[0027]圖7是示出了將數(shù)據(jù)寫入在圖6中的SRAM存儲器單元時的操作的波形圖。
[0028]圖8是示出了將數(shù)據(jù)寫入在圖6中的SRAM存儲器單元時的操作的修改示例(緊接在寫入周期之后增設(shè)讀出周期)的波形圖。
[0029]圖9是示出了寫入驅(qū)動器的配置示例的電路圖。
[0030]圖10是示出了圖9所示的寫入驅(qū)動器的操作示例的波形圖。
[0031]圖11是示出了在圖9所示的寫入驅(qū)動器的正常操作模式下的操作示例的波形圖。
[0032]圖12是示出了在圖9所示的寫入驅(qū)動器的偽低溫篩選測試模式下的操作示例的波形圖。
[0033]圖13是示出了在圖9所示的寫入驅(qū)動器的偽低溫篩選測試模式下的另一個操作示例的波形圖。
[0034]圖14是示出了I/O電路和通過強(qiáng)調(diào)一個存儲器單元而繪制的存儲器單元的電路配置的另一個示例的配置圖。
[0035]圖15是示出了緊接在通過圖14的電路配置進(jìn)行寫入之后的應(yīng)力操作的波形圖。
[0036]圖16是示出了緊接在通過圖6的電路配置進(jìn)行寫入之后的應(yīng)力操作的波形圖。
[0037]圖17是具有八晶體管配置的雙端口SRAM存儲器單元的電路圖。
[0038]圖18是示出了作為待測試對象的雙端口SRAM模塊的配置示例的框圖。
[0039]圖19是示出了根據(jù)第五實(shí)施例的半導(dǎo)體芯片的布局配置的示意圖。
【具體實(shí)施方式】
[0040]下面將對實(shí)施例進(jìn)行詳細(xì)描述。
[0041 ] 第一實(shí)施例
[0042]圖5是示出了作為待測試對象的SRAM模塊I的配置示例的框圖。在第一實(shí)施例中，將描述M字XN位(M和N均為整數(shù))的單端口 SRAM模塊I ARAM模塊I包括存儲器單元MC_00至1^_(1-1)0-1)、1/0電路4_1^8(1^8:最低有效位)和4_138(1^8:最高有效位)、字線驅(qū)動器3_0至3_M-1、控制電路與地址解碼器5、以及測試模式控制電路6 ARAM模塊I包括字線WL_0至WL_M-1和位線對ΒΤ_0至BT_N-1和ΒΒ_0至BB_N-1。在SRAM模塊I中，存儲器單元MC_00至MC_(M-1) (N-1)耦合至字線與位線對彼此相交的部分。字線驅(qū)動器3_0至3_M-1在所選擇的一個字線上斷言字選擇信號，該字線是基于地址解碼器5的解碼結(jié)果而從分別耦合至字線驅(qū)動器3_0至3_M-1的字線WL_0至WL_M-1中選擇的。當(dāng)存儲器單元MC包括例如如圖1所示的N溝道MOSFET的傳輸門時，進(jìn)行“斷言字選擇信號”意味著，在高電平(通常，在VDD電位)下驅(qū)動字線。I/O電路4_LSB耦合至在低位(LSB)側(cè)的存儲器單元MC_00至MC_(M-1)0、MC_01至MCJM-
1)1等。1/0電路4_138耦合至在高位(1^8)側(cè)的存儲器單元10"、1(:_00-2)至此_(1-1)0-
2)和此_00-1)至]\?:_(]\1-1)0-1)。1/0電路4_1^8和1/0電路4_158，耦合至控制電路與地址解碼器5，用于讀出/寫入控制;并且進(jìn)一步提供有來自測試模式控制電路6的測試模式信號TEST，以便控制正常操作模式或者測試模式，該測試模式控制電路6由測試模式切換信號T_MODE控制。
[0043]下面將對存儲器單元MC和I/O電路4進(jìn)行更加詳細(xì)地描述。
[0044]圖6是示出了I/O電路4和通過強(qiáng)調(diào)一個存儲器單元而繪制的存儲器單元MC的電路配置示例的配置圖。在所強(qiáng)調(diào)的存儲器單元MC和耦合至該存儲器單元MC的I/O電路4中，示出了耦合至存儲器單元MC的寫入驅(qū)動器7、感測放大器8和列I/O電路9。列I/O電路9包括預(yù)充電電路10、寫入列開關(guān)11、讀出列開關(guān)12、和列I/O控制電路13XTW和CBW是公共寫入位線對。CTR和CBR是公共讀出位線對。YO和Yl是Y地址選擇信號。CPC是預(yù)充電控制信號。CWSE是寫入開關(guān)控制信號。CRSE是讀出開關(guān)控制信號。
[0045]雖然在圖6中未示出，但是，如圖5所圖示的，SRAM模塊I包括控制電路與地址解碼器5和字線驅(qū)動器3_0至3_M-1。圖6僅僅示出了由字線驅(qū)動器3驅(qū)動的一個字線WL，并且省略了其他字線以及耦合至其他字線的存儲器單元MC。這同樣也適用于列方向。圖6示出了用于僅僅兩位的I/O電路4。然而，I/O電路4可以進(jìn)一步設(shè)置在列方向上。圖6示出了一個I/O電路4包括兩個列I/O電路9的示例。換言之，雖然圖示了 MUX2的電路，但是也可以將該電路變?yōu)榘ǜ髷?shù)量的選擇電路的配置，諸如，例如，MUX4或者M(jìn)UX8的配置。將測試模式信號TEST輸入至寫入驅(qū)動器7中。寫入驅(qū)動器7設(shè)置有可以在測試模式下將位線對BT和BB的更低電平線提尚并且驅(qū)動至尚于VSS的電位(中間電位)的電路。
[0046]中間電位是如下這樣的電位:在該電位下，將在正常操作模式下無缺陷而在低溫下有缺陷的存儲器單元MC檢測為在常溫下有缺陷。中間電位是基于電路仿真和/或者實(shí)驗(yàn)而設(shè)置的，并且是比VSS高幾十mV至一百幾十mV(例如，20mV至120mV)但是低于VDD的電位。在如圖6所示的包括其輸入通過兩個存儲節(jié)點(diǎn)(節(jié)點(diǎn)A和節(jié)點(diǎn)B)和兩個傳輸門(MN3和MN4)分別耦合至另外的反相器的輸出的兩個反相器的存儲器單元MC中，當(dāng)正常地應(yīng)該由通過傳輸門(麗3和MN4)從位線對BT和BB輸入的電位而被反相的電位未被反相時，則確定存儲器單元MC是有缺陷的。在這種存儲器單元MC中，如上所描述的，將該故障假設(shè)為:如下這樣的情況，其中作為負(fù)載MOS的P溝道M0SFET(MP1和/或者M(jìn)P2)的閾值電壓異常地高、并且導(dǎo)通狀態(tài)電流為低；以及如下這樣的情況，其中在路徑上存在由局部斷開等所導(dǎo)致的高電阻部分。這種故障在低溫下尤其明顯，從而，在正常操作模式下，雖然存儲器單元MC在常溫下正常運(yùn)行，但是存儲器單元MC在低溫下變?yōu)橛腥毕莸摹Ｔ跍y試模式下，通過將位線對BT和BB的更低電平線提高并且驅(qū)動至高于VSS的電位(中間電位)，削弱了使存儲節(jié)點(diǎn)從低電平變?yōu)楦唠娖降尿?qū)動能力，并且阻礙了寫入。因此，測試模式是偽低溫測試模式，從而將測試稱為偽低溫篩選測試。此時，能夠選擇性地對使得存儲節(jié)點(diǎn)從低電平變?yōu)楦唠娖降膶懭胧┘討?yīng)力，而不對其他電路諸如感測放大器施加應(yīng)力。這樣，與通過降低整個存儲器模塊的電源電壓來施加應(yīng)力而通過常溫測試模擬低溫狀態(tài)的相關(guān)技術(shù)的測試相比，能夠選擇性地對作為測試項(xiàng)目的對象的元件施加應(yīng)力。因此，能夠抑制誤殺的發(fā)生;在誤殺中，阻礙了除了作為測試項(xiàng)目的對象的元件之外的外圍電路的正常操作、并且將該操作檢測為故障。
[0047]下面將對SRAM模塊I的操作進(jìn)行更加詳細(xì)地描述。
[0048]圖7是示出了在將數(shù)據(jù)寫入在圖6中的SRAM存儲器單元MC時的操作的波形圖。
[0049]在正常操作模式下的寫入操作中，寫入驅(qū)動器7通過公共寫入位線對CTW和CBW(未在圖7中示出)將用于寫入的信號輸出至位線對BT和BB，在高電平(VDD電位)下驅(qū)動位線對中的一個位線，并且在低電平(VSS電位)下驅(qū)動位線對中的另一個位線。大體上同時地，驅(qū)動字線驅(qū)動器3，以使字線WL升高。這是為了斷言字線選擇信號。使作為通過斷言而被選擇的存儲器單元MC的存儲節(jié)點(diǎn)的節(jié)點(diǎn)A和B的電平反相，從而寫入數(shù)據(jù)。在寫入數(shù)據(jù)之后，使字線WL下降，并且對位線對BT和BB預(yù)充電，從而完成一個周期。在該寫入操作中，將位線對BT和BB中的設(shè)為低的一個位線的電位設(shè)置為VSS(GND)電平。
[0050]另一方面，在偽低溫測試模式下，將低側(cè)的位線電位從VSS(GND)電平升高幾十mV至一百幾十mV(VSS+A V)。因此，如圖7所示，在重寫之后變?yōu)榈偷膬?nèi)部節(jié)點(diǎn)A的電位，不會下降到VSS(GND)電平，而是變?yōu)樯叩碾娢?VSS+ Δ V)。將升高的電位(VSS+ △ V)施加至作為在圖6中的存儲器單元MC中的負(fù)載MOS的P溝道M0SFET(MP2)的柵極(節(jié)點(diǎn)A)，從而使在P溝道M0SFET(MP2)的源極與漏極之間的導(dǎo)通電阻變?yōu)楸仍谑┘佑蠽SS(GND)的情況下更大。因此，抑制了節(jié)點(diǎn)B升高至高電平。
[0051]這樣，抑制了寫入，從而，在寫入能力不足的情況下(在將電流從電源VDD供應(yīng)至節(jié)點(diǎn)B的路徑中存在故障(缺陷)的情況下)，施加了寫入應(yīng)力，并且不能執(zhí)行正常的寫入操作。因此，能夠通過常溫測試區(qū)別出缺陷產(chǎn)品，來排除在常溫下正常操作但是在低溫下有缺陷的缺陷產(chǎn)品。
[0052]為了使缺陷更加明顯，緊接在執(zhí)行施加有應(yīng)力的寫入之后，(在下一個周期中)，可以在相同的地址上執(zhí)行讀出操作。
[0053]圖8是示出了將數(shù)據(jù)寫入在圖6中的SRAM存儲器單元時的操作的修改示例(緊接在寫入周期之后增設(shè)讀出周期)的波形圖。
[0054]在正常操作模式下，在緊接在寫入周期之后增設(shè)的讀出周期中，針對與在其處執(zhí)行寫入的存儲器單元相同的存儲器單元MC，使字線WL升高(字選擇信號的斷言)。因此，將作為存儲節(jié)點(diǎn)的節(jié)點(diǎn)A的電平讀出至線BB，并且將節(jié)點(diǎn)B的電平讀出至位線BT。在上述示例中，低電平被寫入節(jié)點(diǎn)A、并且高電平被寫入節(jié)點(diǎn)B，從而低電平被從節(jié)點(diǎn)A讀出至位線BB、從而降低位線BB的電位。此時，節(jié)點(diǎn)A的電位有所升高，這是因?yàn)殡娏鲝念A(yù)充電的位線BB流入節(jié)點(diǎn)A中。
[0055]同樣，在偽低溫測試模式下，在緊接在寫入周期之后增設(shè)的讀出周期中，針對與在其處執(zhí)行寫入的存儲器單元相同的存儲器單元MC，使字線WL升高(字選擇信號的斷言)。因此，將作為存儲節(jié)點(diǎn)的節(jié)點(diǎn)A的電平讀出至線BB，并且將節(jié)點(diǎn)B的電平讀出至位線BT。此時，如果存儲器單元在低溫下具有故障、并且內(nèi)部寫入尚未完全完成，那么節(jié)點(diǎn)A的電平不會下降到VSS(GND)電平、并且節(jié)點(diǎn)B的電平也不會升高到VDD。在此時間點(diǎn)，在相同的存儲器單元MC上執(zhí)行讀出周期、并且使字線WL升高，從而使節(jié)點(diǎn)A和節(jié)點(diǎn)B分別通過傳輸門(麗3和麗4)耦合至預(yù)充電的位線對BB和BT。在正常操作模式下，因?yàn)殡娏鲝念A(yù)充電的位線BB流入節(jié)點(diǎn)A中，所以節(jié)點(diǎn)A的電位僅僅有所升高。然而，當(dāng)內(nèi)部寫入尚未完全完成時，通過從位線BB流出的電流使節(jié)點(diǎn)A的電平反相，因此也使得節(jié)點(diǎn)B的電平反相。這樣，在低溫下具有故障、并且其靜態(tài)噪音容限(S匪)為小的存儲器單元MC中，通過緊接在寫入操作之后的讀出操作，而使由寫入操作存儲的數(shù)據(jù)揮發(fā)(evaporate)，從而能夠篩選出并且排除作為有缺陷產(chǎn)品的存儲器單元MC。在上述的其S匪為小的存儲器單元MC中，當(dāng)在寫入操作之后過去了特定長度的時間時，存在如下這樣的情況:其中節(jié)點(diǎn)A的電平下降到VSS(GND)電平，節(jié)點(diǎn)B的電平升高到VDD以保持穩(wěn)定，并且之后在讀出操作中無法將存儲器單元MC篩選出并且排除為有缺陷的。當(dāng)在偽低溫測試模式下緊接在寫入周期之后增設(shè)讀出周期時，能夠適當(dāng)?shù)嘏懦鲜鲞@種不穩(wěn)定故障。
[0056]上述的測試方法通過使用用于測試程序的預(yù)定控制語言來描述，并且將其描述為測試圖形(test pattern)。半導(dǎo)體測試儀在測試目標(biāo)上執(zhí)行測試程序，該測試目標(biāo)是其上安裝有上述SRAM的半導(dǎo)體芯片，從而執(zhí)行測試方法。替代由半導(dǎo)體測試儀執(zhí)行測試程序，可以在半導(dǎo)體芯片中包括有執(zhí)行等效于測試程序的測試序列的測試電路。這同樣適用于下述的實(shí)施例。
[0057]如上所描述的，當(dāng)在SRAM存儲器單元上執(zhí)行寫入時，能夠通過將位線對中的更低電位位線的電位從正常操作下的電位升高幾十mV至一百幾十mV來抑制寫入，而在其寫入能力不足的缺陷存儲器單元上模擬地執(zhí)行低溫篩選測試，從而，能夠通過使用與通常的常溫測試中的電源電壓相同的電源電壓來執(zhí)行寫入而防止誤殺。進(jìn)一步地，能夠通過在上述應(yīng)力模式下執(zhí)行寫入并且之后在下一個周期中對相同的地址進(jìn)行讀出，而更加顯著地對寫入施加應(yīng)力，從而，甚至不穩(wěn)定的缺陷也能夠被適當(dāng)?shù)嘏懦?br>[0058]第二實(shí)施例
[0059]下面將描述寫入驅(qū)動器7的配置示例，該寫入驅(qū)動器7具有如下功能:在對SRAM存儲器單元執(zhí)行寫入時，使位線對中的更低電位位線的電位從正常操作下的電位升高幾十mV至一百幾十mV。
[0060]圖9是示出了寫入驅(qū)動器7的配置示例的電路圖。示出了與僅僅I位對應(yīng)的這部分寫入驅(qū)動器7。輸入的D表示寫入數(shù)據(jù)。BWE表示位寫入掩碼控制信號。TEST表示測試模式信號。WE表示寫入使能信號。CLK表示時鐘。輸出的CTW和CBW表示公共寫入位線對。將寫入數(shù)據(jù)D和位寫入掩碼控制信號BWE分別輸入至與時鐘CLK同步的對應(yīng)觸發(fā)器FF_D和FF_BWE中。輸入至觸發(fā)器FF_D中的寫入數(shù)據(jù)D，通過邏輯門G4至G8輸出至在互補(bǔ)邏輯電平下的公共寫入位線對CTW和CBW。然而，在斷言了位寫入掩碼控制信號BWE的狀態(tài)下，掩蔽了寫入數(shù)據(jù)D、并且將高電平輸出至公共寫入位線對CTW和CBW。位寫入掩碼功能可以省略。圖9是針對I位而輸入I個位寫入掩碼控制信號BWE的示例。然而，可以將其配置為針對每個多個位(諸如，8位和9位)輸入一個位寫入掩碼控制信號BWE。當(dāng)針對每個字節(jié)輸入一個位寫入掩碼控制信號BWE時，提供了字節(jié)寫入掩碼功能。
[0061]按照與正常寫入驅(qū)動器相同的方式，寫入驅(qū)動器7包括兩個反相器，這兩個反相器分別使節(jié)點(diǎn)NT和NB的輸入電平反相、并且將反相的電平輸出至公共寫入位線對CTW和CBW。這兩個反相器包括P溝道MOSFET (MP9)、N溝道MOSFET (MN8)、P溝道MOSFET (MP8)和N溝道MOSFET(麗7)。本實(shí)施例的寫入驅(qū)動器7進(jìn)一步包括兩個N溝道MOSFET(MN9和麗10)，這兩個N溝道MOSFET在測試模式信號TEST在偽低溫測試模式下變高時將公共寫入位線對CTW和CBW耦合至電源VDD。
[0062]由測試模式信號TEST控制的這兩個N溝道MOSFET(麗9和麗10)的驅(qū)動能力，分別由它們的溝道寬度W2B和W2代表;并且形成兩個反相器的兩個N溝道MOSFET(麗7和麗8)的驅(qū)動能力，分別以它們的溝道寬度WlB和Wl為代表。在斷言測試模式信號TEST的偽低溫測試模式下，將公共寫入位線對CTW和CBW驅(qū)動至低電平的反相器，與N溝道MOSFET(麗7和麗8)互相沖突，從而能夠使耦合至公共寫入位線對的位線對的更低電平線從VSS(GND)電位升高幾十mV至一百幾十mV(能夠使更低電平線升高至中間電位)。當(dāng)將低電平輸出至CTW并且將高電平輸出至CBW時，也導(dǎo)通了耦合至向其輸出低電平的CTW的N溝道MOSFET (麗1)，從而，通過N溝道MOSFET(MN1)的溝道寬度W2與形成反相器的N溝道M0SFET(MN8)的溝道寬度Wl之差，而確定CTW的實(shí)際電位(中間電位)。另一方面，當(dāng)將高電平輸出至CTW并且將低電平輸出至CBW時，也導(dǎo)通了耦合至向其輸出低電平的CBW的N溝道MOSFET(麗9)，從而，通過N溝道MOSFET(MN9)的溝道寬度W2B與形成反相器的N溝道M0SFET(MN7)的溝道寬度WlB之差，而確定CBW的實(shí)際電位(中間電位)。
[0063]在上文的說明中，描述了如下這樣的一種方法:調(diào)整溝道寬度Wl、W2、W1B和W2B，以便在偽低溫測試模式下將位線對的更低電位位線的電位設(shè)置至期望的中間電位。然而，也可以結(jié)合上文的調(diào)整來調(diào)整溝道長度L?？梢酝ㄟ^將具有正常溝道長度(L)的兩個MOSFET串聯(lián)耦合、替代使用實(shí)際具有兩倍溝道長度2L的M0SFET，來執(zhí)行溝道長度的調(diào)整。
[0064]這樣，通過僅僅增設(shè)兩個由測試模式信號TEST控制的N溝道M0SFET(MN9和麗10)至正常寫入緩沖器，就能夠?qū)崿F(xiàn)在SRAM存儲器單元上執(zhí)行寫入時給予應(yīng)力的寫入驅(qū)動器7(其具有如下這樣的功能:使位線對中的更低電位位線的電位從正常操作下的電位升高幾十mV至一百幾十mV)。
[0065]下面將對寫入驅(qū)動器7的操作進(jìn)行更加詳細(xì)地描述。
[0066]圖10和圖11至圖13是示出了圖9所示的寫入驅(qū)動器7的操作示例的波形圖。
[0067]在圖10和圖11所示的正常操作模式下的寫入操作中，當(dāng)時鐘CLK升高時，將輸入信號D輸入至觸發(fā)器FF_D*，并且將位寫入掩碼控制信號BWE輸入至觸發(fā)器FF_BWE中。當(dāng)使能BWE(低電平)時，將輸入至觸發(fā)器的數(shù)據(jù)D寫入至存儲器單元MC(圖10的上半部分)；并且當(dāng)禁用BWE(高電平)時，不將數(shù)據(jù)D寫入存儲器單元MC(圖10的下半部分)。
[0068]寫入使能信號WE在起始階段中是高電平。此時，內(nèi)部節(jié)點(diǎn)NT和NB為低電平，并且公共寫入位線對CTW和CBW為高電平。
[0069]隨后，當(dāng)寫入使能信號WE變?yōu)榈碗娖綍r，內(nèi)部節(jié)點(diǎn)NT和NB中的一個內(nèi)部節(jié)點(diǎn)變?yōu)楦唠娖?，并且另一個內(nèi)部節(jié)點(diǎn)變?yōu)榈碗娖?并且因此，公共寫入位線對CTW和CBW中的一個位線變?yōu)榈碗娖?，并且另一個位線變?yōu)楦唠娖健?br>[0070]之后，當(dāng)寫入使能信號變?yōu)楦唠娖綍r，內(nèi)部節(jié)點(diǎn)NT和NB兩者都變?yōu)榈碗娖?，并且公共寫入位線對CTW和CBW預(yù)充電至高電平。
[0071]當(dāng)使能BWE(低電平)、并且將數(shù)據(jù)D寫入存儲器單元MC時，如圖11所示，寫入使能信號WE下降，內(nèi)部節(jié)點(diǎn)NT和NB基于輸入至觸發(fā)器FF_D*的數(shù)據(jù)D而變化，并且從而驅(qū)動公共寫入位線對CTW和CBW。由于正常操作模式，所以測試模式信號TEST為低電平，并且斷開在圖9中的兩個N溝道MOSFET(麗9和麗10)，從而將公共寫入位線對CTW和CBW中的高公共寫入位線驅(qū)動至VDD電位，并且將公共寫入位線對CTW和CBW中的低公共寫入位線驅(qū)動至VSS(GND)電位。
[0072]另一方面，在偽低溫篩選測試模式下，如圖12所示，在寫入使能信號WE升高并且導(dǎo)通在圖9中的兩個N溝道MOSFET(麗9和麗10)之前，斷言測試模式信號TEST，從而使公共寫入位線對CTW和CBW升高至VDD電位。寫入使能信號WE下降，內(nèi)部節(jié)點(diǎn)NT和NB基于輸入至觸發(fā)器FF_D中的數(shù)據(jù)D而變化，并且從而驅(qū)動公共寫入位線對CTW和CBW。此時，在MN9或者M(jìn)N 1與麗7或者M(jìn)N8(作為反相器的輸出低電平的N溝道M0SFET)之間發(fā)生信號沖突，從而使公共寫入位線對CTW和CBW中的低公共寫入位線變?yōu)橛蒑N7、MN8、MN9和MNlO的驅(qū)動能力確定的中間電位。從而，能夠在寫入期間通過使更低位線的電位升高幾十mV至一百幾十mV來施加應(yīng)力。
[0073]如圖12所示，測試模式信號TEST由寫入使能信號WE的反相所控制。關(guān)于過渡的定時，測試模式信號TEST的升高與寫入使能信號WE的升高一致或者比寫入使能信號WE的升高更早，并且測試模式信號TEST的下降與寫入使能信號WE的下降一致。
[0074]另一方面，如圖13所示，測試模式信號TEST可以保持固定至高電平。在圖12所示的示例中，在測試模式期間，能夠通過測試模式信號TEST，來對偽低溫篩選測試模式與通常的常溫篩選測試模式之間的切換執(zhí)行控制。另一方面，在圖13所示的示例中，測試模式信號還可以用作正常操作模式與測試模式之間的切換控制信號，從而簡化了操作模式切換控制電路。
[0075]如上所描述的，當(dāng)在SRAM存儲器單元上執(zhí)行寫入時，通過將位線對中的更低電位位線的電位從正常操作下的電位升高幾十mV至一百幾十mV來抑制寫入，從而提供了對寫入驅(qū)動器7實(shí)現(xiàn)偽低溫篩選測試模式而言是優(yōu)選的電路配置。具體地，為了升高位線，為寫入驅(qū)動器7增設(shè)了兩個N溝道MOSFET(MN9和麗10)，其中源極耦合至VDD，漏極耦合至位線對，并且柵極耦合至測試模式信號TEST。這兩個N溝道M0SFET(MN9和MN10)的驅(qū)動能力小于將位線對驅(qū)動至低的N溝道MOSFET(麗7和麗8)的驅(qū)動能力，并且能夠通過驅(qū)動能力的平衡，來確定電位(中間電位)，以使更低位線升高。這樣，可以通過僅僅增設(shè)兩個N溝道M0SFET(MN9和MNlO )，就實(shí)現(xiàn)應(yīng)力電路。
[0076]第三實(shí)施例
[0077]圖14是示出了I/O電路4和通過強(qiáng)調(diào)一個存儲器單元而繪制的存儲器單元MC的電路配置的另一個示例的配置圖。與在第一實(shí)施例中圖6所示的配置示例的不同之處在于，增設(shè)了預(yù)充電使能信號PE。向其輸入預(yù)充電使能信號PE的邏輯門，從反相器G2變?yōu)镹OR門G9。其他配置與圖6中所示的一樣，因而省略了對其的說明。
[0078]圖15是示出了緊接在通過圖14的電路配置進(jìn)行寫入之后的應(yīng)力操作的波形圖。
[0079]在第一實(shí)施例中參照圖8描述的操作示例中，緊接在寫入周期之后增設(shè)了讀出周期，從而要求總共兩個周期。另一方面，在圖15中所示的第三實(shí)施例的操作示例中，在對存儲器單元MC的一個訪問時段中，包括了寫入時段和偽讀出的應(yīng)力時段。
[0080]寫入時段是其中以與第一實(shí)施例的圖8中相同的方式執(zhí)行應(yīng)力寫入的時段。具體地，寫入是通過將位線對BT和BB中的更低電位位線的電位從正常操作下的電位升高幾十mV至一百幾十mV來執(zhí)行的。在該時段中，使預(yù)充電使能信號PE無效，并且斷開預(yù)充電。
[0081]在應(yīng)力時段中，甚至在寫入時段結(jié)束之后也不會使字線WL下降，斷言預(yù)充電使能信號PE以繼續(xù)開啟對與同一個存儲器單元MC相對應(yīng)的目標(biāo)位線對的預(yù)充電，并且使位線對BT和BB處于VDD電平。由于在使字線WL升高的同時對目標(biāo)位線對BT和BB預(yù)充電，所以其在低溫下存在缺陷并且其中的內(nèi)部寫入并未完全完成的存儲器單元MC中的內(nèi)部節(jié)點(diǎn)A和B處的存儲電平揮發(fā)。這樣，能夠?qū)?yīng)力施加至存儲器單元MC的數(shù)據(jù)保持特性，從而能夠使缺陷顯而易見并且更加容易篩選出有缺陷樣本。
[0082]在圖14所示的電路配置示例中，增設(shè)了預(yù)充電使能信號PE。然而，替代使用預(yù)充電使能信號PE，能夠在不作改變的情況下將Y地址選擇信號YO和Yl也用作在圖6所示的配置示例中的預(yù)充電的控制信號。
[0083]圖16是示出了緊接在通過圖6的電路配置進(jìn)行寫入之后的應(yīng)力操作的波形圖。
[0084]寫入時段是以與在圖15中相同的方式執(zhí)行應(yīng)力寫入的時段。具體地，寫入是通過將位線對BT和BB中的更低電位位線的電位從正常操作下的電位升高幾十mV至一百幾十mV來執(zhí)行的。在寫入時段之前的預(yù)充電時段中，替代斷言預(yù)充電使能信號PE，通過不選擇Y地址選擇信號YO和Yl兩者，來對所有位預(yù)充電。在寫入時段中，通過使所選擇的列的Y地址選擇信號YO或者Yl處于已選擇狀態(tài)，來關(guān)閉預(yù)充電。
[0085]在應(yīng)力時段中，雖然以與在圖15中的應(yīng)力時段相同的方式、甚至在寫入時段結(jié)束之后也不使字線WL下降，但是替代斷言預(yù)充電使能信號PE，通過不選擇Y地址選擇信號YO和Yl兩者，來對位線對BT和BB預(yù)充電。
[0086]從而，可以通過僅僅改變控制電路，來取得與在圖15中示出的操作相同的效果。
[0087]如上所描述的，在偽低溫篩選測試模式下(其中，當(dāng)在SRAM存儲器單元上執(zhí)行寫入時，通過將位線對中的更低電位位線的電位從正常操作下的電位升高幾十mV至一百幾十mV來抑制該寫入)，能夠通過一個命令而在此后連續(xù)執(zhí)行應(yīng)力寫入和虛擬的讀出操作?？梢酝ㄟ^正常寫入命令來執(zhí)行兩次應(yīng)力測試，從而不要求專門的測試圖形，并且能夠簡化在篩選測試中使用的測試圖形。進(jìn)一步地，縮短了測試時間，從而可以減少測試成本。
[0088]第四實(shí)施例
[0089]在上述說明中，以單端口SRAM為例進(jìn)行描述。然而，測試也可以按照相同的方式在多端口 SRAM上執(zhí)行。作為示例，下面將描述應(yīng)用于雙端口 SRAM的實(shí)施例。
[0090]圖17是具有八晶體管配置的雙端口SRAM存儲器單元MC-DP的電路圖。與圖1所示的通常的六晶體管SRAM存儲器單元相比，設(shè)置有兩個字線WL-A和WL-B和兩個位線對BT-A/BB-A和BT-B/BB-B，并且因此增設(shè)了用作傳輸門的兩個N溝道MOSFET(麗11和麗12)。其他配置和操作與單端口SRAM存儲器單元的配置和操作相同，因而省略了對其的說明。
[0091]圖18是示出了作為待測試對象的雙端口SRAM模塊的配置示例的框圖。按照與在圖5中相同的方式，雙端口 SRAM模塊具有M字X N位(M和N均為整數(shù))的配置，并且由SRAM存儲器單元MC-DP_00至MC-DPJM-1) (N-1)替代存儲器單元。雙端口 SRAM模塊包括在A端口側(cè)的I/O電路4-A_LSB和4-A_MSB、字線驅(qū)動器3-A_0至3-Α_Μ-1、控制電路與地址解碼器5-A、在B端口側(cè)的I/O電路4-B_LSB和4-B_MSB、字線驅(qū)動器3-B_0至3-Β_Μ-1、控制電路與地址解碼器5-B、和測試模式控制電路6。關(guān)于I/O電路4、字線驅(qū)動器3、和控制電路與地址解碼器5，相同的電路安裝在A端口側(cè)和B端口側(cè)的，并且每個電路均按照與在第一實(shí)施例中描述的單端口 SRAM相同的方式操作。一個測試模式控制電路6可以被包括在整個雙端口SRAM模塊中，并且將測試模式信號TEST提供至在一側(cè)的I/O電路，例如，提供至在A端口側(cè)的I/O電路4-A_LSB和4-A_MSB，如圖18所示。在A端口側(cè)的I/0電路4-A_LSB和4-A_MSB上，安裝有使低側(cè)的位線電位在圖7所圖示的偽低溫測試模式下從VSS(GND)電平升高幾十mV至一百幾十mV的電路。另一方面，可以從B端口側(cè)的I/O電路4-B_LSB和4-B_MSB省略上述用于偽低溫測試模式的電路。這是因?yàn)橛纱鎯ζ鲉卧娜毕菀鹆嗽诘蜏叵伦兊妹黠@的故障，從而，即使可以從兩個端口的任一端口執(zhí)行在偽低溫測試模式下的篩選測試，也是足夠的。
[0092]另一方面，其可以配置為:在B端口側(cè)的I/O電路4-B_LSB和4-B_MSB上安裝相同的電路，從而從兩個端口都可以執(zhí)行在偽低溫測試模式下的篩選測試。例如，當(dāng)由位線對或者字線所引起的缺陷導(dǎo)致了在低溫下變得明顯的故障時，通過從兩個端口都能夠執(zhí)行在偽低溫測試模式下的篩選測試以防止缺陷產(chǎn)品的流出。
[0093]第五實(shí)施例
[0094]可以將在第一實(shí)施例至第四實(shí)施例中描述的單端口 SRAM模塊和多端口 SRAM模塊并入半導(dǎo)體芯片20中，在該半導(dǎo)體芯片20中形成有包括SoC(片上系統(tǒng))和微型計(jì)算機(jī)的系統(tǒng)。圖19是示出了根據(jù)第五實(shí)施例的半導(dǎo)體芯片20的布局配置的示意圖。在圖19中，半導(dǎo)體芯片20包括CPU(中央處理單元)21、單端口 31^1(3?-31^1)1_1至1_6、雙端口 SRAM(DP-SRAMs)2_0P2_2、和邏輯電路(L0GIC)22_1 至 22_3。此處，單端口 SRAM(SP-SRAM)1_1 至 1_6是在第一實(shí)施例至第四實(shí)施例中描述的單端口 SRAM，并且雙端口 SRAM( DP-SRAMs) 2_1和2_2是在第四實(shí)施例中描述的雙端口 SRAM。半導(dǎo)體芯片20除了SRAM之外，可以還包括其他存儲元件，諸如EEPR0M(電可擦除可編程只讀存儲器)，并且可以進(jìn)一步包括模擬電路等。
[0095]CPU 21也稱為中央處理單元并且對應(yīng)于計(jì)算機(jī)等的心臟。CPU21從存儲裝置讀出命令，對命令進(jìn)行解碼，并且基于命令執(zhí)行各種計(jì)算和控制。CPU核被包括在CPU 21內(nèi)部，并且SRAM并入在CPU核內(nèi)部。將高性能SRAM用作CPU核內(nèi)部的SRAM。優(yōu)選地，將在第一實(shí)施例至第四實(shí)施例中描述的SRAM用作CPU核內(nèi)部的SRAM。當(dāng)然，在第一實(shí)施例至第四實(shí)施例中詳細(xì)描述的 SRAM可以用于單端口 SRAM(SP-SRAM) 1_1 至 1_6 和雙端口 SRAM(DP_SRAM)2_0P2_2。
[0096]通過將在第一實(shí)施例至第四實(shí)施例中描述的SRAM并入形成有包括SoC和微型計(jì)算機(jī)的系統(tǒng)的半導(dǎo)體芯片20中，可以改進(jìn)半導(dǎo)體芯片20的特性。當(dāng)在低溫下變得明顯的故障僅僅在安裝的SRAM中較為顯著、并且針對其他電路諸如CPU 21和邏輯電路(L0GIC)22j至22_3不要求低溫篩選測試時，能夠通過將第一實(shí)施例至第四實(shí)施例應(yīng)用于安裝在半導(dǎo)體芯片20上的所有SRAM，而在省略整個芯片的低溫篩選測試的同時，防止出現(xiàn)誤殺和缺陷流出的問題。
[0097]雖然基于實(shí)施例已經(jīng)對發(fā)明人做出的本發(fā)明執(zhí)行了具體地描述，但是不言自明地，本發(fā)明并不限于這些實(shí)施例，并且在不脫離本發(fā)明范圍的情況下可以做出各種修改。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，包括: 字線； 位線對； 存儲器單元，其設(shè)置在所述字線與所述位線對彼此相交的位置處；以及 驅(qū)動電路，其利用預(yù)定的電壓來驅(qū)動所述位線對，以將數(shù)據(jù)寫入所述存儲器單元中， 其中將第一電位和高于所述第一電位的第二電位提供給所述存儲器單元作為電源； 其中所述半導(dǎo)體器件具有第一操作模式和第二操作模式； 其中在所述第一操作模式下，所述驅(qū)動電路將所述位線對中的一個位線向著所述第一電位驅(qū)動，并且將另一個位線向著所述第二電位驅(qū)動；以及 其中在所述第二操作模式下，所述驅(qū)動電路將所述位線對中的一個位線向著所述第一電位驅(qū)動，并且將另一個位線向著第三電位驅(qū)動，所述第三電位高于所述第一電位并且低于所述第二電位。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述存儲器單元耦合至第一電源線和第二電源線，具有第一存儲節(jié)點(diǎn)和第二存儲節(jié)點(diǎn)，并且包括第一 P溝道MOSFET和第二 P溝道MOSFET以及第一 N溝道MOSFET至第四N溝道MOSFET； 其中所述第一 P溝道MOSFET的漏極電極、所述第一 N溝道MOSFET的漏極電極、所述第三N溝道MOSFET的源極電極、所述第二 P溝道MOSFET的柵極電極和所述第二 N溝道MOSFET的柵極電極耦合至所述第一存儲節(jié)點(diǎn)； 其中所述第二 P溝道MOSFET的漏極電極、所述第二 N溝道MOSFET的漏極電極、所述第四N溝道MOSFET的源極電極、所述第一 P溝道MOSFET的柵極電極和所述第一 N溝道MOSFET的柵極電極耦合至所述第二存儲節(jié)點(diǎn)； 其中所述第一 P溝道MOSFET的源極電極和所述第二 P溝道MOSFET的源極電極耦合至所述第二電源線； 其中所述第一 N溝道MOSFET的源極電極和所述第二 N溝道MOSFET的源極電極耦合至所述第一電源線； 其中所述第三N溝道MOSFET的柵極電極和所述第四N溝道MOSFET的柵極電極耦合至所述字線； 其中所述第三N溝道MOSFET的漏極電極耦合至所述位線對中的一個位線； 其中所述第四N溝道MOSFET的漏極電極耦合至所述位線對中的另一個位線；以及 其中所述第一電位提供給所述第一電源線，并且所述第二電位提供給所述第二電源線。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中所述驅(qū)動電路包括第五N溝道MOSFET和第六N溝道MOSFET ；以及其中在所述第二操作模式下，通過導(dǎo)通所述第五N溝道MOSFET和所述第六N溝道M0SFET，來形成從所述第二電源線至所述位線對中的每個位線的電流路徑。4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件， 其中所述驅(qū)動電路包括第七N溝道MOSFET和第八N溝道MOSFET ；以及 其中在所述第一操作模式和所述第二操作模式下，通過導(dǎo)通所述第七N溝道MOSFET或者所述第八N溝道MOSFET，來形成從所述第一電源線至所述位線對中的一個位線的電流路徑。5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中所述字線被限定為第一字線，所述位線對被限定為第一位線對，并且所述半導(dǎo)體器件進(jìn)一步包括第二字線和第二位線對； 其中所述存儲器單元包括第九N溝道MOSFET和第十N溝道MOSFET; 其中所述第三N溝道MOSFET的柵極電極和所述第四N溝道MOSFET的柵極電極耦合至所述第一字線； 其中所述第三N溝道MOSFET的漏極電極耦合至所述第一位線對中的一個位線； 其中所述第四N溝道MOSFET的漏極電極耦合至所述第一位線對中的另一個位線； 其中所述第九N溝道MOSFET的柵極電極和所述第十N溝道MOSFET的柵極電極耦合至所述第二字線； 其中所述第九N溝道MOSFET的漏極電極耦合至所述第二位線對中的一個位線； 其中所述第十N溝道MOSFET的漏極電極耦合至所述第二位線對中的另一個位線； 其中在所述第一操作模式下，所述驅(qū)動電路將所述第一位線對和所述第二位線對中的至少一個位線對中的一個位線向著所述第一電位驅(qū)動，并且將另一個位線向著所述第二電位驅(qū)動；以及 其中在所述第二操作模式下，所述驅(qū)動電路將所述第一位線對和所述第二位線對中的至少一個位線對中的一個位線向著所述第一電位驅(qū)動，并且將另一個位線向著所述第三電位驅(qū)動，所述第三電位高于所述第一電位并且低于所述第二電位。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中在單個半導(dǎo)體襯底之上設(shè)置有存儲器電路、總線和測試電路;所述存儲器電路包括所述字線、所述位線對、所述存儲器單元和所述驅(qū)動電路，所述總線在所述第一操作模式下通過所述驅(qū)動電路將待寫入的數(shù)據(jù)提供給所述存儲器單元，所述測試電路在所述第二操作模式下通過所述驅(qū)動電路將待寫入的數(shù)據(jù)提供給所述存儲器單元。7.—種測試程序，包括對SRAM的測試，所述SRAM包括字線、位線對、耦合至所述字線和所述位線對的存儲器單元、和驅(qū)動所述位線對的驅(qū)動電路； 其中對所述SRAM的所述測試包括: 第一步驟:通過將所述位線對中的一個位線驅(qū)動至高電平電位、并且將所述位線對中的另一個位線驅(qū)動至低電平電位，將數(shù)據(jù)寫入通過在所述字線上斷言選擇信號而選擇的存儲器單元中；以及 第二步驟:通過將所述位線對中的一個位線驅(qū)動至高電平電位、并且將所述位線對中的另一個位線驅(qū)動至高于所述低電平電位并且低于所述高電平電位的電位，將數(shù)據(jù)寫入通過在所述字線上斷言所述選擇信號而選擇的存儲器單元中。8.根據(jù)權(quán)利要求7所述的測試程序， 其中在所述第二步驟之后，對所述SRAM的所述測試進(jìn)一步包括第三步驟:從在所述第二步驟中寫入有所述數(shù)據(jù)的所述存儲器單元，讀出所寫入的數(shù)據(jù)。9.根據(jù)權(quán)利要求7所述的測試程序， 其中所述第二步驟進(jìn)一步包括如下這樣的時段，所述時段用于:在通過在所述字線上斷言所述選擇信號將數(shù)據(jù)寫入所述存儲器單元之后，在維持所述字線的斷言狀態(tài)的同時，對所述位線對進(jìn)行預(yù)充電。10.根據(jù)權(quán)利要求7所述的測試程序， 其中高于所述低電平電位并且低于所述高電平電位的所述電位，是基于在所述SRAM的操作范圍內(nèi)的最低操作溫度來確定的，并且所述第二步驟是通過將所述SRAM的溫度設(shè)置為高于或者等于所述最低操作溫度的溫度來執(zhí)行的。11.一種測試方法，包括對SRAM的測試，所述SRAM包括字線、位線對、耦合至所述字線和所述位線對的存儲器單元、和驅(qū)動所述位線對的驅(qū)動電路； 其中所述SRAM的所述測試包括: 第一步驟:通過在高電平電位下驅(qū)動所述位線對中的一個位線、并且在低電平電位下驅(qū)動所述位線對中的另一個位線，將數(shù)據(jù)寫入通過在所述字線上斷言選擇信號而選擇的存儲器單元中；以及 第二步驟:通過在高電平電位下驅(qū)動所述位線對中的一個位線、并且在高于所述低電平電位但是低于所述高電平電位的電位下驅(qū)動所述位線對中的另一個位線，將數(shù)據(jù)寫入通過在所述字線上斷言所述選擇信號而選擇的存儲器單元中。12.根據(jù)權(quán)利要求11所述的測試程序， 其中在所述第二步驟之后，對所述SRAM的所述測試進(jìn)一步包括第三步驟:從在所述第二步驟中寫入有所述數(shù)據(jù)的所述存儲器單元，讀出所寫入的數(shù)據(jù)。13.根據(jù)權(quán)利要求11所述的測試程序， 其中所述第二步驟進(jìn)一步包括如下這樣的的時段，所述時段用于:在通過在所述字線上斷言所述選擇信號將數(shù)據(jù)寫入所述存儲器單元之后，在維持所述字線的斷言狀態(tài)的同時，對所述位線對預(yù)充電。14.根據(jù)權(quán)利要求11所述的測試程序， 其中所述高于所述低電平電位并且低于所述高電平電位的電位，是基于在所述SRAM的操作范圍內(nèi)的最低操作溫度來確定的，并且所述第二步驟是通過將所述SRAM的溫度設(shè)置為高于或者等于所述最低操作溫度的溫度來執(zhí)行的。
【文檔編號】G11C29/56GK105931674SQ201610022007
【公開日】2016年9月7日
【申請日】2016年1月13日
【發(fā)明人】宮西篤史, 石井雄郎, 石井雄一郎, 橫山佳巧
【申請人】瑞薩電子株式會社