控制器、半導體存儲系統(tǒng)及其操作方法
【專利摘要】一種存儲器控制器的操作方法，包括：使用軟讀取電壓來對儲存在半導體存儲器件中的讀取數(shù)據(jù)執(zhí)行軟讀取操作；基于第一對數(shù)似然比(LLR)值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作；以及當基于第一LLR值的軟判決ECC解碼操作失敗時，基于第二LLR值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作。第一LLR值和第二LLR在缺省LLR值和更新LLR值之間選擇。基于通過對讀取數(shù)據(jù)的軟判決ECC解碼操作而獲得的讀取數(shù)據(jù)的錯誤位的數(shù)量和非錯誤位的數(shù)量來產(chǎn)生更新LLR值。
【專利說明】
控制器、半導體存儲系統(tǒng)及其操作方法
[0001] 相關申請的交叉引用
[0002] 本申請要求于2015年3月9日提交的第10-2015-0032598號韓國專利申請的優(yōu) 先權，該韓國專利申請通過引用全部合并于此。
技術領域
[0003] 本發(fā)明的各種示例性實施例設及一種半導體設計技術，更具體地，設及一種控制 器、半導體存儲系統(tǒng)及其操作方法。
【背景技術】
[0004] 半導體存儲器件通常被分類為易失性存儲器件（諸如動態(tài)隨機存取存儲器 值RAM)和靜態(tài)RAM (SRAM))和非易失性存儲器件（諸如只讀存儲器（ROM)、掩模ROM (MROM)、 可編程 ROM(PROM)、可擦除 PROM (EPROM)、電 EPROM 巧EPROM)、鐵磁 RAM(FRAM)、相變 RAMfRAM)、磁阻RAM(MRAM)、電阻式RAM(RRAM)和閃速存儲器）。
[0005] 易失性存儲器件在無恒定電源時丟失其數(shù)據(jù)，而非易失性存儲器件能夠保持其數(shù) 據(jù)。尤其是，閃速存儲器件因其編程速度高、功耗低且數(shù)據(jù)儲存容量大而廣泛地用作計算機 系統(tǒng)中的儲存介質(zhì)。
[0006] 在非易失性存儲器件中，特別是在閃速存儲器件中，每個存儲單元的數(shù)據(jù)狀態(tài)基 于儲存在存儲單元中的數(shù)據(jù)的位的數(shù)量來確定。儲存1位數(shù)據(jù)的存儲單元被稱為單個位單 元或單電平單元（SLC，single-level cell)。儲存多位數(shù)據(jù)（即，2位或更多位的數(shù)據(jù)）的 存儲單元被稱為多位單元、多電平單元（MLC，multi-level cell)或多狀態(tài)單元。多位單元 有利于高度集成。然而，隨著被編程在每個存儲單元中的數(shù)據(jù)的位的數(shù)量增加，數(shù)據(jù)的可靠 性降低并且數(shù)據(jù)的讀取失敗率增加。
[0007] 例如，當k位信息要被編程在存儲單元中時，在存儲單元中形成2k個闊值電壓中 的一個。由于存儲單元的電特性之間的微小差異，因此利用相同數(shù)據(jù)來編程的存儲單元的 闊值電壓形成闊值電壓分布。闊值電壓分布分別對應于與k位信息相對應的2k個數(shù)據(jù)值。 [000引然而，可用于每個闊值電壓分布的電壓窗口是有限的。因此，隨著k值增大，闊值 電壓分布之間的距離減小并且相鄰闊值電壓分布重疊。因相鄰闊值電壓分布重疊，讀取數(shù) 據(jù)可能包括錯誤位。
[0009] 圖1是示意性圖示非易失性存儲器件中的3位多電平單元（3位MLC)的編程狀態(tài) 和擦除狀態(tài)的闊值電壓分布示圖。
[0010] 圖2是示意性圖示非易失性存儲器件中的具有劣化特性的3位MLC的編程狀態(tài)和 擦除狀態(tài)的闊值電壓分布示圖。 W11] 在MLC非易失性存儲器件中，例如，在其中k位數(shù)據(jù)被編程在存儲單元中的MLC閃 速存儲器件中，存儲單元可W具有2k個闊值電壓分布中的一個。例如，3位MLC具有8個闊 值電壓分布中的一個。
[0012] 利用相同數(shù)據(jù)來編程的存儲單元的闊值電壓因存儲單元之間的特性差異而形成 闊值電壓分布。在3位MLC非易失性存儲器件中，如圖I所示，形成與7個編程狀態(tài)"PI" 至叩7"和擦除狀態(tài)"E"相對應的闊值電壓分布。圖1示出其中闊值電壓分布不重疊并且 在闊值電壓分布之間具有讀取電壓裕度的理想情況。
[0013] 參照圖2的閃速存儲器的示例，在浮柵或隧道氧化物膜處捕獲的電子隨時間放電 的情況下，存儲單元可W經(jīng)歷電荷損失。當隧道氧化物膜通過重復的編程操作和擦除操作 而劣化時，可W加速運樣的電荷損失。電荷損失導致存儲單元的闊值電壓減小。例如，如圖 2所示，闊值電壓分布可W因電荷損失而向左偏移。
[0014] 此外，編程干擾、擦除干擾和/或后臺模式依賴性化ack pattern (kpendency)也 導致闊值電壓增大。隨著存儲單元的特性劣化，如上所述，相鄰狀態(tài)的闊值電壓分布會重 疊，如圖2所示。
[0015] 一旦闊值電壓分布重疊，則當特定讀取電壓被施加至選中字線時，讀取數(shù)據(jù)會包 括相當數(shù)量的錯誤。例如，當存儲單元通過施加至選中字線的讀取電壓Vread3被感測為 "接通"狀態(tài)時，確定該存儲單元具有第二編程狀態(tài)"P2"。當存儲單元通過施加至選中字線 的讀取電壓化ead3被感測為"關斷"狀態(tài)時，確定該存儲單元具有第=編程狀態(tài)"P3"。然 而，當闊值電壓分布重疊時，實際上具有第=編程狀態(tài)"P3"的存儲單元會被錯誤地確定為 具有第二編程狀態(tài)"P2"。簡而言之，如圖2所示，當闊值電壓分布重疊時，讀取數(shù)據(jù)會包括 相當數(shù)量的錯誤。
[0016] 因此，需要一種用于減少儲存在半導體存儲器件的存儲單元中的數(shù)據(jù)的讀取操作 的失敗的方案。

【發(fā)明內(nèi)容】

[0017] 本發(fā)明的各種實施例針對一種控制器、半導體存儲系統(tǒng)及其操作方法，其能夠減 少用于儲存在半導體存儲器件的存儲單元中的數(shù)據(jù)的讀取操作的失敗。
[001引根據(jù)本發(fā)明的實施例，一種存儲器控制器的操作方法可W包括：使用軟讀取電壓 來對儲存在半導體存儲器件中的讀取數(shù)據(jù)執(zhí)行軟讀取操作；基于第一對數(shù)似然比化LR)值 來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作；W及當基于第一 LLR值的軟判決ECC解碼操作失 敗時，基于第二LLR值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作。第一 LLR值和第二LLR值 可W在缺省LLR值和更新LLR值之間選擇?？蒞基于通過對讀取數(shù)據(jù)的軟判決ECC解碼操 作而獲得的讀取數(shù)據(jù)的錯誤位的數(shù)量和非錯誤位的數(shù)量來產(chǎn)生更新LLR值。
[0019] 優(yōu)選地，第一 LLR值可W是缺省LLR值。
[0020] 優(yōu)選地，第一 LLR值可W是缺省LLR值和更新LLR值中的用于先前執(zhí)行的成功的 軟判決ECC解碼操作的一個。
[0021] 優(yōu)選地，缺省LLR值和更新LLR值可W被分別儲存在存儲器控制器的缺省LLR表 格和更新LLR表格中。
[0022] 該操作方法還可W包括：當基于第一 LLR值或第二LLR值的軟判決ECC解碼操作 成功時產(chǎn)生或更新更新LLR值。
[0023] 優(yōu)選地，可W根據(jù)下式產(chǎn)生或更新更新LLR值。
[0024] [式] 陽0巧]
[00%] 其中錯誤位的#"是錯誤位的數(shù)量非錯誤位的#"是非錯誤位的數(shù)量，"軟電 平"是軟讀取電壓，"讀取偏壓"是參考電壓。
[0027] 優(yōu)選地，產(chǎn)生或更新更新LLR值的步驟可W包括：確定是否產(chǎn)生或更新更新化R 值；W及基于確定結(jié)果來產(chǎn)生或更新更新LLR值。
[002引優(yōu)選地，可W基于W下來確定是否產(chǎn)生或更新更新化R值：當軟判決ECC解碼操作 成功時讀取數(shù)據(jù)中的錯誤校正位的數(shù)量；W及在軟判決ECC解碼操作成功W前執(zhí)行的軟讀 取操作的第一次數(shù)W及在軟判決ECC解碼操作成功W前軟判決ECC解碼操作的迭代的第二 次數(shù)中的一個或更多個。
[0029] 優(yōu)選地，當?shù)谝淮螖?shù)和迭代的第二次數(shù)中的一個或更多個大于參照錯誤校正位的 數(shù)量的預定闊值時，可W產(chǎn)生或更新更新LLR值。
[0030] 優(yōu)選地，軟判決ECC解碼操作可W是低密度奇偶校驗（LDPC)解碼操作。
[0031] 根據(jù)本發(fā)明的實施例，一種存儲器控制器可W包括：第一裝置，適用于使用軟讀取 電壓來對儲存在半導體存儲器件中的讀取數(shù)據(jù)執(zhí)行軟讀取操作；第二裝置，適用于基于第 一對數(shù)似然比化LR)值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作；W及第S裝置，適用于當基 于第一化R值的軟判決ECC解碼操作失敗時，基于第二化R值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC 解碼操作。存儲器控制器可W在缺省LLR值和更新LLR值之間選擇第一 LLR值和第二化R 值。存儲器控制器可W基于通過對讀取數(shù)據(jù)的軟判決ECC解碼操作而獲得的讀取數(shù)據(jù)的錯 誤位的數(shù)量和非錯誤位的數(shù)量來產(chǎn)生更新LLR值。
[0032] 優(yōu)選地，第一 LLR值可W是缺省LLR值。
[0033] 優(yōu)選地，第一 LLR值是可W缺省LLR值和更新LLR值中的用于先前執(zhí)行的成功的 軟判決ECC解碼操作的一個。
[0034] 優(yōu)選地，缺省LLR值和更新LLR值可W被分別儲存在缺省LLR表格和更新LLR表 格中。
[0035] 存儲器控制器還可W包括：第四裝置，適用于當基于第一化R值或第二化R值的軟 判決ECC解碼操作成功時產(chǎn)生或更新更新LLR值。
[0036] 優(yōu)選地，第四裝置可W根據(jù)下式來產(chǎn)生或更新更新LLR值，
[0037] [式]
[0038]
[0039] 其中錯誤位的#"是錯誤位的數(shù)量非錯誤位的#"是非錯誤位的數(shù)量，"軟電 平"是軟讀取電壓，"讀取偏壓"是參考電壓。
[0040] 優(yōu)選地，第四裝置可W包括：第五裝置，適用于確定是否產(chǎn)生或更新更新LLR值； W及第六裝置，適用于根據(jù)第五裝置的確定結(jié)果來產(chǎn)生或更新更新LLR值。
[0041] 優(yōu)選地，第五裝置基于W下來確定是否產(chǎn)生或更新更新化R值：當軟判決ECC解碼 操作成功時讀取數(shù)據(jù)中的錯誤校正位的數(shù)量；W及在軟判決ECC解碼操作成功W前執(zhí)行的 軟讀取操作的第一次數(shù)W及在軟判決ECC解碼操作成功W前軟判決ECC解碼操作的迭代的 第二次數(shù)中的一個或更多個。
[0042] 優(yōu)選地，當?shù)谝淮螖?shù)和迭代的第二次數(shù)中的一個或更多個大于參考錯誤校正位的 數(shù)量的預定闊值時，第五裝置可W確定產(chǎn)生或更新更新LLR值。
[0043] 優(yōu)選地，軟判決ECC解碼操作可W是低密度奇偶校驗（LDPC)解碼操作。
[0044] 根據(jù)本發(fā)明的各種實施例，可W減少用于儲存在半導體存儲器件的存儲單元中的 數(shù)據(jù)的讀取操作的失敗。
【附圖說明】
[0045] 圖1是示意性圖示非易失性存儲器件中的3位多電平單元（3位MLC)的編程狀態(tài) 和擦除狀態(tài)的闊值電壓分布示圖。
[0046] 圖2是示意性圖示非易失性存儲器件中的具有劣化特性的3位MLC的編程狀態(tài)和 擦除狀態(tài)的闊值電壓分布示圖。
[0047] 圖3是示意性圖示根據(jù)本發(fā)明的實施例的半導體存儲系統(tǒng)的框圖。
[0048] 圖4A是圖示圖3中示出的半導體存儲系統(tǒng)的詳細框圖。
[0049] 圖4B是圖示圖4A中示出的存儲塊的電路圖。
[0050] 圖5是圖示圖4A中示出的存儲器控制器的操作的流程圖。
[005U 圖6A是圖示由泰納圖（tanner graph)表示的LDPC解碼的示意圖。
[0052] 圖她是圖示LDPC碼的示意圖。
[0053] 圖6C是圖示根據(jù)LDPC解碼的校驗子校驗（syn化ome check)處理的示意圖。
[0054] 圖7A是圖示存儲單元的闊值電壓分布的各個形態(tài)W及與闊值電壓分布相對應的 合適的LLR值的示意圖。
[0055] 圖7B是圖示根據(jù)本發(fā)明的實施例的LLR值的更新的示意圖。
[0056] 圖7C是圖示根據(jù)本發(fā)明的實施例的獲得每個LLR值的錯誤位的數(shù)量和非錯誤位 的數(shù)量的處理的示意圖。
[0057] 圖8A是圖示根據(jù)本發(fā)明的實施例的存儲器控制器的操作的流程圖。
[005引圖8B是圖示根據(jù)本發(fā)明的實施例的存儲器控制器的操作的流程圖。
[0059] 圖9至圖13是示意性圖示根據(jù)本發(fā)明的實施例的=維（3D)非易失性存儲器件的 示圖。
[0060] 圖14至圖16是示意性圖示根據(jù)本發(fā)明的實施例的3D非易失性存儲器件的示圖。
[0061] 圖17是示意性圖示根據(jù)本發(fā)明的實施例的包括半導體存儲系統(tǒng)的電子設備的框 圖。
[0062] 圖18是示意性圖示根據(jù)本發(fā)明的實施例的包括半導體存儲系統(tǒng)的電子設備的框 圖。
[0063]圖19是示意性圖示根據(jù)本發(fā)明的實施例的包括半導體存儲系統(tǒng)的電子設備的框 圖。 W64]圖20是示意性圖示根據(jù)本發(fā)明的實施例的包括半導體存儲系統(tǒng)的電子設備的框 圖。
[0065] 圖21是示意性圖示根據(jù)本發(fā)明的實施例的包括半導體存儲系統(tǒng)的電子設備的框 圖。
[0066] 圖22是包括圖21中示出的電子設備的數(shù)據(jù)處理系統(tǒng)的框圖。
【具體實施方式】
[0067] W下將參照附圖更詳細地描述各種實施例。然而，本發(fā)明可W W不同的形式實現(xiàn)， 并且不應當被解釋為局限于本文所闡述的實施例。更確切地說，運些實施例被提供使得本 公開將是徹底的和完整的，并且將本發(fā)明的范圍充分地傳達給本領域技術人員。附圖不一 定成比例，并且在某些情況下，比例可W被放大W清楚地圖示實施例的特征。貫穿本公開， 相同的附圖標記在本發(fā)明的各種附圖和實施例中直接對應于相同的部分。還要注意的是， 在該說明書中，"連接/禪接"不僅指一個組件直接禪接另一個組件，還指通過中間組件間接 禪接另一個組件。另外，只要在句子中未明確提及，單數(shù)形式可W包括復數(shù)形式。應當容易 理解的是，本公開中的"在……上"和"在……之上"的含義應當W最廣義的方式來解釋，從 而"在……上"不僅意味著"直接在"某物"上"，還意味著通過其間的中間特征或?qū)佣?在" 某物"上"，并且"在……之上"不僅意味著直接在某物的頂部上，還意味著通過其間的中間 特征或?qū)佣谀澄锏捻敳可?。當?shù)谝粚颖环Q為"在"第二層"上"或者"在"襯底"上"時，其 不僅指第一層直接形成在第二層或襯底上的情況，還指第=層存在于第一層與第二層或襯 底之間的情況。
[0068] 圖3是示意性圖示根據(jù)本發(fā)明的實施例的半導體存儲系統(tǒng)10的框圖。 W例圖4A是圖示圖3中示出的半導體存儲系統(tǒng)10的詳細框圖。 陽070] 圖4B是圖示圖4A中示出的存儲塊211的電路圖。
[0071] 圖5是圖示圖4A中示出的存儲器控制器100的操作的流程圖。
[0072] 參照圖3和圖5,半導體存儲系統(tǒng)10可W包括半導體存儲器件200和存儲器控制 器 100。
[0073] 半導體存儲器件200可W在存儲器控制器100的控制下執(zhí)行擦除操作、編程操作 和讀取操作中的一個或更多個。半導體存儲器件200可W通過輸入/輸出線來接收命令 CMD、地址A孤R和數(shù)據(jù)DATA。半導體存儲器件200可W通過電源線來接收電源PWR W及通 過控制線來接收控制信號CT化?？刂菩盘朇T化可W包括命令鎖存使能（化巧信號、地址鎖 存使能（AL巧信號、忍片使能腳）信號、寫入使能（WE)信號、讀取使能觸）信號等。
[0074] 存儲器控制器100可W控制半導體存儲器件200的全部操作。存儲器控制器100 可W包括用于校正錯誤位的ECC單元130。ECC單元130可W包括ECC編碼器131和ECC 解碼器133。
[00巧]ECC編碼器131可W對要被編程在半導體存儲器件200中的數(shù)據(jù)執(zhí)行錯誤校正編 碼，W輸出添加有奇偶位的數(shù)據(jù)。奇偶位可W被儲存在半導體存儲器件200中。
[0076] ECC解碼器133可W對從半導體存儲器件200讀取的數(shù)據(jù)執(zhí)行錯誤校正解碼。ECC 解碼器133可W確定錯誤校正解碼是否成功，并且可W基于確定結(jié)果來輸出指示信號。ECC 解碼器133可W使用在ECC編碼時產(chǎn)生的奇偶位來校正數(shù)據(jù)的錯誤位。 陽077] 當錯誤位的數(shù)量超過ECC單元130的錯誤校正能力時，ECC單元130可W不校正 錯誤位。在運種情況下，ECC單元130可W產(chǎn)生錯誤校正失敗信號。
[007引 ECC單元130可W通過編碼調(diào)制（諸如低密度奇偶校驗（LDPC，low-density pa;rit5f-check)碼、博斯-喬赫里-霍克文黑姆度CH，Bose-Qiau化uri-Hocquen曲em)碼、 滿輪碼、里德-索羅口巧S，Reed-Solomon)碼、卷積碼、遞歸系統(tǒng)卷積巧SC)碼、格形編碼調(diào) 制（TCM)、塊編碼調(diào)制度CM)等）來校正錯誤。ECC單元130可W包括用于錯誤校正的所有 電路、系統(tǒng)或設備。
[0079] 根據(jù)本發(fā)明的實施例，ECC單元130可W使用硬判決數(shù)據(jù)化ard decision data) 和軟判決數(shù)據(jù)（soft decision data)來執(zhí)行錯誤位校正操作。
[0080] 存儲器控制器100和半導體存儲器件200可W被集成在單個半導體器件中。例如， 存儲器控制器100和半導體存儲器件200可W被集成在諸如固態(tài)驅(qū)動器（SSD)的單個半導 體器件中。固態(tài)驅(qū)動器可W包括用于將數(shù)據(jù)儲存在半導體存儲器中的儲存設備。當半導體 存儲系統(tǒng)10用在SSD中時，可W改善禪接至半導體存儲系統(tǒng)10的主機（未示出）的操作 速度。
[0081] 例如，存儲器控制器100和半導體存儲器件200可W被集成在單個半導體器件中 W構成存儲卡，諸如個人計算機存儲卡國際協(xié)會（PCMCIA)的PC卡、緊湊型閃存（CF)卡、 智能媒體（SM)卡、記憶棒、多媒體卡（MMC)、縮小尺寸多媒體卡巧S-MMC)、微型尺寸版本的 MMC (微型MMC)、安全數(shù)字（SD)卡、迷你安全數(shù)字（迷你 SD)卡、微型安全數(shù)字（微型SD) 卡、安全數(shù)字大容量（SDHC)和通用閃速儲存器OJF巧。
[0082] 再例如，半導體存儲系統(tǒng)10可W被提供為包括電子設備（諸如計算機、超移動 PC0JMPC)、工作站、網(wǎng)絡本、個人數(shù)字助手（PDA)、便攜式計算機、網(wǎng)絡平板電腦、無線電話、 移動電話、智能電話、電子書閱讀器、便攜式多媒體播放器（PMP)、便攜式游戲機、導航設備、 黑厘子、數(shù)字相機、數(shù)字多媒體廣播值MB)播放器、=維電視、智能電視、數(shù)字錄音機、數(shù)字 音頻播放器、數(shù)字圖像記錄儀、數(shù)字圖像播放器、數(shù)字錄像機、數(shù)字視頻播放器、數(shù)據(jù)中屯、的 儲存設備、能夠在無線環(huán)境中收發(fā)信息的設備、家庭網(wǎng)絡的電子設備中的一種、計算機網(wǎng)絡 的電子設備中的一種、遠程信息處理網(wǎng)絡的電子設備中的一種、射頻識別（RFID)設備或計 算系統(tǒng)的電子設備中的一種）的各種元件中的一種。
[0083] 參照圖4A，存儲器控制器100可W包括儲存單元IlOXPU 120、ECC單元130、主機 接口（1/巧140、存儲器接口（1/巧150、系統(tǒng)總線160和對數(shù)似然比化LR, log Ukelihood ratio)管理（MGT)單元170。儲存單元110可W操作作為CPU 120的工作存儲器。
[0084] 主機接口 140可W通過各種接口協(xié)議（諸如通用串行總線扣SB)、多媒體卡 (MMC)、外設組件互連快速（PCI-E)、小型計算機系統(tǒng)接口（SCSI)、串行連接SCSI (SA巧、串 行高級技術附件（SATA)、并行高級技術附件（PATA)、增強型小型磁盤接口巧SDI)和集成驅(qū) 動電路（IDE))中的一種或更多種與主機通信。
[0085] ECC單元130可W檢測和校正包括在從半導體存儲器件200讀取的數(shù)據(jù)中的錯誤。 存儲器接口 150可W與半導體存儲器件200接口。CPU 120可W執(zhí)行各種控制操作。
[0086] LLR管理單元170可W確定是否更新在軟判決ECC解碼操作成功時使用的LLR表 格，在需要時可W更新LLR表格，W及可W確定在下一軟判決ECC解碼操作中要使用LLR表 格中的哪一個LLR表格。LLR表格可W被儲存在儲存單元110和LLR管理單元170中的一 個中。LLR管理單元170可W安裝在ECC單元130中。
[0087] 半導體存儲器件200可W包括存儲單元陣列210、控制電路220、電壓供應單元 230、電壓傳送單元240、讀取/寫入電路250和列選擇單元260。
[0088] 存儲單元陣列210可W包括多個存儲塊211。用戶數(shù)據(jù)可W被儲存在存儲塊211 中。
[0089] 參照圖4B，存儲塊211可W包括分別禪接至位線BLO至BLm-I的多個單元串221。 每列的單元串221可W包括一個或更多個漏極選擇晶體管DST和一個或更多個源極選擇晶 體管SST。多個存儲單元MCO至MCn-I (或存儲單元晶體管）可W串行禪接在選擇晶體管 DST和SST之間。存儲單元MCO至MCn-I中的每個可W由在每個單元中儲存多位的數(shù)據(jù)信 息的多電平單元（MLC)形成。單元串211可W分別電禪接至位線BLO至BLm-1。
[0090] 圖4B示例性地圖示包括與非（NAND)型閃速存儲單元的存儲塊211。然而，半導體 存儲器件200的存儲塊211不局限于NAND閃速存儲器，而是可W包括或非（NOR)型閃速存 儲器、其中組合兩種或更多種類型的存儲單元的混合閃速存儲器W及其中控制器被嵌入存 儲忍片內(nèi)部的一體NAND閃速存儲器（one-NAND flash memcxry)。半導體器件的操作特性可 W應用至其中電荷儲存層由絕緣層形成的電荷捕獲閃存（CTF) W及其中電荷儲存層由導 電浮柵形成的閃速存儲器件。
[0091] 返回參照圖4A，控制電路220可W控制與半導體存儲器件200的編程操作、擦除操 作和讀取操作有關的全部操作。
[0092] 根據(jù)操作模式，電壓供應單元230可W將字線電壓（例如，編程電壓、讀取電壓和 通過電壓）提供給相應的字線，并且可W將電壓提供給塊體（例如，其中形成有存儲單元的 阱區(qū)）。電壓供應單元230的電壓產(chǎn)生操作可W在控制電路220的控制下執(zhí)行。
[0093] 電壓供應單元230可W產(chǎn)生用于產(chǎn)生多個讀取數(shù)據(jù)的多個可變讀取電壓。
[0094] 電壓傳送單元240可W選擇存儲單元陣列210的存儲塊211 (或扇區(qū)）中的一個， 并且可W在控制電路220的控制下選擇選中存儲塊的字線中的一個。電壓傳送單元240可 W在控制電路220的控制下將從電壓供應單元230產(chǎn)生的字線電壓提供給選中字線或未選 中字線。
[0095] 讀取/寫入電路250可W由控制電路220控制，并且可W根據(jù)操作模式來操作為 感測放大器或?qū)懭腧?qū)動器。例如，在驗證/讀取操作期間，讀取/寫入電路250可W操作為 用于從存儲單元陣列210讀取數(shù)據(jù)的感測放大器。在讀取操作期間，列選擇單元260可W 基于列地址信息來將從讀取/寫入電路250讀取的數(shù)據(jù)輸出至外部（例如，存儲器控制器 100)。另一方面，在驗證操作期間，讀取數(shù)據(jù)可W被提供至包括在半導體存儲器件200中的 通過/失敗驗證電路（未圖示），W及可W用于確定存儲單元的編程操作是否成功。
[0096] 在編程操作期間，讀取/寫入電路250可W操作為用于基于要被儲存在存儲單元 陣列210中的數(shù)據(jù)來驅(qū)動位線的寫入驅(qū)動器。在編程操作期間，讀取/寫入電路250可W 從緩沖器（未圖示）接收要被寫入在存儲單元陣列210中的數(shù)據(jù)，并且可W基于接收到的 數(shù)據(jù)來驅(qū)動位線。為此，讀取/寫入電路250可W包括分別與列（或位線）或列對（或位 線對）相對應的多個頁緩沖器（PB)251。多個鎖存器可W包括在頁緩沖器251的每個中。
[0097] 參照圖4A和圖5,存儲器控制器100的操作可W包括第一 ECC解碼步驟S510,并 且可W另外包括第二ECC解碼步驟S530。
[0098] 例如，第一 ECC解碼步驟S510可W是對預定長度的數(shù)據(jù)的硬判決ECC解碼，預定 長度的數(shù)據(jù)通過硬讀取電壓Vhd從存儲塊211的存儲單元讀取。第一 ECC解碼步驟S510可 W包括步驟S511至步驟S515。
[0099] 例如，第二ECC解碼步驟S530可W是在第一 ECC解碼步驟S510的硬判決ECC解 碼最終失敗時，通過使用硬讀取電壓Vhd周圍的軟讀取電壓V SD來形成軟判決數(shù)據(jù)而對數(shù)據(jù) 進行的軟判決ECC解碼。第二ECC解碼步驟S530可W包括步驟S531至步驟S535。
[0100] 在步驟S511，可W通過硬讀取電壓Vhd從半導體存儲器件200讀取數(shù)據(jù)。存儲器 控制器100可W將讀取命令和地址提供給半導體存儲器件200。半導體存儲器件200可W 響應于讀取命令和地址來使用硬讀取電壓Vhd從其讀取數(shù)據(jù)。讀取數(shù)據(jù)可W提供給存儲器 控制器100。 陽101] 在步驟S513,可W執(zhí)行作為第一 ECC解碼的硬判決ECC解碼。ECC單元130可W 通過使用錯誤校正碼來對通過硬讀取電壓Vhd從半導體存儲器件200讀取的數(shù)據(jù)（W下"硬 讀取數(shù)據(jù)"）執(zhí)行硬判決ECC解碼。
[0102] 在步驟S515,可W確定硬判決ECC解碼是成功還是失敗。目P，在步驟S515處，可 W確定在步驟S513處通過硬判決ECC解碼從硬讀取數(shù)據(jù)解碼的數(shù)據(jù)（W下"硬讀取解碼數(shù) 據(jù)"）的錯誤是否被校正。例如，存儲器控制器100可W通過使用奇偶校驗矩陣來確定硬讀 取解碼數(shù)據(jù)的錯誤是否被校正。例如，當奇偶校驗矩陣與硬讀取解碼數(shù)據(jù)的乘積結(jié)果是零 向量（時，可W確定硬讀取解碼數(shù)據(jù)被校正。另一方面，當奇偶校驗矩陣與硬讀取解 碼數(shù)據(jù)的乘積結(jié)果不是零向量（"如'）時，可W確定硬讀取解碼數(shù)據(jù)未被校正。 陽103] 當作為步驟S515的確定結(jié)果而確定硬讀取解碼數(shù)據(jù)被校正時，可W在步驟S520 處確定在步驟S511處通過硬讀取電壓Vhd的讀取操作成功，并且存儲器控制器100的操作 可W結(jié)束。硬讀取解碼數(shù)據(jù)現(xiàn)在可W是錯誤校正的數(shù)據(jù)，并且可W向外提供或者用在存儲 器控制器100中。
[0104] 當作為步驟S515的確定結(jié)果而確定硬讀取解碼數(shù)據(jù)未被校正時，可W執(zhí)行第二 ECC解碼步驟S530。
[01化]在步驟S531，可W通過軟讀取電壓Vsd從半導體存儲器件200讀取數(shù)據(jù)。例如，可 W對通過硬讀取電壓Vhd對其執(zhí)行第一 ECC解碼步驟S510的存儲單元執(zhí)行通過軟讀取電壓 Vsd的額外讀取操作。軟讀取電壓V SD可W具有與硬讀取電壓V HD不同的電平。 陽106] 在步驟S533,可W執(zhí)行作為第二ECC解碼的軟判決ECC解碼?？蒞基于包括硬讀 取數(shù)據(jù)和通過軟讀取電壓Vsd從存儲單元讀取的軟讀取數(shù)據(jù)的數(shù)據(jù)來執(zhí)行軟判決ECC解碼。 硬讀取電壓Vhd和軟讀取電壓V SD可W具有不同的電平。 陽107] 例如，半導體存儲器件200的存儲單元MCO至MCn-I中的每個可W屬于包括7個 編程狀態(tài)Pl至P7和1個擦除狀態(tài)E的闊值電壓分布中的一個。 陽10引硬讀取電壓Vhd可W具有在多個狀態(tài)巧和Pl至P7)的2個相鄰狀態(tài)之間的電平。 軟讀取電壓Vsd中的每個（其不同于硬讀取電壓V J可W具有在多個狀態(tài)巧和Pl至P7) 的2個相鄰狀態(tài)之間的電平。
[0109] 通過硬讀取電壓Vhd從存儲單元MCO至MCn-I讀取的硬讀取數(shù)據(jù)W及通過軟讀取 電壓Vsd從存儲單元MCO至MCn-I讀取的軟讀取數(shù)據(jù)可W具有不同的值。例如，在存儲單元 MCO至MCn-I中可W存在具有比正常邏輯狀態(tài)的闊值電壓分布高或低的闊值電壓的尾存儲 單元（tailed memcxry cell)。通過硬讀取電壓Vhd從尾存儲單元讀取的硬讀取數(shù)據(jù)W及通 過軟讀取電壓Vsd從尾存儲單元讀取的軟讀取數(shù)據(jù)可W具有不同的值。當執(zhí)行通過軟讀取 電壓Vsd的額外讀取操作W及通過硬讀取電壓V HD的讀取操作時，可W獲得有關于存儲單元 MCO至MCn-I (即，尾存儲單元）的闊值電壓的額外信息。
[0110] 當獲得額外信息時，存儲單元MCO至MCn-I的數(shù)據(jù)屬于第一狀態(tài)（即，"1")或第 二狀態(tài)（即，"0")的概率（即，似然比）可W增加。即，ECC解碼的可靠性可W增加。存儲 器控制器100可W基于通過硬讀取電壓Vhd的硬讀取數(shù)據(jù)W及通過軟讀取電壓V SD的軟讀取 數(shù)據(jù)來執(zhí)行軟判決ECC解碼。 陽111] 在步驟S535,可W確定軟判決ECC解碼是成功還是失敗。目P，在步驟S535,可W確 定在步驟S533處通過軟判決ECC解碼而從軟讀取數(shù)據(jù)解碼的數(shù)據(jù)（W下"軟讀取解碼數(shù) 據(jù)"）的錯誤是否被校正。例如，存儲器控制器100可W通過使用奇偶校驗矩陣來確定軟讀 取解碼數(shù)據(jù)的錯誤是否被校正。例如，當奇偶校驗矩陣與軟讀取解碼數(shù)據(jù)的乘積結(jié)果是零 向量（時，可W確定軟讀取解碼數(shù)據(jù)被校正。另一方面，當奇偶校驗矩陣與軟讀取解 碼數(shù)據(jù)的乘積結(jié)果不是零向量（"如'）時，則可W確定軟讀取解碼數(shù)據(jù)未被校正。
[0112] 在第一 ECC解碼步驟S510期間的奇偶校驗矩陣與硬讀取解碼數(shù)據(jù)的乘積處理可 W與在第二ECC解碼步驟S530期間的奇偶校驗矩陣與軟讀取解碼數(shù)據(jù)的乘積處理相同。
[0113] 當作為步驟S535的確定結(jié)果而確定軟讀取解碼數(shù)據(jù)被校正時，可W在步驟S520 確定在步驟S531處通過軟讀取電壓Vsd的讀取操作成功，并且存儲器控制器100的操作可 W結(jié)束。軟讀取解碼數(shù)據(jù)現(xiàn)在可W是錯誤校正的數(shù)據(jù)，并且可W向外提供或者用在存儲器 控制器100中。
[0114] 當作為步驟S535的確定結(jié)果而確定軟讀取解碼數(shù)據(jù)未被校正時，可W在步驟 S540確定存儲器控制器100對存儲單元MCO至MCn-I的讀取操作最終失敗，并且存儲器控 制器100的操作可W結(jié)束。 陽115] 圖6A是圖示由泰納圖（tanner graph)表示的LDPC解碼的示意圖。 陽116] 圖她是圖不LDPC碼的不意圖。
[0117] 圖6C是圖示根據(jù)LDPC解碼的校驗子校驗（syn化ome check)處理的示意圖。
[0118] 錯誤效驗碼巧CC)通常用在儲存系統(tǒng)中。在儲存設備中出現(xiàn)的各種物理現(xiàn)象導致 惡化儲存信息的噪音效應。錯誤校正編碼方案可W用于保護儲存信息避免錯誤。運通過在 將信息儲存在存儲器件中之前將信息編碼來完成。編碼處理通過將冗余添加至信息來將信 息位序列變換為碼字。然后可W使用該冗余來通過解碼處理從可能惡化的碼字恢復信息。
[0119] 在迭代編碼方案中，碼被構造為幾個簡單構成碼的串接，并且通過在接收簡單構 成碼的解碼器之間交換信息而基于迭代解碼算法來解碼。通常，碼可W使用描述構成碼之 間的互連的二部圖化ipartite graph)或泰納圖來定義。在運種情況下，解碼可W被視為 通過圖形邊緣的迭代消息。
[0120] 迭代碼可W包括低密度奇偶校驗（LDPC)碼。LDPC碼是由稀疏奇偶校驗矩陣H定 義的線性二元分組碼（linear binary block code)。 陽121] 參照圖6A，LDPC碼具有奇偶校驗矩陣，其中，奇偶校驗矩陣在每行和每列中包括 非常少量的LLDPC碼的結(jié)構可W通過泰納圖來定義，其中，泰納圖包括校驗節(jié)點610、可變 節(jié)點620和用于連接校驗節(jié)點610與可變節(jié)點620的邊緣615。在校驗節(jié)點處理之后從校 驗節(jié)點610發(fā)送至可變節(jié)點620的值變?yōu)樾ｒ灩?jié)點消息615A，在可變節(jié)點處理之后從可變 節(jié)點620發(fā)送至校驗節(jié)點610的值變?yōu)榭勺児?jié)點消息615B。
[0122] 初始消息是由可變節(jié)點620處理的輸入對數(shù)似然比化LR)。之后將詳細描述化R。
[0123] 基于"和-積"算法通過迭代解碼來執(zhí)行LDPC碼的解碼處理?？蒞基于作為和-積 算法的簡化版本的諸如"最小和"算法的次優(yōu)消息傳遞算法（suboptimal message-passing algorithm)來提供解碼方法。
[0124] 例如，參照圖她，LDPC碼的泰納圖包括：表示LDPC碼的奇偶校驗等式的5個校驗 節(jié)點610、表示碼符號的10個可變節(jié)點620、W及表示校驗節(jié)點610與可變節(jié)點620之間的 關系的邊緣615。邊緣615將每個校驗節(jié)點610連接至可變節(jié)點620中的相對應的可變節(jié) 點620,可變節(jié)點620表示包括在由校驗節(jié)點610表示的奇偶校驗等式中的碼符號。圖6B 示例性圖示規(guī)則LDPC碼，其中禪接至校驗節(jié)點610中的每個的可變節(jié)點620的數(shù)量固定為 4,禪接至可變節(jié)點620中的每個的校驗節(jié)點610數(shù)量固定為2。
[0125] 圖6C示出與泰納圖相對應的奇偶校驗矩陣H。奇偶校驗矩陣H與奇偶校驗等式的 圖形表示相類似。在奇偶校驗矩陣H中，在行和列二者中都包括相同數(shù)量的1。目P，奇偶校 驗矩陣H的每列具有同每個可變節(jié)點620與校驗節(jié)點610之間的連接相對應的兩個1，每行 具有同每個校驗節(jié)點610與可變節(jié)點620之間的連接相對應的四個1。 陽126] 通過迭代在泰納圖中的可變節(jié)點620與校驗節(jié)點610之間交換消息（在每個節(jié)點 中產(chǎn)生和更新）的處理來執(zhí)行解碼LDPC碼的處理。在運種情況下，每個節(jié)點基于和-積算 法或類似的次優(yōu)算法來更新消息。
[0127] 對具有預定長度的數(shù)據(jù)（通過第一硬讀取電壓Vhd從存儲塊211的存儲單元讀?。?的LDPC解碼可W包括多個迭代，每個迭代包括校驗節(jié)點610的更新、可變節(jié)點620的更新 W及在可變節(jié)點620的初始更新之后的校驗子校驗。在單個迭代之后，當校驗子校驗的結(jié) 果滿足預定條件時，LDPC解碼可W結(jié)束。當校驗子校驗的結(jié)果不滿足預定條件時，可W對 存儲塊211的存儲單元執(zhí)行另一單個迭代。迭代次數(shù)可W局限于最大讀取計數(shù)。當校驗子 校驗的結(jié)果不滿足預定條件直到迭代次數(shù)達到最大讀取計數(shù)為止時，對數(shù)據(jù)的LDPC解碼 可W被確定為ECC解碼失敗。
[0128] 參照圖6C，校驗子校驗是識別奇偶校驗矩陣H與向量"X"的乘積結(jié)果化t是否滿 足預定條件的處理，其中，向量"1"通過更新可變節(jié)點620而獲得。當奇偶校驗矩陣H與向 量"1"的乘積結(jié)果松變成零向量（"0")時，貝峨積結(jié)果化可W被評估為滿足預定條件。 陽129] 圖6C示出校驗子校驗處理。圖6C示例性示出非零向量"01000"作為乘積結(jié)果 吧t，因此圖6C示出了校驗子校驗不滿足預定條件并且應當執(zhí)行另一單個迭代。 陽130] 圖7A是圖示存儲單元的闊值電壓分布的各個形態(tài)W及與闊值電壓分布相對應的 合適的LLR值的示意圖。 陽13U 圖7B是圖示根據(jù)本發(fā)明的實施例的LLR值的更新的示意圖。
[0132]圖7C是圖示根據(jù)本發(fā)明的實施例的獲得每個LLR值的錯誤位的數(shù)量和非錯誤位 的數(shù)量的處理的示意圖。
[0133] 如上面參照圖5所描述的，第二ECC解碼步驟S530可W是在第一 ECC解碼步驟 S510的硬判決ECC解碼最終失敗時，通過使用硬讀取電壓Vhd周圍的軟讀取電壓Vsd來形成 軟判決數(shù)據(jù)而對數(shù)據(jù)進行軟判決ECC解碼的步驟。
[0134] 可W通過多個軟讀取電壓Vsd來執(zhí)行軟判決ECC解碼，每個軟讀取電壓V SD在電壓 電平上與預定硬讀取電壓VJ'司隔開不同的量化間距的量。例如，低密度奇偶校驗（LDPC) 解碼（是適用于NAND閃速存儲器件的軟判決ECC解碼技術中的一種）通過基于軟讀取數(shù) 據(jù)或?qū)?shù)似然比化LR) W迭代方式來執(zhí)行軟判決ECC解碼而具有很好的性能。
[0135] 在LDPC解碼期間，可W通過多個軟讀取電壓Vsd經(jīng)由對存儲單元的讀取操作來產(chǎn) 生LLR，其中，每個軟讀取電壓Vsd具有距離預定硬讀取電壓V HD的不同的量化間隔。
[0136] 圖7A示例性圖示存儲單元的闊值電壓分布W及用于讀取儲存在存儲單元中的數(shù) 據(jù)的讀取電壓。讀取電壓示例性地包括單個預定硬讀取電壓（"讀取偏壓"）和六個軟讀取 電壓VsD，每個軟讀取電壓Vsd具有距離預定硬讀取電壓（"讀取偏壓"）的不同的量化間隔。 六個軟讀取電壓Vsd形成與屯個LLR值相對應的屯個軟電平部分，屯個LLR值是范圍從-3 到3的整數(shù)。軟讀取電壓Vsd的電平或軟電平可W分別通過量化間隔的大小來確定。 陽137] 另外，圖7A示例性示出與闊值電壓分布的各個形態(tài)相對應的合適的LLR值。化R 值可W表示從存儲單元讀取的數(shù)據(jù)是"1"或"0"的概率指數(shù)，并且可W由式1表示。
[0138][式 U 陽 139]
[0140] 當由式1表示的LLR值是正數(shù)時，讀取數(shù)據(jù)是"0"的概率相對高。當LLR值是負數(shù) 時，讀取數(shù)據(jù)是"1"的概率相對高。LLR值的大小表示概率的可靠性。LLR值的大小越大， 概率的可靠性越大。 陽141] 例如，如圖7A所示，與比預定硬讀取電壓（"讀取偏壓"）低的闊值電壓分布相對 應的負LLR值可W表示通過比預定硬讀取電壓（"讀取偏壓"）低的讀取電壓讀取的數(shù)據(jù)具 有為"1"的更高概率。另一方面，與比預定硬讀取電壓（"讀取偏壓"）高的闊值電壓分布 相對應的正LLR值可W表示通過比預定硬讀取電壓（"讀取偏壓"）高的讀取電壓讀取的數(shù) 據(jù)具有為"0"的更高概率。
[0142] 直觀地，相對難W確定通過圖7A的闊值電壓分布的重疊部分的讀取電壓讀取的 數(shù)據(jù)是"0"還是"1"，并且難W相信確定結(jié)果具有好的可靠性。另一方面，確定通過圖7A的 闊值電壓分布的非重疊部分的讀取電壓讀取的數(shù)據(jù)是"0"還是"1"相對容易，并且容易相 信確定結(jié)果具有好的可靠性。 陽143] 可靠性由LLR值的大小來表示。例如，如圖7A所示，隨著闊值電壓分布重疊更多， LLR值的大小變得更小，并且隨著闊值電壓分布重疊更少，LLR值的大小變得更大。
[0144] 例如，用于讀取數(shù)據(jù)的LLR值可W用在LDPC解碼處理中。用于讀取數(shù)據(jù)的LLR值 可W用作W上參照圖6A至圖6C所描述的LDPC解碼處理的輸入值。LDPC解碼處理假設： 在讀取數(shù)據(jù)有錯誤時，LLR值的大小更小。因此，當參照圖6A至圖6C描述的單個迭代失敗 時，存儲器控制器100可W基于單個迭代的結(jié)果來改變LLR值，并且可W基于改變的LLR值 來再次執(zhí)行單個迭代W用于錯誤校正。
[0145] 可W在假設存儲單元的闊值電壓分布的初始形態(tài)的情況下確定初始LLR值。例 如，如圖7A所示，對于具有"壽命起點（S化)"狀態(tài)的存儲單元的闊值電壓分布，軟電平部分 可W位于闊值電壓分布的重疊部分的中屯、上。 陽146] 闊值電壓分布的初始形態(tài)可W通過存儲單元特性的劣化而變得變形或扭曲。在運 種情況下，采用初始LLR值的錯誤校正不會成功。由于各種原因，闊值電壓分布可W變形或 扭曲，諸如圖7A中示例性地示出的"受壓分布"、"偏移分布"和"非對稱分布"。應當根據(jù)闊 值電壓分布的變形或扭曲來更新軟電平部分和對應的LLR值。通過根據(jù)闊值電壓分布的變 形或扭曲而更新的LLR值的錯誤校正可W具有比通過初始LLR值的錯誤校正更高的成功機 會。
[0147] 可W基于預定硬讀取電壓（"讀取偏壓"）來改變軟電平部分，硬讀取電壓（"讀 取偏壓"）可W根據(jù)闊值電壓分布的變形或扭曲來確定。
[0148] 圖7B示例性圖示當存在存儲單元的闊值電壓分布的變形或扭曲時，根據(jù)本發(fā)明 的實施例的更新軟電平部分的LLR值的處理。 陽149] 參照圖7B，缺省LLR值（"缺省化R")被示例性地設置為范圍為從-3到3的屯個 整數(shù)，屯個整數(shù)分別對應于屯個軟電平部分。
[0150] 當存儲器控制器100對來自具有如圖7B所示的變形或扭曲的闊值電壓分布的存 儲單元的讀取數(shù)據(jù)執(zhí)行ECC解碼操作時，對于與軟電平部分相對應的相應LLR值來講，讀取 數(shù)據(jù)的二進制位可W被分類為錯誤位和非錯誤位。存儲器控制器100可W通過將缺省化R 值（"缺省化R")分配至讀取數(shù)據(jù)的每個二進制位來對讀取數(shù)據(jù)執(zhí)行ECC解碼操作，并且 可W將讀取數(shù)據(jù)的每個二進制位確定為錯誤位和非錯誤位中的一個。從讀取數(shù)據(jù)檢測到錯 誤位并非意味著ECC解碼操作的失敗，ECC解碼操作可W通過檢測到的錯誤位的錯誤校正 而成功。 陽151] 圖7B示例性地圖示作為ECC解碼操作的結(jié)果的對于分別與軟電平部分相對應的 每個LLR值來講的錯誤位的數(shù)量（"錯誤位的#")和非錯誤位的數(shù)量（"非錯誤位的#")。 圖7C示例性地圖示針對分別與軟電平部分相對應的每個LLR值來獲得錯誤位的數(shù)量（"錯 誤位的#")和非錯誤位的數(shù)量（"非錯誤位的#")的處理。 陽15引參照圖7C，例如，當從存儲單元讀取的數(shù)據(jù)（"讀取數(shù)據(jù)"）的二進制位是"0 1 1 0 0 1 0 1 1"時，存儲器控制器100可W通過將值"3 -3 -1 1 0 -2 3 -1 -2"作為缺省 LLR值（"缺省化R")的對應缺省LLR值（"對應化R")分配至讀取數(shù)據(jù)（"0 1 1 0 0 1 0 1 1")的相應的二進制位，來對讀取的數(shù)據(jù)（"讀取數(shù)據(jù)"）的二進制位執(zhí)行ECC解碼操 作或LDPC解碼操作，并且可W將讀取數(shù)據(jù)的每個二進制位確定為錯誤位和非錯誤位中的 一個。當作為LDPC解碼操作的結(jié)果的解碼的數(shù)據(jù)（"解碼數(shù)據(jù)"）是"0 1 1 1 0 1 0 0 1" 時，對于被分別分配至二進制位的缺省LLR值中的每個，可W獲得錯誤位的數(shù)量（"錯誤位 的#")和非錯誤位的數(shù)量（"非錯誤位的#")。例如，圖7C圖示對于被分配的缺省LLR值 ("缺省LLR") "-1"來講的錯誤位的數(shù)量（"錯誤位的#")和非錯誤位的數(shù)量（"非錯誤 位的#")分別是"1"。 陽153] 返回參照圖7B，根據(jù)本發(fā)明的實施例，可W基于獲得的錯誤位的數(shù)量（"錯誤位的 #")和非錯誤位的數(shù)量（"非錯誤位的#")來更新LLR值。圖7B示例性地圖示值"-2. 52 -0. 95 -0. 28 0. 10 0. 78 1. 73 2. 70"作為更新LLR值（"估計新化R")。圖7B中圖示的 整數(shù)LLR值（"新化R(3位整數(shù)）"）可W通過將更新LLR值（"估計新化R")四舍五入從 更新化R("估計新化R")獲得。
[0154] 根據(jù)本發(fā)明的實施例，可W通過式2來更新LLR值。
[0155] [式引 陽 156]
[0157] 式2的結(jié)果可W表示LLR值，LLR值可W通過W上參照圖5描述的軟判決ECC解 碼來估計。
[0158] 如上所述，可W通過多個軟讀取電壓Vsd來執(zhí)行軟判決ECC解碼，每個軟讀取電壓 Vs廟電壓電平上與預定硬讀取電壓V J司隔開不同的量化間隔的量。因此，存儲器控制器 100可W運樣執(zhí)行軟判決ECC解碼，即：使用多個軟讀取電壓Vsd來執(zhí)行多個軟讀取操作；確 定來自存儲單元的讀取數(shù)據(jù)的二進制位所屬的軟電平部分；W及將與確定的軟電平部分相 對應的LLR值分配至讀取數(shù)據(jù)的二進制位。
[0159] 可W根據(jù)式3來估計要被分配至讀取數(shù)據(jù)的二進制位的LLR值，式3基于式1。 陽160][式引
[0161]
[0162] 式3可W巧不刃h舊的A 4。
[0163] 圖7B示例性圖示與范圍為從-3到3的屯個整數(shù)化R值相對應的屯個軟電平部分。 屯個軟電平部分由六個軟讀取電壓Vsd形成，每個軟讀取電壓V SD在電壓電平上與預定硬讀 取電壓（"讀取偏壓"）間隔開不同的量化間隔的量。例如，作為ECC解碼結(jié)果的被分配值 為"-2"的缺省LLR值（"缺省化R")的二進制位之中，錯誤位的數(shù)量（"錯誤位的#")是 25,非錯誤位的數(shù)量（"非錯誤位的#")是225。直觀地，在對應于值為"-2"的缺省LLR值 ("缺省化R")并在電壓電平上低于預定硬讀取電壓（"讀取偏壓"）的軟電平部分中，被 確定為"1"的位是非錯誤位，被確定為"0"的位是錯誤位。
[0164] 在電壓電平比預定硬讀取電壓（"讀取偏壓"）低的負缺省LLR值（"缺省化R") 的軟電平部分中，被確定為"1"的位是非錯誤位，被確定為"0"的位是錯誤位。類似地，在 電壓電平比預定硬讀取電壓（"讀取偏壓"）高的正缺省LLR值（"缺省化R")的軟電平部 分中，被確定為"1"的位是錯誤位，被確定為"0"的錯誤位是非錯誤位。
[0165] 因此，使用被確定為"0"和"1"的位的數(shù)量的式3可W被表示為使用錯誤位和非 錯誤位的數(shù)量的式4。 陽 166][式 4] 陽 167]
[0168] 結(jié)果，根據(jù)本發(fā)明的實施例，存儲器控制器100可W通過分別將缺省LLR值（"缺 省化R")分配至讀取數(shù)據(jù)的二進制位來執(zhí)行軟判決ECC解碼。結(jié)果，存儲器控制器100可 W通過針對被分配的缺省LLR值（"缺省化R")的錯誤位的數(shù)量（"錯誤位的#")和非錯 誤位的數(shù)量（"非錯誤位的#") W及式2或式4來更新LLR值。 陽169] 例如，如圖7B所示，當在作為ECC解碼的結(jié)果的被分配值為"-2"的缺省LLR值 ("缺省化R")的二進制位之中，錯誤位的數(shù)量（"錯誤位的#")是25而非錯誤位的數(shù)量 ("非錯誤位的#")是225時，缺省LLR值（"缺省化R")的值"-2"可W被更新為值95" 作為更新LLR值（"估計新化R")，或者被更新為值"-1"作為整數(shù)LLR值（"新化R(3位 整數(shù)）"）。 陽170] 圖8A是圖示根據(jù)本發(fā)明的實施例的存儲器控制器100的操作的流程圖。 陽171] 圖8A中圖示的操作可W對應于W上參照圖5描述的第二ECC解碼步驟S530。例 如，圖8A中圖示的操作可W是在第一 ECC解碼步驟S510的硬判決ECC解碼最終失敗時，通 過形成針對軟讀取電壓Vsd的軟判決數(shù)據(jù)而對數(shù)據(jù)進行的軟判決ECC解碼操作。
[0172] 在步驟S811，存儲器控制器100可W例如通過與W上參照圖7A至圖7C描述的屯 個軟電平部分相對應的六個軟讀取電壓Vsd來從半導體存儲器件200讀取數(shù)據(jù)。例如，存儲 器控制器100可W使用軟讀取電壓Vsd對使用硬讀取電壓V HD對其執(zhí)行第一 ECC解碼步驟 S510的存儲單元執(zhí)行額外讀取操作。軟讀取電壓Vsd可W具有與硬讀取電壓V HD不同的電 平。存儲器控制器100可W通過使用與軟電平部分相對應的多個軟讀取電壓Vsd執(zhí)行多個 軟讀取操作，來確定讀取數(shù)據(jù)的位屬于軟電平部分中的哪一個。 陽17引在步驟S813,存儲器控制器100可W通過參考缺省LLR表化RTwu來將缺省LLR值 分別分配至步驟S811的讀數(shù)數(shù)據(jù)的二進制位。缺省LLR表化RTwu可W定義分別分配給軟 電平部分的缺省LLR值。缺省LLR表化RTwu可W被儲存在儲存單元110和LLR管理單元 170中的一個中。
[0174] 在步驟S815,存儲器控制器100可W基于被分配至讀取數(shù)據(jù)的二進制位的缺省 LLR值來執(zhí)行軟判決ECC解碼操作?？蒞由ECC單元130來執(zhí)行軟判決ECC解碼操作。可 W基于包括對其執(zhí)行硬判決ECC解碼的硬讀取數(shù)據(jù)W及通過軟讀取電壓Vsd從存儲單元讀 取的軟讀取數(shù)據(jù)的數(shù)據(jù)來執(zhí)行軟判決ECC解碼操作。硬讀取電壓Vhd和軟讀取電壓V SD可W 具有不同的電平。當通過軟讀取電壓Vsd的額外讀取操作W及通過硬讀取電壓V HD的讀取操 作被執(zhí)行時，可W獲得有關于存儲單元的闊值電壓的額外信息。當獲得額外信息時，存儲單 元的數(shù)據(jù)屬于第一狀態(tài)（即，"1")或第二狀態(tài)（即，"0")的概率（即，似然比）可W增大。 即，ECC解碼的可靠性可W提高。存儲器控制器100可W基于通過硬讀取電壓Vhd的硬讀取 數(shù)據(jù)W及通過軟讀取電壓Vsd的軟讀取數(shù)據(jù)來執(zhí)行軟判決ECC解碼操作。 陽1巧]在步驟S817，可W判斷軟判決ECC解碼是成功還是失敗。目P，在步驟S817，可W判 斷在步驟S815通過軟判決ECC解碼從軟讀取數(shù)據(jù)解碼的軟讀取解碼數(shù)據(jù)的錯誤是否被校 正。例如，存儲器控制器100可W通過使用奇偶校驗矩陣來確定軟讀取解碼數(shù)據(jù)的錯誤是 否被校正。例如，當奇偶校驗矩陣與軟讀取解碼數(shù)據(jù)的乘積結(jié)果是零向量（"如'）時，可W 確定軟讀取解碼數(shù)據(jù)被校正。另一方面，當奇偶校驗矩陣與軟讀取解碼數(shù)據(jù)的乘積結(jié)果不 是零向量（時，可W確定軟讀取解碼數(shù)據(jù)未被校正。
[0176] 當作為步驟S817的判斷結(jié)果而確定軟讀取解碼數(shù)據(jù)被校正時，在步驟S819可W 確定在步驟S811通過軟讀取電壓Vsd的讀取操作成功。
[0177] 當在步驟S819確定步驟S815處的軟判決ECC解碼操作成功時，存儲器控制器100 的LLR管理單元170可W在步驟S821確定是否產(chǎn)生或更新更新LLR表格化RTwdt。更新 LLR表格化RTupdt可W定義如W上參照圖7B所描述的更新LLR值（"估計新化R")或整數(shù) LLR值（"新LLR(3位整數(shù)）"）。例如，LLR管理單元170可W基于W下因素中的一個或更 多個來確定是否產(chǎn)生或更新更新LLR表格化RTupdt: (1)作為步驟S815的軟判決ECC解碼 操作的成功結(jié)果的讀取數(shù)據(jù)中的錯誤校正位的數(shù)量（即，步驟S811處的讀取數(shù)據(jù)的錯誤位 之中的通過軟判決ECC解碼操作而校正的位的數(shù)量）；（2)在步驟S815的軟判決ECC解碼 操作成功W前軟讀取操作的數(shù)量；W及（3) W上參照圖6C描述的LDPC解碼操作的迭代次 數(shù)。例如，當考慮錯誤校正位的數(shù)量而軟讀取操作的數(shù)量W及LDPC解碼操作的迭代次數(shù)中 的一個或更多個相對大時，LLR管理單元170可W確定產(chǎn)生或更新更新LLR表格化RTwdt。 例如，當對于預定數(shù)量的錯誤校正位來講，軟讀取操作的數(shù)量W及LDPC解碼操作的迭代次 數(shù)中的一個或更多個大于預定闊值時，LLR管理單元170可W確定產(chǎn)生或更新更新LLR表 格化 RTupdt。 陽178] 當作為步驟S821的結(jié)果而確定不產(chǎn)生或更新更新化R表格化RTwdt時，軟判決ECC 解碼可W結(jié)束。軟讀取解碼數(shù)據(jù)現(xiàn)在可W是錯誤校正的數(shù)據(jù)，并且可W向外提供或用在存 儲器控制器100中。
[0179] 例如，當作為步驟S821的結(jié)果而確定產(chǎn)生或更新更新LLR表格化RTupdt時，如果 更新LLR表格化RTwdt已經(jīng)產(chǎn)生，則LLR管理單元170在步驟S823處可W更新更新LLR表 格化RTupdt,如果更新LLR表格化RTupdt還未產(chǎn)生，則LLR管理單元170可W產(chǎn)生更新LLR表 格化RTwdt。再例如，當作為步驟S821的結(jié)果而確定產(chǎn)生或更新更新LLR表格化RTwdt時， LLR管理單元170在步驟S823處可W更新初始儲存的更新LLR表格化RTwdt。更新LLR表 格化RTwdt可W儲存在儲存單元no和LLR管理單元170中的一個中。
[0180] 在步驟S823,可W根據(jù)上述式2來產(chǎn)生或更新更新LLR表格化RTwdt。 陽181] 當作為步驟S817的判斷結(jié)果而確定軟讀取解碼數(shù)據(jù)未被校正時，則在步驟S825， 存儲器控制器100可W確定被分配至步驟S811的讀取數(shù)據(jù)的每個位的LLR值是否來自更 新LLR表格化RTwdt。根據(jù)本發(fā)明的實施例，當確定使用缺省LLR表格化RTwu的LLR值的 軟判決ECC解碼操作失敗時，可W使用更新LLR表格化RTwdt的LLR值來額外執(zhí)行軟判決 ECC解碼操作。在步驟S825,存儲器控制器100可W確定步驟S815的當前軟判決ECC解碼 操作是否使用更新LLR表格化RTwdt的LLR值而被額外地執(zhí)行。
[0182] 當在步驟S825確定步驟S815的當前軟判決ECC解碼操作被使用更新LLR表格 化RTwdt的LLR值來額外執(zhí)行時，則在步驟S827可W確定在步驟S811通過軟讀取電壓V SD 的讀取操作最終失敗，并且存儲器控制器100的操作可W結(jié)束。 陽183] 當在步驟S825確定步驟S815的當前軟判決ECC解碼操作被使用缺省LLR表格 化RTdpu的LLR值來執(zhí)行時，存儲器控制器100在步驟S829可W將在步驟S823產(chǎn)生或更新 的更新化R表格化RTwdt的化R值分配至讀取數(shù)據(jù)的二進制位，在此之后，存儲器控制器100 可W重復步驟S815至步驟S827, W進行使用更新LLR表格化RTupdt的LLR值的另一軟判決 ECC解碼操作。
[0184] 圖8B是圖示根據(jù)本發(fā)明的實施例的存儲器控制器100的操作的流程圖。
[0185] 圖8B中圖示的操作可W對應于W上參照圖5描述的第二ECC解碼步驟S530。例 如，圖8B中圖示的操作可W是在第一 ECC解碼步驟S510的硬判決ECC解碼最終失敗時，通 過形成針對軟讀取電壓Vsd的軟判決數(shù)據(jù)而對數(shù)據(jù)進行的軟判決ECC解碼操作。
[0186] 根據(jù)W上參照圖8A描述的本發(fā)明的實施例，可W首先使用被分配至讀取數(shù)據(jù)的 二進制位的缺省LLR表格化RTwu的LLR值來執(zhí)行軟判決ECC解碼操作。當確定使用缺省 LLR表格化RTwu的LLR值的軟判決ECC解碼操作失敗時，可W使用被分配至讀取數(shù)據(jù)的二 進制位的更新LLR表格化RTwdt的LLR值來執(zhí)行額外軟判決ECC解碼操作。 陽187] 如上所述，缺省LLR表格化RTwu可W定義被分別賦值給軟電平部分的缺省化R 值，更新LLR表格化RTwdt可W定義分別針對軟電平部分而更新的更新LLR值。
[0188] 根據(jù)參照圖8B描述的本發(fā)明的實施例，可W首先使用被分配至讀取數(shù)據(jù)的二進 制位的第一 LLR表格化RTk^t的LLR值來執(zhí)行軟判決ECC解碼操作。第一 LLR表格化RT KCW 可W是缺省LLR表格化RTdflt和更新LLR表格化RT UPDT中的一個，第一 LLR表格化RT KCNT用 于最近成功的軟判決ECC解碼操作。
[0189] 當確定使用第一化R表格化RTk^t的軟判決ECC解碼操作失敗時，可W使用被分配 至讀取數(shù)據(jù)的二進制位的第二LLR表格化RT。?^的LLR值來執(zhí)行軟判決ECC解碼操作。第 二LLR表格化RTdthek可W是缺省LLR表格化RT WU和更新LLR表格化RT UPDT中的另一個，第 二LLR表格化RTdthek不同于第一 LLR表格化RT KCNTO
[0190] 例如，半導體存儲器件200的存儲塊211中的基本上彼此相鄰的存儲單元可W因 相似的劣化特性而具有基本上相似的闊值電壓分布。因此，當被分配至當前成功的軟判決 ECC解碼操作的數(shù)據(jù)單元的化R值被再次分配至另一數(shù)據(jù)單元，W用于下一軟判決ECC解碼 操作時，下一軟判決ECC解碼操作的成功可能性可W提高。另一方面，半導體存儲器件200 的存儲塊211中的彼此基本上遠離的存儲單元可W因不同的劣化特性而具有基本上不同 的闊值電壓分布。因此，即使在對數(shù)據(jù)單元的當前軟判決ECC解碼操作成功之后，使用缺省 LLR表格化RTwu的缺省LLR值對遠離該數(shù)據(jù)單元的另一數(shù)據(jù)單元進行下一軟判決ECC解 碼操作的成功可能性也可W比使用更新LLR表格化RTwdt的更新LLR值要高。 陽1川因此，使用不同于第一 LLR表格化RTrcnt的第二LLR表格化RT other的LLR值的軟判 決ECC解碼操作也可W成功。當確定使用第一 LLR表格化RTk^t的軟判決ECC解碼操作失 敗時，可W使用第二LLR表格化RTwhw的LLR值來執(zhí)行軟判決ECC解碼操作。 陽192] 在步驟S851，存儲器控制器100可W例如通過對應于W上參照圖7A至圖7C描述 的屯個軟電平部分的六個軟讀取電壓Vsd來從半導體存儲器件200讀取數(shù)據(jù)。例如，存儲器 控制器100可W使用軟讀取電壓Vsd來對使用硬讀取電壓V HD對其執(zhí)行第一 ECC解碼步驟 S510的存儲單元執(zhí)行額外讀取操作。軟讀取電壓Vsd可W具有不同于硬讀取電壓Vhd的電 平。存儲器控制器100可W通過使用對應于軟電平部分的多個軟讀取電壓Vsd執(zhí)行多個軟 讀取操作來確定讀取數(shù)據(jù)的位屬于軟電平部分中的哪一個。 陽19引在步驟S853,存儲器控制器100可W通過參考第一 LLR表格化RTkcn冰將LLR值分 別分配至步驟S851的讀取數(shù)據(jù)的二進制位。最初，缺省LLR表格化RTwu可W是第一化R 表格化RTkwt,更新LLR表格化RTupdt可W是第二LLR表格化RT DTHEK。第一 LLR表格化RTrcnt 和第二LLR表格化RTdthek可W被儲存在儲存單元110和LLR管理單元170中的一個中。 [0194] 在步驟S855,存儲器控制器100可W基于被分配至讀取數(shù)據(jù)的二進制位的第一 LLR表格化RTk^t的LLR值來執(zhí)行軟判決ECC解碼操作。軟判決ECC解碼操作可W由ECC 單元130來執(zhí)行?？蒞基于包括對其執(zhí)行硬判決ECC解碼的硬讀取數(shù)據(jù)和通過六個軟讀取 電壓Vsd從存儲單元讀取的軟讀取數(shù)據(jù)的數(shù)據(jù)來執(zhí)行軟判決ECC解碼操作。硬讀取電壓V HD 和軟讀取電壓Vsd可W具有不同的電平。當通過軟讀取電壓V SD的額外讀取操作W及通過 硬讀取電壓Vhd的讀取操作被執(zhí)行時，可W獲得有關于存儲單元的闊值電壓的額外信息。當 獲得額外信息時，存儲單元的數(shù)據(jù)屬于第一狀態(tài)（即，"1")或第二狀態(tài)（即，"0")的概率 (即，似然比）可W增加。目P，ECC解碼的可靠性可W提高。存儲器控制器100可W基于通 過硬讀取電壓Vhd的硬讀取數(shù)據(jù)和通過軟讀取電壓Vsd的軟讀取數(shù)據(jù)來執(zhí)行軟判決ECC解碼 操作。 陽1巧]在步驟S857,可W確定軟判決ECC解碼成功還是失敗。目P，在步驟S857,可W確定 在步驟S855通過軟判決ECC解碼從軟讀取數(shù)據(jù)解碼的軟讀取解碼數(shù)據(jù)的錯誤是否被校正。 例如，存儲器控制器100可W通過使用奇偶校驗矩陣來確定軟讀取解碼數(shù)據(jù)的錯誤是否被 校正。例如，當奇偶校驗矩陣與軟讀取解碼數(shù)據(jù)的乘積結(jié)果是零向量（時，可W確定 軟讀取解碼數(shù)據(jù)被校正。另一方面，當奇偶校驗矩陣與軟讀取解碼數(shù)據(jù)的乘積結(jié)果不是零 向量（時，可W確定軟讀取解碼數(shù)據(jù)未被校正。 陽196] 當作為步驟S857的確定結(jié)果而確定軟讀取解碼數(shù)據(jù)被校正時，在步驟S859可W 確定在步驟S851通過軟讀取電壓Vsd的讀取操作成功。 陽197] 當在步驟S859確定步驟S855處的軟判決ECC解碼操作成功時，在步驟S861，存 儲器控制器100的LLR管理單元170可W確定是否更新更新LLR表格化RTwdt。例如，化R 管理單元170可W基于W下因素中的一個或更多個來確定是否更新更新LLR表格化RTwdt: (1) 作為步驟S855的軟判決ECC解碼操作的成功結(jié)果的讀取數(shù)據(jù)中的錯誤校正位的數(shù)量 (即，步驟S851處的讀取數(shù)據(jù)的錯誤位之中的通過軟判決ECC解碼操作校正的位的數(shù)量）； (2) 在步驟S855的軟判決ECC解碼操作成功W前軟讀取操作的數(shù)量；W及（3) W上參照圖 6C描述的LDPC解碼操作的迭代次數(shù)。例如，當考慮錯誤校正位的數(shù)量而軟讀取操作的數(shù)量 W及LDPC解碼操作的迭代次數(shù)中的一個或更多個相對大時，LLR管理單元170可W確定更 新更新LLR表格化RTupdt。
[0198] 當作為步驟S861的結(jié)果而確定不更新更新LLR表格化RTwdt時，軟判決ECC解碼 可W結(jié)束。軟讀取解碼數(shù)據(jù)現(xiàn)在可W是錯誤校正的數(shù)據(jù)，并且可W向外提供或用在存儲器 控制器100中。
[0199] 例如，當作為步驟S861的結(jié)果而確定更新更新LLR表格化RTupdt時，在步驟S863， LLR管理單元170可W更新更新LLR表格化RTupdt。 陽200] 在步驟S863,可W根據(jù)上述式2來更新更新LLR表格化RTupdt。 陽201] 當作為步驟S857的確定結(jié)果而確定軟讀取解碼數(shù)據(jù)未被校正時，在步驟S865,存 儲器控制器100可W確定被分配至步驟S851的讀取數(shù)據(jù)的每個位的LLR值是否來自第二 LLR表格化RTdthek。根據(jù)本發(fā)明的實施例，當確定使用第一 LLR表格化RTkwt的LLR值的軟 判決ECC解碼操作失敗時，可W使用第二LLR表格化RTdthw的LLR值來額外執(zhí)行軟判決ECC 解碼操作。在步驟S865,存儲器控制器100可W確定步驟S855的當前軟判決ECC解碼操作 是否被使用第二LLR表格化RT。?^的LLR值來額外地執(zhí)行。 陽202] 當在步驟S865確定步驟S855的當前軟判決ECC解碼被使用第二化R表格化RTcthek 的LLR值來額外地執(zhí)行時，在步驟S867可W確定步驟S851處的通過軟讀取電壓Vsd的讀取 操作最終失敗，并且存儲器控制器100的操作可W結(jié)束。 陽203] 當在步驟S865確定步驟S855的當前軟判決ECC解碼操作被使用第一 LLR表格 LLRTkgw的LLR值來執(zhí)行時，存儲器控制器100在步驟S869可W將第二LLR表格LLRT DTHEK 的LLR值分配至讀取數(shù)據(jù)的二進制位，在此之后，存儲器控制器100可W重復步驟S855至 步驟S867, W進行使用第二LLR表格化RTdthek的LLR值的另一軟判決ECC解碼操作。
[0204] 圖9是圖4A中示出的存儲單元陣列210的框圖。 陽205] 參照圖9,存儲單元陣列210可W包括多個存儲塊BLKl至BLKh。存儲塊BLKl至 BLKh中的每個可W具有3D結(jié)構或垂直結(jié)構。例如，多個存儲塊BLKl至BLKh中的每個可W 包括沿第一方向至第=方向延伸的結(jié)構。 陽206] 多個存儲塊BLKl至BLKh中的每個可W包括沿第二方向延伸的多個NAND串NS。 多個NAND串NS可W沿第一方向和第S方向設置。NAND串NS中的每個可W禪接至位線化、 一個或更多個串選擇線SSL-個或更多個接地選擇線65^多個字線WL、一個或更多個虛 設字線DWL W及共源極線CSL。目P，多個存儲塊BLKl至BLKh中的每個可W禪接至多個位線 BL多個串選擇線SSL多個接地選擇線GSL多個字線WL、多個虛設字線DWL W及多個共源 極線C化。 陽207] 圖10為圖9中示出的多個存儲塊BLKl至BLKh中的一個存儲塊BLKi的透視圖。 圖11是沿圖10中示出的存儲塊BLKi的1-1'線截取的剖面圖。 陽20引參照圖10和圖11，存儲塊BLKi可W包括沿第一方向至第S方向延伸的結(jié)構。 陽209] 可W設置有襯底1111。例如，襯底1111可W包括通過第一類型雜質(zhì)滲雜的娃材 料。例如，襯底1111可W包括通過P型雜質(zhì)或P型阱（例如，袋狀P阱）滲雜的娃材料。襯 底1111還可W包括圍繞P型阱的n型阱。示例性描述了襯底1111為P型娃。然而，襯底 1111不局限于為P型娃。
[0210] 沿第一方向延伸的多個滲雜區(qū)1311至1314可W設置在襯底1111之上。例如，多 個滲雜區(qū)1311至1314可W具有與襯底1111的雜質(zhì)不同的第二類型雜質(zhì)。例如，多個滲雜 區(qū)1311至1314可W滲雜n型雜質(zhì)。在該描述中，示例性描述了第一滲雜區(qū)1311至第四滲 雜區(qū)1314為n型。然而，第一滲雜區(qū)1311至第四滲雜區(qū)1314不局限于為n型。 陽211] 沿第一方向延伸的多個絕緣材料1112可W沿第二方向順序設置在襯底1111的介 于第一滲雜區(qū)1311與第二滲雜區(qū)1312之間的區(qū)域之上。例如，多個絕緣材料1112和襯底 1111可W在第二方向上間隔開預定距離。在第二示例中，多個絕緣材料1112可W在第二方 向上彼此間隔開。在第=示例中，絕緣材料1112可W包括諸如氧化娃的絕緣體。
[0212] 多個柱體1113可W沿第一方向順序設置在襯底1111的介于第一滲雜區(qū)1311與 第二滲雜區(qū)1312之間的區(qū)域之上，并且可W形成為沿第二方向穿透絕緣材料1112。例如， 多個柱體1113中的每個可W穿透絕緣材料1112 W與襯底1111接觸。多個柱體1113中的 每個可W由多種材料構成。多個柱體1113中的每個的表面層1114可W包括具有第一類型 的娃材料。多個柱體1113中的每個的表面層1114可W包括滲雜有與襯底1111相同類型的 雜質(zhì)的娃材料。在該描述中，示例性描述了每個柱體1113的表面層1114包括P型娃。然 而，多個柱體1113中的每個的表面層1114不局限于P型娃。 陽213] 多個柱體1113中的每個的內(nèi)層1115可W由絕緣材料形成。例如，多個柱體1113 中的每個的內(nèi)層1115可W用諸如氧化娃的絕緣材料填充。
[0214] 在第一滲雜區(qū)1311與第二滲雜區(qū)1312之間的區(qū)域中，絕緣層1116可W沿絕緣材 料1112、柱體1113 W及襯底1111的暴露表面設置。例如，絕緣層1116的厚度可W小于絕 緣材料1112之間的距離的一半。目P，用于要設置的除絕緣材料1112和絕緣層1116 W外的 材料的區(qū)域可W設置在（i)設置在絕緣材料1112的第一絕緣材料的底表面之上的絕緣層 1116與（ii)設置在絕緣材料1112的第二絕緣材料的頂表面之上的絕緣層1116之間。絕 緣材料1112的第一絕緣材料可W設置在絕緣材料1112的第二絕緣材料之上。 陽215] 在第一滲雜區(qū)1311與第二滲雜區(qū)1312之間的區(qū)域中，導電材料1211至1291可 W設置在絕緣層1116的表面之上。例如，沿第一方向延伸的導電材料1211可W設置在襯 底1111與相鄰于襯底1111的多個絕緣材料1112之間。更具體地，沿第一方向延伸的導電 材料1211可W設置在（i)設置在與襯底1111相鄰的絕緣材料1112的底表面處的絕緣層 1116與（ii)設置在襯底1111之上的絕緣層1116之間。 陽216] 再例如，沿第一方向延伸的導電材料1221至1281可W設置在（i)設置在絕緣材 料1112之中的第一特定絕緣材料的頂表面處的絕緣層1116與（ii)設置在絕緣材料1112 之中的第二特定絕緣材料的底表面處的絕緣層1116之間，其中，第二特定絕緣材料層設置 在第一特定絕緣材料1112之上。另外，沿第一方向延伸的導電材料1291可W設置在最上面 的絕緣材料1112之上。例如，導電材料1211至1291可W是金屬材料。在另一個示例中， 導電材料1211至1291可W是多晶娃。
[0217] 與設置在第一滲雜區(qū)1311與第二滲雜區(qū)1312之間的結(jié)構相同的結(jié)構可W設置在 第二滲雜區(qū)1312與第=滲雜區(qū)1313之間。例如，沿第一方向延伸的多個絕緣材料1112、在 第一方向上順序布置并沿第二方向穿透多個絕緣材料1112的多個柱體1113、設置在多個 絕緣材料1112和多個柱體1113的表面之上的絕緣層1116、W及沿第一方向延伸的多個導 電材料1212至1292可W設置在第二滲雜區(qū)1312與第S滲雜區(qū)1313之間。
[0218] 與設置在第一滲雜區(qū)1311與第二滲雜區(qū)1312之間的結(jié)構相同的結(jié)構可W設置在 第S滲雜區(qū)1313與第四滲雜區(qū)1314之間。例如，沿第一方向延伸的多個絕緣材料1112、在 第一方向上順序布置并沿第二方向穿透多個絕緣材料1112的多個柱體1113、設置在多個 絕緣材料1112和多個柱體1113的表面之上的絕緣層1116、W及沿第一方向延伸的多個導 電材料1213至1293可W設置在第S滲雜區(qū)1313與第四滲雜區(qū)1314之間。
[0219] 漏極1320可W分別設置在多個柱體1113之上。例如，漏極1320可W為滲雜第二 類型材料的娃材料。例如，漏極1320可W是滲雜n型材料的娃材料。在該描述中，示例性 描述了漏極1320是滲雜n型材料的娃材料。然而，漏極1320不局限于于為n型娃材料。 例如，漏極1320的寬度可W比多個柱體1113中的對應的柱體1113的寬度寬。例如，漏極 1320可W W焊盤形狀設置在多個柱體1113中的對應的柱體1113的頂表面之上。
[0220] 沿第S方向延伸的導電材料1331至1333可W設置在漏極1320之上。導電材料 1331至1333可W沿第一方向順序設置。導電材料1331至1333可W分別禪接至對應區(qū)域 中的漏極1320。例如，漏極1320和沿第=方向延伸的導電材料1333可W分別通過接觸插 塞彼此禪接。例如，導電材料1331至1333可W是金屬材料。在另一示例中，導電材料1331 至1333可W是多晶娃。 陽221] 參照圖10和圖11，多個柱體1113中的每個可W禪接至絕緣層1116 W及沿第一方 向延伸的多個導電材料1211至1291、1212至1292或1213至1293 W形成串。例如，多個 柱體1113中的每個可W與絕緣層1116 W及沿第一方向延伸的導電材料1211至1291、1212 至1292或1213至1293 -起形成NAND串NS。NAND串NS可W包括多個晶體管結(jié)構TS。 [0222] 圖12為圖11中示出的晶體管結(jié)構TS的剖面圖。 陽223] 參照圖10至圖12,絕緣層1116可W包括第一子絕緣層至第=子絕緣層1117、 1118 和 1119。
[0224] 多個柱體1113的每個中的P型娃的表面層1114可W用作本體。與多個柱體1113 中的每個相鄰的第一子絕緣層1117可W用作隧道絕緣層。例如，與多個柱體1113中的每 個相鄰的第一子絕緣層1117可W包括熱氧化物層。 陽225] 第二子絕緣層1118可W用作電荷儲存層。例如，第二子絕緣層1118可W用作電 荷捕獲層。第二子絕緣層1118可W包括氮化層或金屬氧化層（例如，氧化侶層、氧化給層 等）。
[0226] 相鄰于導電材料1233的第S子絕緣層1119可W用作阻擋絕緣層。例如，與沿第 一方向延伸的導電材料1233相鄰的第=子絕緣層1119可W具有單層結(jié)構或多層結(jié)構。第 =子絕緣層1119可W是具有比第一子絕緣層1117和第二子絕緣層1118大的介電常數(shù)的 高k電介質(zhì)層（例如，氧化侶層、氧化給層等）。 陽227] 導電材料1233可W用作柵極或控制柵極。目P，柵極或控制柵極1233、阻擋絕緣層 1119、電荷捕獲層1118、隧道絕緣層1117和本體1114可W形成晶體管或存儲單元晶體管 結(jié)構。例如，第一子絕緣層1117至第=子絕緣層1119可W形成氧化物-氮化物-氧化物 (ONO)結(jié)構。在該描述中，多個柱體1113的每個中的P型娃的表面層1114可W是沿第二方 向延伸的本體。 陽22引存儲塊BLKi可W包括多個柱體1113。旨P，存儲塊BLKi可W包括多個NAND串NS。 更具體地，存儲塊BLKi可W包括沿第二方向或垂直于襯底1111的方向延伸的多個NAND串 NSo 陽229] NAND串NS中的每個可W包括沿第二方向?qū)盈B的多個晶體管結(jié)構TS。每個NAND 串NS的多個晶體管結(jié)構TS中的一個或更多個可W用作串選擇晶體管SST。每個NAND串的 多個晶體管結(jié)構TS中的一個或更多個可W用作接地選擇晶體管GST。 陽230] 柵極或控制柵極可W對應于沿第一方向延伸的導電材料1211至1291、1212至 1292和1213至1293。目P，柵極或控制柵極可W沿第一方向延伸，W形成字線WL和兩個或 更多個選擇線（例如，一個或更多個串選擇線S化和一個或更多個接地選擇線GSL)。 陽231] 沿第S方向延伸的導電材料1331至1333可W禪接至NAND串NS的一端。例如， 沿第S方向延伸的導電材料1331至1333可W用作位線化。目P，在一個存儲塊BLKi中，單 個位線化可W禪接至多個NAND串NS。 陽232] 沿第一方向延伸的第二類型滲雜區(qū)1311至1314可W禪接至NAND串NS的另一端。 沿第一方向延伸的第二類型滲雜區(qū)1311至1314可W用作共源極線CSL。
[0233] 總之，存儲塊BLKi可W包括沿垂直于襯底1111的方向（例如，第二方向）延伸的 多個NAND串NS,并且可W操作作為其中多個NAND串NS禪接至單個位線化的NAND閃速存 儲塊（例如，電荷捕獲型存儲器）。 陽234] 參照圖10至圖12,描述了沿第一方向延伸的導電材料1211至1291、1212至1292 和1213至1293設置有9層。然而，沿第一方向延伸的導電材料1211至1291、1212至1292 和1213至1293不局限于9層。例如，沿第一方向延伸的導電材料可W設置有8層、16層或 更多層。目P，NAND串可W包括8個晶體管、16個晶體管或更多個晶體管。 陽235] 參照圖10至圖12,描述了 3個NAND串NS禪接至單個位線化。然而，實施例不局 限于3個NAND串NS禪接至單個位線化。在另一實施例中，在存儲塊BLKi中，m個NAND串 NS可W禪接至單個位線化，m是正整數(shù)。運里，也可W調(diào)節(jié)沿第一方向延伸的導電材料1211 至1291、1212至1292和1213至1293的數(shù)量W及共源極線1311至1314的數(shù)量，W對應于 禪接至單個位線化的NAND串NS的數(shù)量。 陽236] 參照圖10至圖12,描述了 3個NAND串NS禪接至沿第一方向延伸的單個導電材料。 然而，實施例不局限于3個NAND串NS禪接至單個導電材料。在另一實施例中，n個NAND串 NS可W禪接至單個導電材料，n是正整數(shù)。運里，也可W調(diào)節(jié)位線1331至1333的數(shù)量，W 對應于禪接至單個導電材料的NAND串NS的數(shù)量。
[0237] 圖13是圖示參照圖10至圖12描述的存儲塊BLKi的等效電路圖。 陽23引參照圖10至圖13，NAND串NSll至NS31可W設置在第一位線BLl與共源極線CSL 之間。第一位線BLl可W對應于沿第S方向延伸的導電材料1331。NAND串NS12至NS32可 W設置在第二位線BL2與共源極線C化之間。第二位線BL2可W對應于沿第=方向延伸的 導電材料1332。NAND串NS13至NS33可W設置在第S位線BL3與共源極線C化之間。第 S位線BL3可W對應于沿第S方向延伸的導電材料1333。 陽239] 每個NAND串NS的串選擇晶體管SST可W禪接至對應的位線化。每個NAND串NS 的接地選擇晶體管GST可W禪接至共源極線CSL。存儲單元MC可W設置在每個NAND串NS 的串選擇晶體管SST與接地選擇晶體管GST之間。
[0240] NAND串NS可W W行和列為單位來定義。共同禪接至單個位線的NAND串NS可W 形成單個列。例如，禪接至第一位線BLl的NAND串NSll至NS31可W對應于第一列。禪接 至第二位線化2的NAND串NS12至NS32可W對應于第二列。禪接至第S位線BL3的NAND 串NS13至NS33可W對應于第S列。 陽241] 禪接至單個串選擇線SSL的NAND串NS可W形成單個行。例如，禪接至第一串選 擇線SSLl的NAND串NSll至NS13可W形成第一行。禪接至第二串選擇線SSL2的NAND串 NS21至NS23可W形成第二行。禪接至第S串選擇線SSL3的NAND串NS31至NS33可W形 成第=行。 陽242] 可W為每個NAND串NS中的晶體管或存儲單元定義高度。例如，在每個NAND串NS 中，接地選擇晶體管GST的高度可W被定義為值"1"。在每個NAND串NS中，當從襯底1111 測量時，距離串選擇晶體管SST越近，存儲單元參照襯底1111的高度就越高。在每個NAND 串NS中，相鄰于串選擇晶體管SST的存儲單元MC6的高度可W被定義為值"8"，該高度是接 地選擇晶體管GST的8倍大。
[0243] 同一行的NAND串NS的串選擇晶體管SST可W共享同一串選擇線SSL。在不同行 中的NAND串NS的串選擇晶體管SST可W分別與不同的串選擇線SSLUSSL2和SSL3禪接。 陽244] 同一行的NAND串NS中的具有同一高度的存儲單元MC可W共享字線WL。在同一 高度處，禪接至不同行中的NAND串NS的相應存儲單元MC的字線WL可W彼此禪接并且由存 儲單元MC共享。在預定高度處或在相同水平處，同一行的NAND串NS的虛設存儲單元DMC 可W共享虛設字線DWL。禪接至不同行中的NAND串NS的相應虛設存儲單元DMC的虛設字 線DWL可W彼此禪接并且由虛設存儲單元DMC共享。
[0245] 例如，位于同一水平或高度或?qū)拥淖志€WL或虛設字線DWL可W共同禪接在設置有 沿第一方向延伸的導電材料1211至1291、1212至1292和1213至1293的層上。例如，設 置在給定水平或高度或?qū)拥膶щ姴牧?211至1291、1212至1292和1213至1293可W經(jīng)由 接觸禪接至上層。沿第一方向延伸的導電材料1211至1291、1212至1292和1213至1293 可W在上層處禪接。同一行的NAND串的接地選擇晶體管GST可W共享接地選擇線。禪接 至不同行中的NAND串NS的相應接地選擇晶體管GST的接地選擇線G化可W彼此禪接并且 由接地選擇晶體管GST共享。目P，NAND串NS11至NS13、NS21至NS23和NS31至NS33可W 禪接至接地選擇線GSL。 陽246] 共源極線C化可W共同地禪接至NAND串NS。例如，第一滲雜區(qū)1311至第四滲雜 區(qū)1314可W在襯底1111的有源區(qū)處禪接。例如，第一滲雜區(qū)1311至第四滲雜區(qū)1314可 W經(jīng)由接觸禪接至上層。第一滲雜區(qū)1311至第四滲雜區(qū)1314可W在上層處禪接。
[0247] 如圖13中所示，在同一高度或水平的字線WL可W共同地禪接。因此，當在特定高 度處的字線WL被選中時，禪接至選中字線WL的所有NAND串NS可W被選中。不同行中的 NAND串NS可W禪接至不同的串選擇線SSL。因此，在禪接至同一字線WL的NAND串NS之 中，通過串選擇線SSLl至SSL3的選擇，未選中行的NAND串NS可W與位線BLl至化3電隔 離。目P，可W通過選擇串選擇線SSLl至SSL3中的一個來選擇NAND串NS的行。通過位線 BLl至BL3的選擇，可W W列為單位來選擇選中行的NAND串NS。 悅4引在每個NAND串NS中，可W設置虛設存儲單元DMC。圖13示出虛設存儲單元DMC 設置在每個NAND串NS中的第S存儲單元MC3與第四存儲單元MC4之間。目P，第一存儲單 元MCl至第S存儲單元MC3可W設置在虛設存儲單元DMC與接地選擇晶體管GST之間。第 四存儲單元MC4至第六存儲單元MC6可W設置在虛設存儲單元DMC與串選擇晶體管SST之 間。示例性描述了每個NAND串NS中的存儲單元MC通過虛設存儲單元DMC劃分為存儲單元 組。在存儲單元組之中的與接地選擇晶體管GST相鄰的存儲單元組（例如，MCl至MC3)可 W被稱為下存儲單元組。在存儲單元組之中的與串選擇晶體管SST相鄰的存儲單元組（例 如，MC4至MC6)可W被稱為上存儲單元組。
[0249] 將參照圖9至圖13描述包括一個或更多個單元串的非易失性存儲器件的操作方 法，其中，每個單元串沿垂直于襯底的方向布置，與存儲器控制器禪接，并且包括存儲單元、 串選擇晶體管和接地選擇晶體管。利用該操作方法，非易失性存儲器件：可W被提供第一讀 取命令，W使用第一硬讀取電壓和不同于第一硬讀取電壓的第二硬讀取電壓來執(zhí)行第一硬 判決讀取操作和第二硬判決讀取操作；可W獲取硬判決數(shù)據(jù)；可W基于硬判決數(shù)據(jù)的錯誤 位狀態(tài)來選擇第一硬判決電壓和第二硬判決電壓中的一個；可W使用不同于選擇的硬判決 讀取電壓的軟讀取電壓來獲取軟判決數(shù)據(jù)；W及可W將軟判決數(shù)據(jù)提供給存儲器控制器。 [0250] 圖14至圖16是示意性圖示根據(jù)本發(fā)明的實施例的3D非易失性存儲器件的示圖。 圖14至圖16圖示根據(jù)本發(fā)明的實施例的W 3D實施的半導體存儲器件（例如，閃速存儲器 件）。 陽巧1] 圖14是圖示圖4A中示出的存儲塊211中的一個存儲塊BLKj的透視圖。圖15是 圖示沿圖14中示出的線VII-VII'截取的存儲塊BLKj的剖面圖。 陽巧2] 參照圖14和圖15,存儲塊BLKj可W包括沿第一方向至第S方向延伸的結(jié)構。 陽巧3] 可W設置有襯底6311。例如，襯底6311可W包括通過第一類型雜質(zhì)滲雜的娃材 料。例如，襯底6311可W包括通過P型雜質(zhì)或P型阱（例如，袋狀P阱）滲雜的娃材料。襯 底6311還可W包括圍繞P型阱的n型阱。在實施例中，示例性描述了襯底6311是P型娃。 然而，襯底6311不局限于是P型娃。 陽巧4] 沿X方向和Y方向延伸的第一導電材料層6321至第四導電材料層6324可W設置 在襯底6311之上。第一導電材料層6321至第四導電材料層6324可W沿Z方向彼此間隔 開。
[0255] 沿X方向和Y方向延伸的第五導電材料層6325至第八導電材料層6328可W設置 在襯底6311之上。第五導電材料層6325至第八導電材料層6328可W沿Z方向彼此間隔 開。第五導電材料層6325至第八導電材料層6328可W沿Y方向與第一導電材料層6321 至第四導電材料層6324間隔開。 陽巧6] 多個下柱體DP可W形成為穿過第一導電材料層6321至第四導電材料層6324。多 個下柱體DP中的每個可W沿Z方向延伸。多個上柱體UP可W形成為穿過第五導電材料層 6325至第八導電材料層6328。多個上柱體UP中的每個可W沿Z方向延伸。 陽巧7] 下柱體DP和上柱體UP中的每個可W包括內(nèi)部材料層6361、中間層6362和表層 6363。中間層6362可W用作單元晶體管的溝道。表層6363可W包括阻擋絕緣層、電荷捕 獲層和隧道絕緣層。 陽巧引多個下柱體DP和多個上柱體UP可W通過管柵PG禪接。管柵PG可W形成在襯底 6311中。例如，管柵PG可W包括與多個下柱體DP和多個上柱體UP基本上相同的材料。 陽巧9] 滲雜第二類型雜質(zhì)的滲雜材料層6312可W設置在多個下柱體DP之上。滲雜材料 層6312可W沿X方向和Y方向延伸。例如，滲雜第二類型雜質(zhì)的滲雜材料層6312可W包 括n型娃材料。滲雜第二類型雜質(zhì)的滲雜材料層6312可W用作共源極線CSL。
[0260] 漏極6340可W形成在多個上柱體UP中的每個之上。例如，漏極6340可W包括n 型娃材料。第一上導電材料層6351和第二上導電材料層6352可W形成在漏極6340之上。 第一上導電材料層6351和第二上導電材料層6352可W沿Y方向延伸。 陽％1] 第一上導電材料層6351和第二上導電材料層6352可W沿X方向彼此間隔開。例 如，第一上導電材料層6351和第二上導電材料層6352可W由金屬制成。例如，第一上導電 材料層6351和第二上導電材料層6352可W通過接觸插塞禪接至漏極6340。第一上導電材 料層6351和第二上導電材料層6352可W分別用作第一位線BLl和第二位線化2。 陽％2] 第一導電材料層6321可W用作源極選擇線SSL第二導電材料層6322可W用作第 一虛設字線DWLl，第=導電材料6323和第四導電材料6324可W分別用作第一主字線MWLl 和第二主字線MWL2。第五導電材料層6325和第六導電材料層6326可W分別用作第=主字 線MWL3和第四主字線MWL4,第屯導電材料層6327可W用作第二虛設字線DWL2,第八導電 材料層6328可W用作漏極選擇線DSL。 陽％3] 多個下柱體DP中的每個和與下柱體DP相鄰的第一導電材料層6321至第四導電 材料層6324可W形成下串。多個上柱體UP中的每個和與上柱體UP相鄰的第五導電材料 層6325至第八導電材料層6328可W形成上串。下串和上串可W通過管柵PG禪接。下串 的一端可W禪接至用作共源極線C化的第二類型的滲雜材料層6312。上串的一端可W通過 漏極6340禪接至對應的位線。單個下串和單個上串可W形成單個單元串，該單個單元串禪 接在用作共源極線C化的第二類型的滲雜材料層6312與用作位線化的上導電材料層6351 和6352中的對應的一個之間。 陽264]目P，下串可W包括源極選擇晶體管SST、第一虛設存儲單元DMCl W及第一主存儲 單元MMCl和第二主存儲單元MMC2。上串可W包括第=主存儲單元MMC3和第四主存儲單元 MMC4、第二虛設存儲單元DMC2 W及漏極選擇晶體管DST。 陽2化]參照圖14和圖15,上串和下串可W形成具有多個晶體管結(jié)構TS的NAND串NS。晶 體管結(jié)構TS可W與參照圖12描述的晶體管基本上相同。 陽％6] 圖16是圖示參照圖14和圖15描述的存儲塊BLKj的等效電路圖。圖16示例性 示出包括在存儲塊BLKj中的串之中的第一串和第二串。 陽％7] 參照圖16,存儲塊BLKj可W包括多個單元串，每個單元串包括通過管柵PG彼此禪 接的單個上串和單個下串，如參照圖14和圖15所描述的。
[0268] 在存儲塊BLKj中，沿第一溝道層CHl (未示出）層疊的存儲單元CGO至CG31、一個 或更多個源極選擇柵極SSG W及一個或更多個漏極選擇柵極DSG可W形成第一串ST1。沿 第二溝道層C肥（未示出）層疊的存儲單元CGO至CG31、一個或更多個源極選擇柵極SSG W 及一個或更多個漏極選擇柵極DSG可W形成第二串ST2。
[0269] 第一串STl和第二串ST2可W禪接至單個漏極選擇線D化和單個源極選擇線SSL。 第一串STl可W禪接至第一位線化1，第二串ST2可W禪接至第二位線化2。 陽270] 圖16示出禪接至單個漏極選擇線D化和單個源極選擇線S化的第一串STl和第 二串ST2。在另一實施例中，第一串STl和第二串ST2可W禪接至單個源極選擇線S化和 單個位線化。在運種情況下，第一串STl可W禪接至第一漏極選擇線DSL1，第二串ST2可 W禪接至第二漏極選擇線DSL2。在另一實施例中，第一串STl和第二串ST2可W禪接至單 個漏極選擇線D化和單個位線化。在運種情況下，第一串STl可W禪接至第一源極選擇線 S化1，第二串ST2可W禪接至第二源極選擇線SSL2。 陽271] 圖17是示意性圖示根據(jù)本發(fā)明的實施例的包括存儲器控制器15000和半導體存 儲器件16000的電子設備10000的框圖。 陽272] 參照圖17,諸如蜂窩電話、智能電話或平板計算機的電子設備10000可W包括通 過閃速存儲器件來實施的半導體存儲器件16000和用于控制半導體存儲器件16000的存儲 器控制器15000。 陽273] 半導體存儲器件16000可W對應于W上參照圖3至圖13描述的半導體存儲器件 200。半導體存儲器件16000可W儲存隨機數(shù)據(jù)。
[0274] 存儲器控制器15000可W對應于參照圖3至圖13描述的存儲器控制器。存儲器 控制器15000可W通過控制電子設備10000的全部操作的處理器11000來控制。
[02巧]儲存在半導體存儲器件16000中的數(shù)據(jù)可W在存儲器控制器15000的控制下通過 顯示器13000來顯示。存儲器控制器15000在處理器11000的控制下操作。 陽276] 無線電收發(fā)器12000可W通過天線ANT來接收和輸出無線電信號。例如，無線電 收發(fā)器12000可W將從天線ANT接收的無線電信號轉(zhuǎn)換為要被處理器11000處理的信號。 因此，處理器11000可W處理轉(zhuǎn)換的信號，并且可W將處理的信號儲存在半導體存儲器件 16000處。另外，處理器11000可W通過顯示器13000來顯示處理的信號。
[0277] 無線電收發(fā)器12000可朗尋從處理器11000輸出的信號轉(zhuǎn)換為無線電信號，并且 可W將轉(zhuǎn)換的無線電信號通過天線ANT輸出至外部設備。
[0278] 輸入設備14000可W接收用于控制處理器11000的操作的控制信號或要被處理器 11000處理的數(shù)據(jù)，并且可W由定點設備（諸如觸摸板或計算機鼠標、小鍵盤或鍵盤）來實 施。 陽279] 處理器11000可W控制顯示器13000,使得來自半導體存儲器件16000的數(shù)據(jù)、 來自無線電收發(fā)器12000的無線電信號或者來自輸入設備14000的數(shù)據(jù)可W通過顯示器 13000來顯示。 陽280] 圖18是示意性圖示根據(jù)本發(fā)明的實施例的包括存儲器控制器24000和半導體存 儲器件25000的電子設備20000的框圖。 陽281] 存儲器控制器24000和半導體存儲器件25000可W分別對應于參照圖3至圖13 描述的存儲器控制器100和半導體存儲器件200。
[0282] 參照圖18,電子設備20000可W通過諸如個人計算機（PC)、平板計算機、網(wǎng)絡本、 電子閱讀器、個人數(shù)字助理（PDA)、便攜式多媒體播放器（PMP)、MP3播放器或MP4播放器的 數(shù)據(jù)處理設備來實施，其可W包括半導體存儲器件25000 (例如，閃速存儲器件）和用于控 制半導體存儲器件25000的操作的存儲器控制器24000。 陽283] 電子設備20000可W包括用于控制電子設備20000的全部操作的處理器21000。 存儲器控制器24000可W通過處理器21000來控制。 陽284] 處理器21000可W響應于來自輸入設備22000的輸入信號，通過顯示器23000顯 示儲存在半導體存儲器件25000中的數(shù)據(jù)。例如，輸入設備22000可W通過定點設備（諸 如觸摸板或計算機鼠標、小鍵盤或鍵盤）來實施。 陽285] 圖19是示意性圖示根據(jù)本發(fā)明的實施例的包括控制器32000和半導體存儲器件 34000的電子設備30000的框圖。 陽286] 控制器32000和半導體存儲器件34000可W分別對應于參照圖3至圖13描述的 存儲器控制器100和半導體存儲器件200。 陽287] 參照圖19,電子設備30000可W包括卡接口 31000、控制器32000和半導體存儲器 件34000 (例如，閃速存儲器件）。 陽28引 電子設備30000可W通過卡接口 31000與主機交換數(shù)據(jù)?？ń涌?31000可W是安 全數(shù)字（SD)卡接口或多媒體卡（MMC)接口，運不限制本發(fā)明的范圍?？ń涌?31000可W根 據(jù)能夠與電子設備30000通信的主機的通信協(xié)議來將主機和控制器32000接口。 陽289] 控制器32000可W控制電子設備30000的全部操作，并且可W控制卡接口 31000 與半導體存儲器件34000之間的數(shù)據(jù)交換。控制器32000的緩沖存儲器33000可W緩沖在 卡接口 31000與半導體存儲器件34000之間傳送的數(shù)據(jù)。 陽290] 控制器32000可W通過數(shù)據(jù)總線DATA和地址總線A孤RESS與卡接口 31000和半導 體存儲器件34000禪接。根據(jù)實施例，控制器32000可W通過地址總線A孤RESS從卡接口 31000接收要被讀取或?qū)懭氲臄?shù)據(jù)的地址，并且可W將其發(fā)送至半導體存儲器件34000。此 夕F，控制器32000可W通過與卡接口 31000或半導體存儲器件34000連接的數(shù)據(jù)總線DATA 接收或傳送要被讀取或?qū)懭氲臄?shù)據(jù)。 陽291] 當電子設備30000與主機（諸如PC、平板計算機、數(shù)字照相機、數(shù)字音頻播放器、移 動電話、控制臺視頻游戲硬件或數(shù)字機頂盒）連接時，主機可W通過卡接口 31000和控制器 32000與半導體存儲器件34000交換數(shù)據(jù)。 陽292] 圖20示意性圖示根據(jù)本發(fā)明的實施例的包括存儲器控制器44000和半導體存儲 器件45000的電子設備4000的框圖。 陽293] 存儲器控制器44000和半導體存儲器件45000可W分別對應于參照圖3至圖13 描述的存儲器控制器100和半導體存儲器件200。 陽294] 參照圖20,電子設備40000可W包括半導體存儲器件45000(例如，閃速存儲器 件）、用于控制半導體存儲器件45000的數(shù)據(jù)處理操作的存儲器控制器44000、W及用于控 制電子設備40000的全部操作的處理器41000。
[0295] 此外，電子設備40000的圖像傳感器42000可W將光學信號轉(zhuǎn)換為數(shù)字信號，轉(zhuǎn)換 的數(shù)字信號可W在處理器41000的控制下被儲存在半導體存儲器件45000中。另外，轉(zhuǎn)換 的數(shù)字信號可W在處理器41000的控制下通過顯示器43000來顯示。
[0296] 圖21是示意性圖示根據(jù)本發(fā)明的實施例的包括存儲器控制器61000 W及半導體 存儲器件62000A、62000B和62000C的電子設備60000的框圖。 陽297] 存儲器控制器61000及半導體存儲器件62000A、62000B和62000C中的每個可W 分別對應于參照圖3至圖13描述的存儲器控制器100和半導體存儲器件200。
[029引參照圖21，電子設備60000可W通過數(shù)字儲存設備（諸如固態(tài)驅(qū)動器（SSD))來實 施。 陽299] 電子設備60000可W包括多個半導體存儲器件62000A、62000B和62000C W及用 于控制多個半導體存儲器件62000A、62000B和62000C中的每個的數(shù)據(jù)處理操作的存儲器 控制器61000。 陽300] 電子設備60000可W通過存儲系統(tǒng)或存儲模塊來實施。 陽301] 例如，存儲器控制器61000可W在電子設備60000外部或內(nèi)部來實施。 陽302] 圖22是包括參照圖21描述的電子設備60000的數(shù)據(jù)處理系統(tǒng)的框圖。 陽303] 參照圖21和圖22,數(shù)據(jù)處理系統(tǒng)70000可W通過獨立盤（RAID)系統(tǒng)的冗余陣 列來實施。數(shù)據(jù)處理系統(tǒng)70000可W包括RAID控制器71000和多個存儲系統(tǒng)72000A至 72000N，其中，N是自然數(shù)。 陽304] 存儲系統(tǒng)72000A至72000N中的每個可W對應于參照圖21描述的電子設備 60000。存儲系統(tǒng)72000A至72000N可W形成RAID陣列。數(shù)據(jù)處理系統(tǒng)70000可W通過 SSD來實施。 陽305] 在編程操作期間，RAID控制器71000可W根據(jù)基于從主機輸出的RAID電平信息 而從多個RAID電平中選擇的一個RAID電平，將從主機輸出的編程數(shù)據(jù)輸出至存儲系統(tǒng) 72000A 至 72000N 中的一個。
[0306] 在讀取操作期間，RAID控制器71000可W根據(jù)基于從主機輸出的RAID電平信息 而從多個RAID電平中選擇的一個RAID電平，將從存儲系統(tǒng)72000A至72000N中的一個讀 取的數(shù)據(jù)傳送至主機。 陽307] 雖然已經(jīng)關于特定實施例描述了本發(fā)明，但是對于本領域技術人員將明顯的是， 在不脫離如權利要求書中所限定的本發(fā)明的精神和范圍的情況下，可W做出各種變化和變 型。 陽30引通過W上實施例可見，本申請可W提供W下技術方案。 陽309] 技術方案1. 一種存儲器控制器的操作方法，包括：
[0310] 使用軟讀取電壓來對儲存在半導體存儲器件中的讀取數(shù)據(jù)執(zhí)行軟讀取操作； 陽311] 基于第一對數(shù)似然比LLR值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作；W及
[0312] 當基于第一 LLR值的軟判決ECC解碼操作失敗時，基于第二LLR值來對讀取數(shù)據(jù) 執(zhí)行軟判決ECC解碼操作，
[0313] 其中，第一 LLR值和第二LLR從缺省LLR值和更新LLR值之間選擇，W及
[0314] 其中，基于通過對讀取數(shù)據(jù)的軟判決ECC解碼操作而獲得的讀取數(shù)據(jù)的錯誤位的 數(shù)量和非錯誤位的數(shù)量來產(chǎn)生更新LLR值。
[0315] 技術方案2.如技術方案1所述的操作方法，其中，第一 LLR值是缺省LLR值。
[0316] 技術方案3.如技術方案1所述的操作方法，其中，第一 LLR值是缺省LLR值和更 新LLR值中的用于先前執(zhí)行的成功的軟判決ECC解碼操作的一個。
[0317] 技術方案4.如技術方案1所述的操作方法，其中，缺省LLR值和更新LLR值被分 別儲存在存儲器控制器的缺省LLR表格和更新LLR表格中。
[0318] 技術方案5.如技術方案1所述的操作方法，還包括：
[0319] 當基于第一 LLR值或第二LLR值的軟判決ECC解碼操作成功時，產(chǎn)生或更新更新 LLR 值。 陽320] 技術方案6.如技術方案5所述的操作方法，其中，根據(jù)下式產(chǎn)生或更新更新化R 值， 陽321][式] 陽扣2]
陽323] 其中錯誤位的#"是錯誤位的數(shù)量非錯誤位的#"是非錯誤位的數(shù)量，"軟電 平"是軟讀取電壓，"讀取偏壓"是參考電壓。 陽324] 技術方案7.如技術方案5所述的操作方法，其中，產(chǎn)生或更新更新LLR值的步驟 包括：
[0325] 確定是否產(chǎn)生或更新更新LLR值；W及 陽326] 基于確定結(jié)果來產(chǎn)生或更新更新LLR值。 陽327] 技術方案8.如技術方案7所述的操作方法，其中，基于W下來確定是否產(chǎn)生或更 新更新LLR值：
[032引當軟判決ECC解碼操作成功時讀取數(shù)據(jù)中的錯誤校正位的數(shù)量；W及 陽329] 在軟判決ECC解碼操作成功W前執(zhí)行的軟讀取操作的第一次數(shù)W及在軟判決ECC 解碼操作成功W前軟判決ECC解碼操作的迭代的第二次數(shù)中的一個或更多個。 陽330]技術方案9.如技術方案8所述的操作方法，其中，當?shù)谝淮螖?shù)和迭代的第二次數(shù) 中的一個或更多個大于參考錯誤校正位的數(shù)量的預定闊值時，產(chǎn)生或更新更新LLR值。 陽331] 技術方案10.如技術方案1所述的操作方法，其中，軟判決ECC解碼操作是低密度 奇偶校驗LDPC解碼操作。 陽332] 技術方案11. 一種存儲器控制器，包括： 陽333] 第一裝置，適用于使用軟讀取電壓來對儲存在半導體存儲器件中的讀取數(shù)據(jù)執(zhí)行 軟讀取操作； 陽334] 第二裝置，適用于基于第一對數(shù)似然比LLR值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼 操作；化及 陽335] 第S裝置，適用于當基于第一 LLR值的軟判決ECC解碼操作失敗時，基于第二化R 值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作， 陽336] 其中，存儲器控制器在缺省LLR值和更新LLR值之間選擇第一 LLR值和第二化R 值，W及 陽337] 其中，存儲器控制器基于通過對讀取數(shù)據(jù)的軟判決ECC解碼操作而獲得的讀取數(shù) 據(jù)的錯誤位的數(shù)量和非錯誤位的數(shù)量來產(chǎn)生更新LLR值。 陽33引技術方案12.如技術方案11所述的存儲器控制器，其中，第一 LLR值是缺省化R 值。 陽339] 技術方案13.如技術方案11所述的存儲器控制器，其中，第一 LLR值是缺省化R 值和更新LLR值中的用于先前執(zhí)行的成功的軟判決ECC解碼操作的一個。
[0340] 技術方案14.如技術方案11所述的存儲器控制器，其中，缺省LLR值和更新化R 值被分別儲存在缺省LLR表格和更新LLR表格中。 陽341] 技術方案15.如技術方案11所述的存儲器控制器，還包括： 陽342] 第四裝置，適用于當基于第一 LLR值或第二LLR值的軟判決ECC解碼操作成功時 產(chǎn)生或更新更新LLR值。 陽343] 技術方案16.如技術方案15所述的存儲器控制器，其中，第四裝置根據(jù)下式來產(chǎn) 生或更新更新LLR值， 陽344][式]
[0345]
陽346] 其中，"錯誤位的#"是錯誤位的數(shù)量，"非錯誤位的#"是非錯誤位的數(shù)量，"軟電 平"是軟讀取電壓，"讀取偏壓"是參考電壓。 陽347] 技術方案17.如技術方案15所述的存儲器控制器，其中，第四裝置包括： 陽348] 第五裝置，適用于確定是否產(chǎn)生或更新更新LLR值；W及
[0349] 第六裝置，適用于根據(jù)第五裝置的確定結(jié)果來產(chǎn)生或更新更新LLR值。 陽350] 技術方案18.如技術方案17所述的存儲器控制器，其中，第五裝置基于W下來確 定是否產(chǎn)生或更新更新LLR值： 陽351] 當軟判決ECC解碼操作成功時讀取數(shù)據(jù)中的錯誤校正位的數(shù)量；W及 陽352] 在軟判決ECC解碼操作成功W前執(zhí)行的軟讀取操作的第一次數(shù)W及在軟判決ECC 解碼操作成功W前軟判決ECC解碼操作的迭代的第二次數(shù)中的一個或更多個。 陽353] 技術方案19.如技術方案18所述的存儲器控制器，其中，當?shù)谝淮螖?shù)和迭代的第 二次數(shù)中的一個或更多個大于參考錯誤校正位的數(shù)量的預定闊值時，第五裝置確定產(chǎn)生或 更新更新LLR值。 陽354] 技術方案20.如技術方案11所述的存儲器控制器，其中，軟判決ECC解碼操作是 低密度奇偶校驗LDPC解碼操作。
【主權項】
1. 一種存儲器控制器的操作方法，包括： 使用軟讀取電壓來對儲存在半導體存儲器件中的讀取數(shù)據(jù)執(zhí)行軟讀取操作； 基于第一對數(shù)似然比LLR值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作；以及 當基于第一 LLR值的軟判決ECC解碼操作失敗時，基于第二LLR值來對讀取數(shù)據(jù)執(zhí)行 軟判決ECC解碼操作， 其中，第一 LLR值和第二LLR從缺省LLR值和更新LLR值之間選擇，以及 其中，基于通過對讀取數(shù)據(jù)的軟判決ECC解碼操作而獲得的讀取數(shù)據(jù)的錯誤位的數(shù)量 和非錯誤位的數(shù)量來產(chǎn)生更新LLR值。2. 如權利要求1所述的操作方法，其中，第一 LLR值是缺省LLR值。3. 如權利要求1所述的操作方法，其中，第一 LLR值是缺省LLR值和更新LLR值中的用 于先前執(zhí)行的成功的軟判決ECC解碼操作的一個。4. 如權利要求1所述的操作方法，其中，缺省LLR值和更新LLR值被分別儲存在存儲器 控制器的缺省LLR表格和更新LLR表格中。5. 如權利要求1所述的操作方法，還包括： 當基于第一 LLR值或第二LLR值的軟判決ECC解碼操作成功時，產(chǎn)生或更新更新LLR 值。6. 如權利要求5所述的操作方法，其中，根據(jù)下式產(chǎn)生或更新更新LLR值， [式]其中，"錯誤位的#"是錯誤位的數(shù)量，"非錯誤位的#"是非錯誤位的數(shù)量，"軟電平"是 軟讀取電壓，"讀取偏壓"是參考電壓。7. 如權利要求5所述的操作方法，其中，產(chǎn)生或更新更新LLR值的步驟包括： 確定是否產(chǎn)生或更新更新LLR值；以及 基于確定結(jié)果來產(chǎn)生或更新更新LLR值。8. 如權利要求7所述的操作方法，其中，基于以下來確定是否產(chǎn)生或更新更新LLR值： 當軟判決ECC解碼操作成功時讀取數(shù)據(jù)中的錯誤校正位的數(shù)量；以及 在軟判決ECC解碼操作成功以前執(zhí)行的軟讀取操作的第一次數(shù)以及在軟判決ECC解碼 操作成功以前軟判決ECC解碼操作的迭代的第二次數(shù)中的一個或更多個。9. 如權利要求8所述的操作方法，其中，當?shù)谝淮螖?shù)和迭代的第二次數(shù)中的一個或更 多個大于參考錯誤校正位的數(shù)量的預定閾值時，產(chǎn)生或更新更新LLR值。10. -種存儲器控制器，包括： 第一裝置，適用于使用軟讀取電壓來對儲存在半導體存儲器件中的讀取數(shù)據(jù)執(zhí)行軟讀 取操作； 第二裝置，適用于基于第一對數(shù)似然比LLR值來對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作； 以及 第三裝置，適用于當基于第一 LLR值的軟判決ECC解碼操作失敗時，基于第二LLR值來 對讀取數(shù)據(jù)執(zhí)行軟判決ECC解碼操作， 其中，存儲器控制器在缺省LLR值和更新LLR值之間選擇第一 LLR值和第二LLR值，以 及 其中，存儲器控制器基于通過對讀取數(shù)據(jù)的軟判決ECC解碼操作而獲得的讀取數(shù)據(jù)的 錯誤位的數(shù)量和非錯誤位的數(shù)量來產(chǎn)生更新LLR值。
【文檔編號】G11C16/34GK105957553SQ201510767954
【公開日】2016年9月21日
【申請日】2015年11月11日
【發(fā)明人】田明云
【申請人】愛思開海力士有限公司