半導(dǎo)體存儲(chǔ)裝置的制造方法
【專利摘要】實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置包括第1及第2串。第1串包括與源極線串聯(lián)連接的第1晶體管、與所述第1晶體管串聯(lián)連接的第2晶體管及串聯(lián)連接在所述第2晶體管與位線之間的第1單元晶體管。第2串包括與所述源極線串聯(lián)連接的第3晶體管、與所述第3晶體管串聯(lián)連接的第4晶體管及串聯(lián)連接在所述第4晶體管與所述位線之間的第2單元晶體管。在讀取時(shí)，所述第4晶體管的柵極被施加使所述第4晶體管斷開的電壓，在開始對所述第1單元晶體管的柵極施加電壓之后，所述第4晶體管的柵極被施加與施加給所述源極線的電壓實(shí)質(zhì)上相同的電壓。
【專利說明】
半導(dǎo)體存儲(chǔ)裝置[0001]相關(guān)申請[0002]本申請享有以日本專利申請2015-49724號(申請日:2015年3月12日)為基礎(chǔ)申請 的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體存儲(chǔ)裝置。【背景技術(shù)】
[0004]已知一種三維構(gòu)造的NAND(Not And，與非)型閃存。
【發(fā)明內(nèi)容】

[0005]本發(fā)明的實(shí)施方式提供一種動(dòng)作性能提升的半導(dǎo)體存儲(chǔ)裝置。
[0006]實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置包括第1及第2串。第1串包括與源極線串聯(lián)連接的第1 晶體管、與所述第1晶體管串聯(lián)連接的第2晶體管及串聯(lián)連接在所述第2晶體管與位線之間的第1單元晶體管。第2串包括與所述源極線串聯(lián)連接的第3晶體管、與所述第3晶體管串聯(lián)連接的第4晶體管及串聯(lián)連接在所述第4晶體管與所述位線之間的第2單元晶體管。在讀取時(shí)，所述第4晶體管的柵極被施加使所述第4晶體管斷開的電壓，在開始對所述第1單元晶體管的柵極施加電壓之后，所述第4晶體管的柵極被施加與施加給所述源極線的電壓實(shí)質(zhì)上相同的電壓。【附圖說明】
[0007]圖1表示第1實(shí)施方式的存儲(chǔ)系統(tǒng)的框圖。
[0008]圖2是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的框圖。
[0009]圖3表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的單元陣列的一部分及相關(guān)要素的連接。
[0010]圖4表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的單元陣列的一部分的截面。[0011 ]圖5詳細(xì)地表示圖4的截面的一部分。[0〇12 ]圖6表不單兀晶體管的閾值電壓的分布的例子。
[0013]圖7按時(shí)間順序表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的節(jié)點(diǎn)的電壓。
[0014]圖8表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的讀取期間的一狀態(tài)。
[0015]圖9表示用于參照的半導(dǎo)體存儲(chǔ)裝置的一部分的截面。
[0016]圖10表示第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的單元陣列的一部分的截面。[〇〇17]圖11是第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的單元陣列的一部分的立體圖。
[0018]圖12表示第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的單元陣列的一部分的截面。
[0019]圖13表示第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的單元陣列的另一部分的截面。
[0020]圖14表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的讀出放大器及相關(guān)要素。
[0021]圖15是用來說明第4實(shí)施方式的讀出放大器30的動(dòng)作原理的簡化電路圖。
[0022]圖16是圖15的時(shí)序圖。[〇〇23]圖17是第5實(shí)施方式的讀出放大器30的電路圖。
[0024]圖18是進(jìn)行鎖定動(dòng)作時(shí)的動(dòng)作時(shí)序圖。
[0025]圖19是不進(jìn)行鎖定動(dòng)作時(shí)的動(dòng)作時(shí)序圖。
[0026]圖20是圖18的時(shí)刻tl3?tl4的期間的詳細(xì)時(shí)序圖。
[0027]圖21是以ABL方式對存儲(chǔ)器單元晶體管MT進(jìn)行讀取時(shí)的動(dòng)作時(shí)序圖。[〇〇28]圖22是利用圖17的讀出放大器30對存儲(chǔ)器單元晶體管MT進(jìn)行寫入時(shí)的動(dòng)作時(shí)序圖。[〇〇29]圖23是使用圖17的讀出放大器30分偶數(shù)位線BL與奇數(shù)位線BL對存儲(chǔ)器單元晶體管MT進(jìn)行讀取時(shí)的動(dòng)作時(shí)序圖。
[0030]圖24是第6實(shí)施方式的讀出放大器30的電路圖。[〇〇31]圖25是具備存儲(chǔ)器控制器200與半導(dǎo)體存儲(chǔ)裝置100的存儲(chǔ)系統(tǒng)1的概略性框圖。 [〇〇32]圖26是以前置命令進(jìn)行指示時(shí)的概略性時(shí)序圖。[0〇33]圖27是表不外部前置命令的傳輸順序的一例的圖。[〇〇34]圖28是表示調(diào)整SASRC節(jié)點(diǎn)的電壓的電壓調(diào)整部51的一例的電路圖。[〇〇35]圖29是表示基準(zhǔn)電壓產(chǎn)生電路61的一例的電路圖。【具體實(shí)施方式】
[0036]以下，參照附圖來記載實(shí)施方式。在以下的記載中，對具有大致相同的功能及構(gòu)成的構(gòu)成要素標(biāo)注相同符號，并省略重復(fù)的說明。另外，關(guān)于某實(shí)施方式的記載，只要沒有說明并非如此，那么即使是其他實(shí)施方式的記載也都適用。另外，附圖是示意圖，某層的厚度與平面尺寸的關(guān)系、層的厚度的比率等可能會(huì)與實(shí)物不同。即使在附圖相互之間，也可能包含相互的尺寸的關(guān)系或比率不同的部分。[〇〇37]<第1實(shí)施方式>[〇〇38]如圖1所示，存儲(chǔ)系統(tǒng)1包含半導(dǎo)體存儲(chǔ)裝置100及存儲(chǔ)器控制器200。[〇〇39]存儲(chǔ)器控制器200從例如主機(jī)裝置(未圖示)接收命令，并根據(jù)所接收的命令來控制半導(dǎo)體存儲(chǔ)裝置100。存儲(chǔ)器控制器200包含例如CPU(central processing unit，中央處理器)等處理器210、R0M(read only memory，只讀存儲(chǔ)器)220、RAM(random access memory，隨機(jī)存取存儲(chǔ)器)230、存儲(chǔ)器接口 240、主接口 250等要素。
[0040]利用處理器210來執(zhí)行保持在R0M220中的程序，由此，存儲(chǔ)器控制器200進(jìn)行多種動(dòng)作。RAM230保持臨時(shí)數(shù)據(jù)。存儲(chǔ)器接口 240是與半導(dǎo)體存儲(chǔ)裝置100連接，且管理存儲(chǔ)器控制器200與半導(dǎo)體存儲(chǔ)裝置100的通信。主接口 250是經(jīng)由總線與主機(jī)裝置連接，且管理存儲(chǔ)器控制器200與主機(jī)裝置的通信。
[0041]如圖2所示，半導(dǎo)體存儲(chǔ)裝置100包含多個(gè)平面(plane) 110、輸入輸出電路120、地址及命令寄存器130、序列發(fā)生器(控制器)140、電壓產(chǎn)生電路150、核心驅(qū)動(dòng)器160等要素。
[0042]圖2表示兩個(gè)平面110的例子。平面110包含相同要素的組。各平面110包含單元陣列111、行譯碼器112、數(shù)據(jù)電路及頁面緩沖器113、列譯碼器114。
[0043]單元陣列111包含多個(gè)區(qū)塊BLK。各區(qū)塊BLK包含多個(gè)指形件FGR(FGR0、FGR1、…)。 各指形件FGR包含多個(gè)(NAND)串STR。各串STR包含多個(gè)存儲(chǔ)單元。在單元陣列111中，設(shè)有字線WL、位線BL、源極線SL、選擇柵極線等要素。[〇〇44] 輸入輸出電路120與存儲(chǔ)器控制器200的存儲(chǔ)器接口 240連接。輸入輸出電路120控制將命令、地址信號、數(shù)據(jù)、控制信號等信號從存儲(chǔ)器控制器200輸入或向存儲(chǔ)器控制器200 輸出。序列發(fā)生器140從輸入輸出電路120接收命令，并按照基于命令的序列來控制電壓產(chǎn)生電路150及核心驅(qū)動(dòng)器160。電壓產(chǎn)生電路150根據(jù)序列發(fā)生器140的指示產(chǎn)生多種電壓 (電位)。
[0045]核心驅(qū)動(dòng)器160使用來自電壓產(chǎn)生電路150的電壓，根據(jù)地址信號產(chǎn)生要施加給字線WL、選擇柵極線、及源極線SL等的多種電壓。
[0046]行譯碼器112從輸入輸出電路120接收地址信號，并根據(jù)地址信號選擇平面110、區(qū)塊BLK、串STR、字線WL。[〇〇47]數(shù)據(jù)電路及頁面緩沖器113包含多個(gè)讀出放大器30,暫時(shí)保持從單元陣列111讀取的數(shù)據(jù)，且從半導(dǎo)體存儲(chǔ)裝置100的外部接收寫入數(shù)據(jù)，并對所選擇的存儲(chǔ)單元寫入接收到的數(shù)據(jù)。列譯碼器114接收地址信號，并根據(jù)地址信號控制數(shù)據(jù)電路及頁面緩沖器113的數(shù)據(jù)的輸入輸出。[〇〇48]單元陣列的一部分及相關(guān)要素如圖3所示地連接。各區(qū)塊BLK包含多個(gè)指形件FGR0 ?FGRkA是自然數(shù)，例如為3。圖3中，省略一部分、例如指形件FGR2及與其相關(guān)的要素。
[0049]各位線BL(BL0?BLm)在各區(qū)塊BLK中與四個(gè)串STR連接。
[0050]各串STR包含多個(gè)單元晶體管MT(MT0?MT7)、選擇柵極晶體管SST(SST0?SST3)、 SSTb(SSTbO?SSTb3)及SDT(SDT0?SDT3)。晶體管55饑、55!'、]\〇'、501'依次串聯(lián)連接于源極線 SL與一條位線之間。也可以不設(shè)置晶體管SSTb，將晶體管SST與源極線SL連接。[0051 ]不同的多個(gè)位線BL各自的一個(gè)串STR的組構(gòu)成一個(gè)指形件FGR。在各指形件FGR中， 針對各x(x是〇及7以下的自然數(shù)中的任一值)，單元晶體管MTx的柵極共用地連接于字線 WLx。進(jìn)一步說，在各區(qū)塊BLK中，不同的指形件FGR中的字線WLx也相互連接。[〇〇52]在各指形件FGR中，針對各y(y是0及k以下的自然數(shù)中的任一值)，各指形件FGRy的多個(gè)串STR各自的晶體管SDTy的柵極共用地連接于選擇柵極線SGDLy。[〇〇53]指形件FGRy及FGR(y+l)的各晶體管SST的柵極共用地連接于選擇柵極線SGSL(y/ 2)。指形件FGRy及FGR(y+l)的各晶體管SSTb的柵極共用地連接于選擇柵極線SGSbL(y/2)。 [〇〇54] 行譯碼器112只在所選擇的一個(gè)區(qū)塊BLK，將選擇柵極線SGDLk連接于SG線SGDk，將選擇柵極線SGSLk連接于SG線SGSk，將選擇柵極線SGSbLk連接于SG線SGSbk，將字線WLx連接于CG線CGx。[〇〇55] SG線SGDy是由驅(qū)動(dòng)器SGDdrvy驅(qū)動(dòng)。SG線SGSz (z為0及((k一 1 )/2)以下的自然數(shù)) 是由驅(qū)動(dòng)器SGSdrvz驅(qū)動(dòng)。SG線SGSbz是由驅(qū)動(dòng)器SGSbdrvz驅(qū)動(dòng)。CG線CGx是由驅(qū)動(dòng)器CGdrvx 驅(qū)動(dòng)。源極線SL是由驅(qū)動(dòng)器SLdrv驅(qū)動(dòng)。[〇〇56] 驅(qū)動(dòng)器S⑶drv、SGSdrv、SGSbdrv、CGdrv以及SLdrv按照序列發(fā)生器140的控制而在對數(shù)據(jù)進(jìn)行讀取、寫入或刪除時(shí)，對所連接的配線施加多種電壓。[〇〇57] 單元陣列111具有圖4及圖5所示的構(gòu)造。圖4沿x軸示出四個(gè)指形件FGR。圖5詳細(xì)地不出圖4的一部分。[0〇58]在基板sub的表面設(shè)有p型的講區(qū)域pW，在講區(qū)域pW上設(shè)有半導(dǎo)體柱SP。半導(dǎo)體柱 SP的側(cè)面由隧道絕緣膜TI覆蓋。隧道絕緣膜TI的側(cè)面由電荷儲(chǔ)存膜CI覆蓋。電荷儲(chǔ)存膜CI的側(cè)面由絕緣性的阻擋絕緣膜BI覆蓋。各半導(dǎo)體柱SP提供以下區(qū)域:作為串STR的電流路徑發(fā)揮功能，且供形成用于單元晶體管MT及選擇柵極晶體管SST、SDT的通道。隧道絕緣膜T1、 電荷儲(chǔ)存膜CI及阻擋絕緣膜BI只在圖5中示出。[〇〇59] 在阱區(qū)域pW的上方，導(dǎo)電性的配線層SSbC及SSC、導(dǎo)電性的多個(gè)配線層WC、及導(dǎo)電性的多個(gè)配線層SDC沿D12面擴(kuò)展。配線層SSbC及SSC、配線層WC的組、及配線層SDC的組依次沿D3軸排列，且沿D3軸具有間隔。配線層SSbC及SSC、配線層WC、及配線層SDC與阻擋絕緣膜 BI接觸。配線層SSC作為選擇柵極線SGSL發(fā)揮功能。配線層SSbC作為選擇柵極線SGSbL發(fā)揮功能。配線層WC作為字線WL發(fā)揮功能。配線層SDC作為選擇柵極線SGDL發(fā)揮功能。
[0060]半導(dǎo)體柱SP、隧道絕緣膜T1、電荷儲(chǔ)存膜CI及阻擋絕緣膜BI之中與配線層SSbC相交的部分作為選擇柵極晶體管SSTb發(fā)揮功能，與配線層SSC相交的部分作為選擇柵極晶體管SST發(fā)揮功能，與配線層WC相交的部分作為單元晶體管MT發(fā)揮功能。[0061 ] 沿D3軸排列的晶體管SSTb、SST、MT、SDT相當(dāng)于一個(gè)串STR中包含的晶體管。[〇〇62]在半導(dǎo)體柱SP的沿D3軸的上方，設(shè)有配線層BLC。配線層BLC作為位線BL發(fā)揮功能， 沿D1軸延伸，且沿D2軸具有間隔。一個(gè)配線層BLC經(jīng)由插塞VP1及VP2與多個(gè)串STR的上端連接。[〇〇63]多個(gè)串STR設(shè)置在D2軸上的不同坐標(biāo)上。這種設(shè)置在D2軸上的不同坐標(biāo)上的多個(gè)串STR相當(dāng)于指形件FGR中包含的串STR。[〇〇64]串STRb、STRc及STRd位于與示出串STRa的圖4的面不同的面上，但為方便起見描繪在圖4中。[〇〇65] 在各指形件FGR中，配線層SDC包圍該指形件FGR中的全部半導(dǎo)體柱SP的側(cè)面上的阻擋絕緣膜BI，且在各指形件FGR之間獨(dú)立。[〇〇66]另一方面，配線層WC、配線層SSC及配線層SSbC橫跨相鄰兩個(gè)指形件FGR，且包圍這兩個(gè)指形件FGR中的全部半導(dǎo)體柱SP的側(cè)面上的阻擋絕緣膜BI。例如，配線層WC、配線層 SSC、配線層SSbC橫跨指形件FGR0及FGR1。進(jìn)一步說，另外的配線層WC、SSC及SSbC橫跨指形件FGR2及FGR3。[〇〇67]配線層SSC橫跨兩個(gè)指形件FGR，由此，指形件FGR0的晶體管SST0的柵極與指形件 FGR1的晶體管SST1的柵極連接。同樣，配線層SSbC橫跨兩個(gè)指形件FGR，由此，指形件FGR0的晶體管SSTbO的柵極與指形件FGR1的晶體管SSTb 1的柵極連接。[0〇68]在講區(qū)域pW的表面的區(qū)域內(nèi)，還設(shè)有n+型雜質(zhì)的擴(kuò)散層nd。擴(kuò)散層nd與接觸插塞 CP1的下端連接。接觸插塞CP1沿由D2軸與D3軸所構(gòu)成的面擴(kuò)展，且設(shè)置在共有配線層WC、 SSC、SSbC的兩個(gè)指形件FGR的各組之間。接觸插塞CP1的上端與配線層SLC連接。配線層SLC 作為源極線SL發(fā)揮功能。配線層SLC在圖4中被省略。[〇〇69]關(guān)于單元陣列100的構(gòu)成，例如記載于“三維積層非易失性半導(dǎo)體存儲(chǔ)器”這一美國專利申請公開2009/0267128號公報(bào)。另外，記載于“三維積層非易失性半導(dǎo)體存儲(chǔ)器”這一美國專利申請公開2009/0268522號公報(bào)、“非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法”這一美國專利申請公開2010/0207195號公報(bào)、“半導(dǎo)體存儲(chǔ)器及其制造方法”這一美國專利申請公開2011/0284946號公報(bào)。這些專利申請的全部內(nèi)容以參照的形式引用在本申請說明書中。
[0070]如圖14所示，各讀出放大器30與一條位線BL連接。各讀出放大器30包含開關(guān)SW與其他部分30a。開關(guān)SW連接于讀取時(shí)與位線BL電連接的節(jié)點(diǎn)N和SASRC節(jié)點(diǎn)之間，例如為N型的MOSFET(metal oxide semiconductor field effect transistor，金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。開關(guān)SW根據(jù)來自序列發(fā)生器140的信號SWG在接通或斷開之間進(jìn)行切換。
[0071](動(dòng)作)
[0072]存儲(chǔ)裝置100在一個(gè)單元晶體管MT中能夠保持1比特以上的數(shù)據(jù)。各單元晶體管MT 根據(jù)所保持的數(shù)據(jù)能夠取得多種閾值電壓。閾值電壓是根據(jù)單元晶體管MT的電荷儲(chǔ)存膜CI 的電子量而定。為了對由讀取對象的單元晶體管MT所保持的數(shù)據(jù)加以辨別，使用一個(gè)或多個(gè)讀取電壓。對讀取對象的單元晶體管MT的閾值電壓進(jìn)行判定所采用的是，判定該單元晶體管MT的閾值電壓超過某讀取電壓還是低于某讀取電壓。[〇〇73]圖6表示保持在第1實(shí)施方式的單元晶體管中的數(shù)據(jù)與閾值電壓的關(guān)系的例子。圖 6及以下的記載是基于2比特/單元晶體管的存儲(chǔ)的例子。當(dāng)為2比特/單元晶體管的存儲(chǔ)時(shí)， 各單元晶體管MT可具有四個(gè)閾值電壓之中的任一個(gè)。即使是保持相同的2比特?cái)?shù)據(jù)的多個(gè)單元晶體管MT，也因單元晶體管MT相互間的特性變動(dòng)而具有互不相同的閾值電壓。因此，閾值電壓如圖6所示具有分布。閾值電壓分布例如被稱為Er、A、B及C電平(level) J電平中的閾值電壓高于Er電平中的閾值電壓。B電平中的閾值電壓高于A電平中的閾值電壓。C電平中的閾值電壓高于B電平中的閾值電壓。[〇〇74] 為了判定電平，使用讀取電壓VA、VB及VC。讀取電壓VA位于Er電平與A電平之間。讀取電壓VB位于A電平與B電平之間。讀取電壓VC位于B電平與C電平之間。讀取電壓存在被統(tǒng)稱為Vcgrv的情況。
[0075]接下來，參照圖7及圖8,記載第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作。圖7表示施加給從一個(gè)區(qū)塊BLK讀取數(shù)據(jù)期間的幾個(gè)節(jié)點(diǎn)的電壓的波形。圖7及圖8表示從指形件FGR0中的單元晶體管MT進(jìn)行讀取的例子。此外，數(shù)據(jù)的讀取包括用于編程驗(yàn)證的讀取。所謂編程驗(yàn)證，是指寫入(編程)對象的單元晶體管MT根據(jù)數(shù)據(jù)來確認(rèn)是否超過某閾值電壓。
[0076]半導(dǎo)體存儲(chǔ)裝置100—從存儲(chǔ)器控制器200接收讀取命令，便開始讀取(read)。在開始讀取時(shí)，圖7所示的全部節(jié)點(diǎn)被施加接地(共用)電壓。
[0077]如圖7及圖8所示，在時(shí)刻tl，序列發(fā)生器140控制核心驅(qū)動(dòng)器160,對所選擇的指形件(選擇指形件)FGR0的選擇柵極線SGDL0施加電壓VSG。電壓VSG具有使晶體管SDT接通的大小，且具有也使晶體管SSTb接通的大小。通過對選擇柵極線SGDL0施加電壓VSG，晶體管SDT0 接通。結(jié)果，選擇指形件FGR0的串STR與位線BL電連接。
[0078]另一方面，也是在時(shí)刻tl，序列發(fā)生器140控制核心驅(qū)動(dòng)器160,維持未被選擇的指形件(非選擇指形件)FGRUFGR2及FGR3的選擇柵極線SGDL1、SGDL2、S⑶L3的電壓VSS。因此， 晶體管SDT1、SDT2及SDT3維持?jǐn)嚅_。結(jié)果，指形件FGR1、FGR2及FGR3的串從位線BL電切斷。此夕卜，選擇柵極線SGDL1、SGDL2及SGDL3的電壓VSS的維持是持續(xù)到圖7所示的最終時(shí)刻。[〇〇79] 序列發(fā)生器140還在時(shí)刻tl，控制核心驅(qū)動(dòng)器160,對選擇柵極線SGSbLO施加電壓 VSG。通過施加電壓VSG，晶體管SSTbO及SSTbl接通。另外，通過對選擇柵極線SGSbLO施加電壓VSG，指形件FGR0及FGR1中的兩側(cè)的兩個(gè)擴(kuò)散層nd之間由n型區(qū)域連接。
[0080]另一方面，也是在時(shí)刻tl，序列發(fā)生器140將選擇柵極線SGSL0維持為電壓VSS。因此，晶體管SST0及SST1斷開。[0081 ] 如此，晶體管SST0及SST1均斷開，并且指形件FGR0及FGR1均從源極線SL電切斷。另一方面，晶體管SGTO接通，晶體管SGT1斷開。因此，指形件FGRO的通道電連接于位線BL，另一方面，指形件FGR1的通道為電浮動(dòng)狀態(tài)。[〇〇82]在非選擇指形件FGR2及FGR3中，序列發(fā)生器140在讀取期間將選擇柵極線SGSL1及SGSbLl維持為電壓VSS。由此，指形件FGR2及FGR3的全部串STR、甚至指形件FGR2及FGR3的通道在讀取期間為浮動(dòng)狀態(tài)。通過對選擇柵極線SGSL1及SGSbLl施加與選擇柵極線SGSL0及 SGSbLO相同的電壓，也能夠?qū)崿F(xiàn)所述浮動(dòng)狀態(tài)。[〇〇83]在時(shí)刻t2,序列發(fā)生器140控制核心驅(qū)動(dòng)器160,對非選擇字線WL施加電壓VREAD。電壓VREAD具有不論單元晶體管MT的狀態(tài)(閾值電壓)如何均能使單元晶體管MT接通的大小。對非選擇字線WL施加電壓VREAD持續(xù)到圖7所示的最終時(shí)刻。[〇〇84]在時(shí)刻t2的時(shí)間點(diǎn)，非選擇指形件FGR1、FGR2及FGR3的通道為浮動(dòng)狀態(tài)，另外，相同地址的字線WL由一個(gè)區(qū)塊BLK中的不同指形件FGR所共有。由此，指形件FGR1、FGR2及FGR3 的半導(dǎo)體柱SP中的(也就是，通道的)電壓因通道與非選擇字線WL的電容耦合而上升到接近電壓VREAD的電壓。[〇〇85]在時(shí)刻t2,進(jìn)一步說，序列發(fā)生器140控制核心驅(qū)動(dòng)器160,對選擇字線WL也在短時(shí)間內(nèi)施加電壓VREAD。其目的在于，使各串STR中的單元晶體管MT的通道的電位一致地與和該串STR連接的位線BL的電位相同。[〇〇86]對選擇字線WL施加電壓VREAD之后，在時(shí)亥ljt3,序列發(fā)生器140控制核心驅(qū)動(dòng)器160,對選擇字線WL施加讀取電壓Vcgrv。通過施加讀取電壓Vcgrv，連接于選擇字線WL的全部單元晶體管(選擇單元晶體管)MT之中具有高于讀取電壓Vcgrv的閾值電壓的單元晶體管 MT維持?jǐn)嚅_，具有低于讀取電壓Vcgrv的閾值電壓的單元晶體管MT接通。
[0087]在選擇字線WL的電位上升結(jié)束后的時(shí)刻t4,序列發(fā)生器140控制核心驅(qū)動(dòng)器160與數(shù)據(jù)電路及頁面緩沖器113,將位線BL預(yù)充電為電壓VBL。[〇〇88]另外，在時(shí)刻t4,序列發(fā)生器140控制核心驅(qū)動(dòng)器160,對源極線SL施加電壓VBL+VSRC。電壓VSRC大于電壓VSS。由此，源極線SL的電位變得高于位線BL的電位。[〇〇89]進(jìn)一步說，序列發(fā)生器140在時(shí)刻t4,控制核心驅(qū)動(dòng)器160,對選擇柵極線SGSL0施加電壓VBL+VSRC。電壓VBL+VSRC與施加給源極線SL的電壓相同。由此，選擇指形件FGR0的晶體管SST在源極及柵極接收相同的電壓VBL+VSRC，成為將源極線SL側(cè)作為陽極且將單元晶體管MT側(cè)作為陰極的二極管連接的偏壓狀態(tài)。因此，電流能夠在晶體管SST0中從源極線SL 朝向位線BL流動(dòng)。同樣地，晶體管SST1也為二極管連接的狀態(tài)。
[0090]施加給時(shí)刻t4之后的幾個(gè)節(jié)點(diǎn)的電壓表示在圖8中。圖8以圖4為基礎(chǔ)，圖8在圖4的記載中附加了所施加的電壓。[〇〇91 ]回到圖7。在時(shí)刻t4,序列發(fā)生器140還對SASRC節(jié)點(diǎn)施加電壓Vsasrc。電壓Vsasrc小于施加給源極線SL的電壓VBL+VSRC。[〇〇92]通過在時(shí)刻t4對源極線SL施加電壓，在源極線SL與位線BL之間形成電位差。在形成該電位差的時(shí)間點(diǎn)，選擇指形件FGR0中的晶體管SDT0接通。因此，選擇指形件FGR0中，單元電流Icel 1在具有接通的選擇單元晶體管MT的串STR中從源極線SL朝向與該串STR連接的位線BL經(jīng)由晶體管SST0流動(dòng)。另一方面，選擇指形件FGR0中的具有斷開的選擇單元晶體管 MT的串STR中，無單元電流Icell流動(dòng)。[〇〇93]另一方面，非選擇指形件FGR1中，即使在時(shí)刻t4的時(shí)間點(diǎn)，通道也因電容耦合而仍然為電壓VREAD。電壓VREAD高于源極線SL的電壓VBL+VSRC。因此，例如在指形件FGR1中，未經(jīng)由二極管連接的偏壓狀態(tài)的晶體管SST流有泄漏電流，另外，通道維持為浮動(dòng)狀態(tài)。此外， 即使在時(shí)刻t4的時(shí)間點(diǎn)，指形件FGR1的通道的電壓低于電壓VBL+VSRC，但通過從源極線SL 流入電流，也會(huì)使指形件FGR1的通道的電壓變得高于電壓VBL+VSRC，這時(shí)，指形件FGR1中， 晶體管SST斷開。結(jié)果，指形件FGR1的通道成為浮動(dòng)狀態(tài)。[〇〇94] 也可以在時(shí)刻t4對源極線SL及選擇柵極線SGSL0施加電壓VSRC來代替電壓VBL+ VSRC。在這種情況下，電壓VSRC大于電壓VBL，且大于電壓Vsasrc。
[0095]隨著從時(shí)刻t4經(jīng)過某段時(shí)間，讀出放大器30中的節(jié)點(diǎn)的電位穩(wěn)定。在穩(wěn)定后的時(shí)亥Ijt5,序列發(fā)生器140將信號SWG設(shè)為高電平。結(jié)果，在位線BL與SASRC節(jié)點(diǎn)之間形成電流路徑。這時(shí)，與具有接通的選擇單元晶體管MT的串STR連接的讀出放大器30中，單元電流Icell 流入到位線BL。因此，即使在位線BL與SASRC節(jié)點(diǎn)之間形成有電流路徑，位線BL的節(jié)點(diǎn)的電位只從電位VBL稍微降低。另一方面，與具有斷開的選擇單元晶體管MT的串STR連接的讀出放大器30中，單元電流Icell不流入到位線BL。因此，位線BL的電位像虛線所示那樣降低。由讀出放大器30檢測該電位降低的有無(電位降低的程度大小的差異)，辨別由與選擇指形件 FGR0中的選擇字線WL連接的單元晶體管MT所保持的數(shù)據(jù)。
[0096](效果)[〇〇97]像以上記載的那樣，根據(jù)第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置，用于字線WL的配線層WC 橫跨兩個(gè)指形件FGR。這與橫跨一個(gè)指形件FGR的圖9的比較例不同。如果第1實(shí)施方式與比較例中一個(gè)指形件FGR中的串STR的數(shù)量相同，那么第1實(shí)施方式的配線層WC的面積大于比較例中用于字線的配線層304的面積。因此，第1實(shí)施方式的字線WL具有與比較例中的字線更小的電阻。這能夠削減字線WL的充電所需要的電力，從而能夠減少第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的消耗電力。
[0098]另外，根據(jù)第1實(shí)施方式，與字線WL同樣地，配線層SSC及配線層SSbC也橫跨兩個(gè)指形件FGR。由此，能夠避免用來一邊使配線層WC由兩個(gè)指形件FGR所共有、一邊使配線SSC及 SSbC在指形件FGR獨(dú)立的工序，從而抑制半導(dǎo)體存儲(chǔ)裝置100的制造成本。另外，能夠通過減少插塞CP1的數(shù)量來抑制芯片面積。進(jìn)一步說，能夠使選擇柵極線SGL以及SGSbL的電阻降低，從而能夠使半導(dǎo)體存儲(chǔ)裝置100的性能得以提升。[〇〇99] 然而，如果兩個(gè)指形件FGR只共有配線層SSC及SSbC的話，那么無法將這樣的兩個(gè)指形件FGR獨(dú)立地電連接于源極線SL。以下，對這個(gè)情況進(jìn)行說明。
[0100]首先，作為與第1實(shí)施方式的比較，如圖9所示，如果各指形件301能夠獨(dú)立地控制源極側(cè)的選擇柵極線302,那么便能夠?qū)⒎沁x擇指形件301b的串303設(shè)為電浮動(dòng)狀態(tài)。浮動(dòng)狀態(tài)的串303的通道的電位隨著字線304的電位的上升而上升。因此，容易對字線304進(jìn)行充電。另外，非選擇指形件301b的串303的通道與字線304之間的電位差實(shí)質(zhì)上為零。由此，能夠避免在存在這種電位差的情況下可能會(huì)產(chǎn)生的讀取干擾。
[0101]另一方面，如果兩個(gè)指形件FGR共有配線層SSC及SSbC，那么通過讀取時(shí)晶體管 SST0的接通，使指形件FGR1也電連接于源極線SL。因此，如果是單元電流Icell從經(jīng)預(yù)充電的位線BL流動(dòng)到源極線SL的構(gòu)成，那么指形件FGR1的串STR的通道不會(huì)成為浮動(dòng)狀態(tài)。由此，對字線WL附加電容，用于對字線WL進(jìn)行充電的電流增大。進(jìn)一步說，根據(jù)指形件FGR1的串STR的通道與字線WL之間的電位差，可能會(huì)產(chǎn)生誤寫入、讀取干擾、對單元晶體管MT的損害。
[0102]因此，第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置100的讀取構(gòu)成為單元電流Icell從源極線 SL流動(dòng)到位線BL。具體來說，如下所述。
[0103]也就是說，首先，在時(shí)刻11，晶體管SDT0接通，所以指形件FGR0的通道連接于位線 BL。另一方面，晶體管SDT1及晶體管SST1斷開，所以指形件FGR1的通道為浮動(dòng)狀態(tài)。也就是說，未對字線WL附加指形件FGR1的通道量的電容，而使附加給字線WL的電容減少。[〇1〇4]另外，在時(shí)刻t4,晶體管SDT0接通，晶體管SST0為二極管連接的偏壓狀態(tài)。也就是說，通過使源極線SL的電位高于位線BL的電位，單元電流Icel 1能夠在指形件FGR0中流動(dòng)。 另一方面，晶體管SDT1斷開，晶體管SST1也為二極管連接狀態(tài)。也就是說，單元電流Icell未在指形件FGR1中流動(dòng)。[〇1〇5]因此，即使由多個(gè)指形件FGR共有配線層WC，也能夠兼顧數(shù)據(jù)的讀取與使非選擇指形件為浮動(dòng)狀態(tài)。也就是說，可在能夠利用選擇指形件FGR0進(jìn)行讀取的狀態(tài)下，使非選擇指形件FGR1為浮動(dòng)狀態(tài)。因此，能夠通過選擇用于讀取的指形件FGR以及將配線層WC共有化， 以此來減少用于驅(qū)動(dòng)字線WL的電流的消耗量，以及抑制對非選擇指形件FGR1的串STR的通道與字線WL之間施加電壓。
[0106]另外，在時(shí)刻t2,對選擇字線WL也施加電壓VREAD。例如選擇單元晶體管MT之中的幾個(gè)單元晶體管根據(jù)其閾值電壓，即使在時(shí)刻t3接收讀取電壓Vcgrv也不會(huì)接通。在包含這種單元晶體管MT的串STR中，比接收電壓Vcgrv的單元晶體管MT更靠晶體管SST側(cè)的單元晶體管MT的通道在柵極接收電壓VREAD，由此升壓至電壓VREAD。結(jié)果，串STR中的通道的電位不會(huì)一致地成為與相對應(yīng)位線BL的電位相同的電位。這種狀況能通過在短時(shí)間內(nèi)對選擇字線WL施加電壓VREAD來避免，從而使串STR中的通道的電位一致。另外，通過對選擇字線WL施加電壓VREAD，能夠在施加讀取電壓Vcgrv之前，將選擇指形件FGR0的串STR的通道中的多余的電子從通道逐出。例如有以下情況:在寫入后經(jīng)過長時(shí)間后進(jìn)行讀取的時(shí)間點(diǎn)，電子擴(kuò)散，結(jié)果使通道中以非有意的形式分布著電子。因此，通過對選擇字線WL施加電壓VREAD而使選擇指形件FGR0中的全部單元晶體管MT接通，選擇指形件FGR0的通道中的比讀取對象的單元晶體管MT更靠基板sub側(cè)的部分的電子被逐出到位線BL。
[0107](其他)[〇1〇8]此外，已知選擇柵極晶體管SST及SSTb的閾值電壓能夠利用例如其電荷儲(chǔ)存膜CI 中的電子的量來進(jìn)行調(diào)整。該調(diào)整的機(jī)制與為了在單元晶體管MT寫入數(shù)據(jù)而對電荷儲(chǔ)存膜 CI注入電子是相同的。已知為此所要傳達(dá)給晶體管SST及/或SSTb的寫入命令(以下，稱為 SST寫入命令)。半導(dǎo)體存儲(chǔ)裝置100能夠識別及執(zhí)行SST寫入命令。
[0109] SST寫入命令指示向晶體管SST及/或SSTb的電荷儲(chǔ)存膜CI中注入的電子。SST寫入命令伴有表示寫入對象的晶體管SST及/或SSTb的地址的信號。半導(dǎo)體存儲(chǔ)裝置100—接收 SST寫入命令及表示對象的地址的信號，序列發(fā)生器140便控制核心驅(qū)動(dòng)器160、行譯碼器 112,對所指示的晶體管SST及/或SSTb的電荷儲(chǔ)存膜CI注入電子。[〇11〇]<第2實(shí)施方式>
[0111]第2實(shí)施方式是以第1實(shí)施方式為基礎(chǔ)。
[0112]字線WL及選擇柵極線SGSL以及SGSbL也可以并非像第1實(shí)施方式那樣橫跨兩個(gè)指形件FGR，而是橫跨三個(gè)以上的指形件FGR。第2實(shí)施方式涉及這樣的例子。如圖10所示，字線WL(配線層WC)、選擇柵極線SGSL(配線層SSC)以及選擇柵極線SGSbL(配線層SSbC)橫跨三個(gè)指形件FGR0、FGR1及FGR2。同樣，另外的字線WL及選擇柵極線SGSL以及SGSbL橫跨另外三個(gè)指形件 FGR3、FGR4 及 FGR5。[〇113]另一方面，選擇柵極線SGDL(配線層SD)在各指形件FGR之間獨(dú)立。這點(diǎn)與第1實(shí)施方式相同。
[0114]在共有字線WL及選擇柵極線SGSL以及SGSbL的三個(gè)指形件FGR的各組之間，存在有接觸插塞CP1及擴(kuò)散層nd。
[0115]關(guān)于第2實(shí)施方式中讀取時(shí)的電壓施加，與第1實(shí)施方式中相同。
[0116]進(jìn)一步說，字線WL(配線層WC)、選擇柵極線SGSL(配線層SSC)以及選擇柵極線 SGSbL(配線層SSbC)也可以橫跨四個(gè)以上的指形件FGR。[〇117]根據(jù)第2實(shí)施方式，也與第1實(shí)施方式同樣，用于字線WL的配線層WC、用于選擇柵極線SGSL的配線SSC、用于選擇柵極線SGSbL的配線SSbC橫跨多個(gè)指形件FGR，在字線WL的電位上升期間，選擇指形件FGR的晶體管SST維持為斷開，單元電流Icell從源極線SL朝向位線BL 流動(dòng)，在單元電流Icel 1流動(dòng)期間，選擇指形件FGR的晶體管SST為二極管連接狀態(tài)。因此，能夠獲得與第1實(shí)施方式相同的優(yōu)點(diǎn)。進(jìn)一步說，通過像第2實(shí)施方式那樣使配線層WC所跨的指形件的數(shù)量多于第1實(shí)施方式，能夠更加減少配線層WC的電阻。
[0118]<第3實(shí)施方式>
[0119]第3實(shí)施方式是以第1實(shí)施方式為基礎(chǔ)，在單元陣列的構(gòu)造方面與第1實(shí)施方式不同。
[0120]如圖11?圖13所示，在基板sub上設(shè)有絕緣膜21。在絕緣膜21上，設(shè)有例如四個(gè)鰭式構(gòu)造24(24-1?24-4)。鰭式構(gòu)造24沿D2軸延伸，且沿D1軸具有間隔。D1軸及D2軸例如與基板sub平行，且與垂直于基板sub的D3軸正交。D1軸及D2軸相互正交。
[0121]各鰭式構(gòu)造24包含交替地積層的絕緣膜22(22-1?22-4)及半導(dǎo)體膜23(23-1? 23-3)。各半導(dǎo)體膜23與半導(dǎo)體柱SP同樣，提供用于一個(gè)串STR的通道區(qū)域。而且，一個(gè)鰭式構(gòu)造24中的半導(dǎo)體膜23的組相當(dāng)于圖4的構(gòu)造的一個(gè)指形件FGR中的半導(dǎo)體柱SP的組。因此，圖11?圖13的構(gòu)造表示四個(gè)指形件FGR(FGR0?FGR3)。
[0122]在各鰭式構(gòu)造24的上表面上及側(cè)面上，設(shè)有隧道絕緣膜TI2、絕緣性的電荷儲(chǔ)存膜 CI2、阻擋絕緣膜BI2及導(dǎo)電性的配線層WC2的組。隧道絕緣膜TI2、電荷儲(chǔ)存膜CI2、阻擋絕緣膜BI2及配線層WC2的組具有沿D1軸延伸的帶狀的形狀，沿D2軸相互間具有間隔，且覆蓋各鰭式構(gòu)造24的側(cè)面及上表面。也就是說，隧道絕緣膜TI2、電荷儲(chǔ)存膜CI2、阻擋絕緣膜BI2及配線層WC2的一個(gè)組橫跨四個(gè)指形件FGR0?FGR3。
[0123]各隧道絕緣膜TI2沿D1軸延伸，并且覆蓋各鰭式構(gòu)造24的上表面及側(cè)面。在各隧道絕緣膜TI2上，沿該隧道絕緣膜TI2設(shè)有一層電荷儲(chǔ)存膜CI2。在各電荷儲(chǔ)存膜CI2上，沿該電荷儲(chǔ)存膜CI2設(shè)有一層阻擋絕緣膜BI2。在各阻擋絕緣膜BI2上，沿該阻擋絕緣膜BI2設(shè)有一層配線層WC2。
[0124]沿D2軸最靠近前的配線層WC2作為選擇柵極線SGSL發(fā)揮功能。各半導(dǎo)體膜23之中被用于選擇柵極線SGSL的各配線層WC2所包圍的區(qū)域作為選擇柵極晶體管SST發(fā)揮功能。與作為選擇柵極線SGSL發(fā)揮功能的配線層WC2相比沿D2軸更靠里側(cè)的多層(圖12中為四層)配線層WC2作為字線WL(WL0?WL3)發(fā)揮功能。半導(dǎo)體膜23之中被用于字線WL的各配線層WC2所包圍的區(qū)域作為單元晶體管MT發(fā)揮功能。
[0125]在沿D2軸最靠里側(cè)的配線層WC2(用于字線WL4的配線層WC2)的更里側(cè)，也設(shè)有隧道絕緣膜TI2、電荷儲(chǔ)存膜CI2、阻擋絕緣膜BI2的組，在阻擋絕緣膜BI2上，設(shè)有多層導(dǎo)電膜 WC3。各導(dǎo)電膜WC3隔著隧道絕緣膜TI2、電荷儲(chǔ)存膜CI2、阻擋絕緣膜BI2覆蓋一個(gè)指形件FGR 的上表面及側(cè)面。因此，導(dǎo)電膜WC3在各指形件FGR之間獨(dú)立。各導(dǎo)電膜WC3作為選擇柵極線 SGDL發(fā)揮功能。各半導(dǎo)體膜23之中被各導(dǎo)電膜WC3所包圍的區(qū)域作為選擇柵極晶體管SDT發(fā)揮功能。
[0126]在用于選擇柵極線SGSL的配線層WC2的與用于字線WL1的配線層WC2相反一側(cè)，設(shè)有接觸插塞CP2。一個(gè)接觸插塞CP2設(shè)置在一個(gè)鰭式構(gòu)造24的上表面。各接觸插塞CP2通過相對應(yīng)的鰭式構(gòu)造24之中而與該鰭式構(gòu)造24中的全部半導(dǎo)體膜23接觸。各接觸插塞CP2的上端均與源極線SL連接。
[0127]鰭式構(gòu)造24-1?24-4在一端相互連接。半導(dǎo)體膜23-1的上表面經(jīng)由接觸插塞CP10 與位線BL0連接。半導(dǎo)體膜23-2的上表面經(jīng)由接觸插塞CP11與位線BL1連接。半導(dǎo)體膜23-3 的上表面經(jīng)由接觸插塞CP12與位線BL2連接。
[0128]根據(jù)圖11?圖13所示的構(gòu)造，也能夠?qū)崿F(xiàn)與圖3所示的單元陣列111相同的構(gòu)造。 但是，在以下幾個(gè)方面與圖3的電路圖不同。首先，第3實(shí)施方式中，未設(shè)置選擇柵極晶體管 SSTb，選擇柵極晶體管SST直接連接于源極線SL。另外，圖11?圖13表示一個(gè)串包含四個(gè)單元晶體管MT的例子。另外，圖11?圖13表示四個(gè)指形件FGR共有選擇柵極線SGSL的例子。
[0129]關(guān)于讀取期間對各節(jié)點(diǎn)施加電壓，與第1實(shí)施方式相同。由此，根據(jù)第3實(shí)施方式， 也能夠獲得與第1實(shí)施方式相同的優(yōu)點(diǎn)。
[0130]<第4實(shí)施方式>
[0131]第4實(shí)施方式涉及數(shù)據(jù)電路及頁面緩沖器113中的讀出放大器30的詳情。
[0132]圖15是用來說明第4實(shí)施方式的讀出放大器30的動(dòng)作原理的簡化電路圖。圖15的讀出放大器30在位線BL與SEN節(jié)點(diǎn)(讀出節(jié)點(diǎn))之間的電流路徑上具備串疊(cascode)連接的第1及第2晶體管Q1、Q2以及連接于這些第1及第2晶體管Q1、Q2之間的第2節(jié)點(diǎn)n2與N2節(jié)點(diǎn)之間的第3晶體管Q3。第1晶體管Q1作為圖14的開關(guān)SW發(fā)揮功能。
[0133]在位線BL與CELSRC節(jié)點(diǎn)之間，連接著與圖3同樣構(gòu)成的NAND串STR。第3晶體管Q3的柵極與第1晶體管Q1的漏極一起連接于第1節(jié)點(diǎn)nl。在該第1節(jié)點(diǎn)nl與位線BL之間的電流路徑上連接著第4晶體管Q4。該第4晶體管Q4是為了在例如單元晶體管MT的數(shù)據(jù)刪除時(shí)將位線 BL與第1節(jié)點(diǎn)nl電截止而設(shè)的高耐壓的晶體管。另外，在VDDSA節(jié)點(diǎn)與第1節(jié)點(diǎn)nl之間，配置著PM0S(P_channel metal oxide semiconductor，？通道金屬氧化物半導(dǎo)體)晶體管Q7。
[0134]第2晶體管Q2的漏極為SEN節(jié)點(diǎn)，在該SEN節(jié)點(diǎn)連接著電容器C的一端。該SEN節(jié)點(diǎn)是根據(jù)從單元晶體管MT讀取的數(shù)據(jù)的邏輯對電容器C進(jìn)行充放電的讀出節(jié)點(diǎn)。
[0135]第1?第4晶體管Q1?Q4與晶體管Q7的接通或斷開的切換控制是由圖2的序列發(fā)生器 140進(jìn)行。第 1 ?第4晶體管Q1 ?Q4均為NM0S(N_channel metal oxide semiconductor，N 通道金屬氧化物半導(dǎo)體)晶體管。
[0136]圖16是圖15的時(shí)序圖。在對單元晶體管MT進(jìn)行讀取的情況下，首先，將第1晶體管 Q1的柵極電壓￠1設(shè)為高電平，將第2晶體管Q2的柵極電壓￠2設(shè)定低電平(時(shí)刻til)。這時(shí)， 為了抑制第1晶體管Q1的漏極偏壓依存性，理想的是抑制第2節(jié)點(diǎn)n2的電壓變動(dòng)。為此，只要將第1晶體管Q1的柵極電壓￠1設(shè)定為SASRC節(jié)點(diǎn)的電壓+第1晶體管Q1的閾值電壓+過驅(qū)動(dòng)電壓(約0.2V左右)的電壓即可。在該時(shí)刻til，選擇柵極線SGDL為高電平。像在第1實(shí)施方式中所記載的那樣，選擇柵極線SGSL在時(shí)刻til的時(shí)間點(diǎn)，已經(jīng)被施加了用來對晶體管SGSL賦予二極管連接的偏壓的電壓(VBL+VSRC等)。
[0137]然后，使NAND串STR的一端側(cè)的CELSRC節(jié)點(diǎn)(源極線SL)上升到VDDSA(時(shí)亥ljtl2)。在這個(gè)時(shí)間點(diǎn)，NAND串STR中的選擇字線WL被施加讀取電壓Vcgrv。通過施加電壓Vcgrv，選擇單元晶體管MT只要具有高于電壓Vcgrv的閾值電壓便維持?jǐn)嚅_，只要具有低于電壓Vcgrv的閾值電壓便會(huì)接通。以下，將具有高于電壓Vcgrv的閾值電壓的單元晶體管MT處理成保持著數(shù)據(jù)“〇”，將具有低于電壓Vcgrv的閾值電壓的單元晶體管MT處理成保持著數(shù)據(jù)“1”。
[0138]利用時(shí)刻tl2的電壓上升，使位線BL/BLI的電壓當(dāng)NAND串STR內(nèi)的讀取對象的單元晶體管MT的數(shù)據(jù)為“1”時(shí)基本不下降(圖16的實(shí)線部分)，當(dāng)該數(shù)據(jù)為“0”時(shí)大幅度下降(圖 16的虛線部分)。
[0139]在時(shí)刻tl2,第1晶體管Q1的柵極電壓￠1也被設(shè)定為SASRC節(jié)點(diǎn)的電壓+第1晶體管 Q1的閾值電壓+過驅(qū)動(dòng)電壓。由此，第1晶體管Q1為接通狀態(tài)，第2節(jié)點(diǎn)n2被鉗位為SASRC節(jié)點(diǎn)的電壓+過驅(qū)動(dòng)電壓的電壓，而成為與第1晶體管Q1的漏極電壓(節(jié)點(diǎn)nl的電壓)的電壓相同或比它略低的電壓。另外，第1節(jié)點(diǎn)nl成為與在位線BL中流動(dòng)的單元電流相應(yīng)的電壓。第2節(jié)點(diǎn)n2高于SASRC節(jié)點(diǎn)的電壓，且第1節(jié)點(diǎn)nl的電壓被施加給第3晶體管Q3的柵極，因此第3晶體管Q3作為二極管動(dòng)作。由此，從CELSRC節(jié)點(diǎn)通過NAND串STR與位線BL流動(dòng)的電流依次通過第4晶體管Q4、第1晶體管Q1及第3晶體管Q3流入到N2節(jié)點(diǎn)。
[0140]當(dāng)從時(shí)刻tl2起經(jīng)過一段時(shí)間，位線BL的電位與第1及第3晶體管Q1、Q3之間的第2 節(jié)點(diǎn)n2的電位穩(wěn)定。在這種狀態(tài)下，將第1晶體管Q1與第4晶體管Q4斷開，且對第2晶體管Q2 的柵極施加與時(shí)刻111的柵極電壓巾1相同的柵極電壓巾2 (時(shí)刻113)。更具體來說，柵極電壓小2為SASRC節(jié)點(diǎn)的電壓+第2晶體管Q2的閾值電壓+過驅(qū)動(dòng)電壓。由此，第2節(jié)點(diǎn)n2被維持為與時(shí)刻til時(shí)相同的電壓電平。第1晶體管Q1與第4晶體管Q4均斷開，由此第1節(jié)點(diǎn)nl成為高阻抗?fàn)顟B(tài)，第1節(jié)點(diǎn)nl被保持為時(shí)刻113以前的電位。
[0141]通過將時(shí)刻tl3的第2晶體管Q2的柵極電壓￠2設(shè)為與時(shí)刻til的第1晶體管Q1的柵極電壓￠1相同，節(jié)點(diǎn)n2的電壓電平也得以維持，第3晶體管Q3在時(shí)刻tl3以后也作為二極管動(dòng)作，來自SEN節(jié)點(diǎn)的電流通過第2晶體管Q2與第3晶體管Q3流動(dòng)到SASRC節(jié)點(diǎn)。在時(shí)刻tl3的時(shí)間點(diǎn)，根據(jù)NAND串STR內(nèi)的讀取對象單元的數(shù)據(jù)邏輯，位線BL的電位不同，因此，根據(jù)該電位，在時(shí)刻113以后從SEN節(jié)點(diǎn)流動(dòng)到SASRC節(jié)點(diǎn)的電流也不同，SEN節(jié)點(diǎn)的電位根據(jù)流動(dòng)的電流而定。通過讀出(sense)該SEN節(jié)點(diǎn)的電位，辨別出數(shù)據(jù)“0”與“1”。
[0142]如此，在時(shí)刻tl3切換第1晶體管Q1與第2晶體管Q2的接通/斷開的前后，以第1節(jié)點(diǎn) nl與第2節(jié)點(diǎn)n2的電位不會(huì)分別變化的方式控制第1及第2晶體管Q1、Q2的柵極電壓巾1、小 2。由此，即使切換第1及第2晶體管Q1、Q2的接通/斷開，在第3晶體管Q3的漏極-源極間流動(dòng)的電流也大致相同。
[0143]所述說明中，當(dāng)將第1晶體管Q1斷開且將第2晶體管Q2接通時(shí)，將第4晶體管Q4斷開，將第1節(jié)點(diǎn)nl設(shè)定為高阻抗?fàn)顟B(tài)，但也可以不將第4晶體管Q4斷開，取而代之將NAND串 STR內(nèi)的選擇柵極晶體管SDT、SST中的至少一個(gè)斷開。
[0144]如此，第4實(shí)施方式中，在對單元晶體管MT進(jìn)行讀取時(shí)，使第1晶體管Q1接通以使來自位線BL的電流流入二極管連接的第3晶體管Q3,使位線BL及第2節(jié)點(diǎn)n2的電位穩(wěn)定化之后，使第2晶體管Q2接通以使來自SEN節(jié)點(diǎn)的電流流入二極管連接的第3晶體管Q3，使SEN節(jié)點(diǎn)放電。也就是說，本實(shí)施方式中，不管第1及第2晶體管Q1、Q2中的哪一個(gè)接通，均會(huì)使第3 晶體管Q3作為二極管動(dòng)作，因此來自SEN節(jié)點(diǎn)的放電電流不會(huì)流動(dòng)到單元側(cè)。由此，能夠不依存于NAND串STR的一端側(cè)的CELSRC節(jié)點(diǎn)的電壓而對單元晶體管MT進(jìn)行讀取，能夠不使作為單元晶體管MT的可靠性降低的主要原因的CELSRC節(jié)點(diǎn)的電壓降低，而降低SEN節(jié)點(diǎn)的電壓來進(jìn)行讀取，從而能夠不降低單元晶體管MT的可靠性地進(jìn)行低電壓驅(qū)動(dòng)。[0145 ]另外，能夠不對CELSRC節(jié)點(diǎn)的電位造成影響地調(diào)整N2節(jié)點(diǎn)的電位，如下所述，通過調(diào)整SASRC節(jié)點(diǎn)的電位，能夠調(diào)整單元晶體管MT的溫度特性或單元電流路徑的電阻的變動(dòng)、 或二極管連接的第3晶體管Q3的閾值變動(dòng)等。
[0146]〈第5實(shí)施方式〉
[0147]以下所說明的第5實(shí)施方式中使第4實(shí)施方式的讀出放大器30更具體化。
[0148]圖17是第5實(shí)施方式的讀出放大器30的電路圖。圖17中，對與圖15在功能上相同的晶體管標(biāo)附相同符號。圖17的讀出放大器30除了具有圖15所示的第1?第4晶體管Q1?Q4以夕卜，還具有第5?第15晶體管Q5?Q15與閂鎖部31。
[0149]第5晶體管Q5連接于第3晶體管Q3的柵極-源極間。設(shè)置第5晶體管Q5是為了在對單元晶體管MT寫入數(shù)據(jù)時(shí)，使從位線BL流動(dòng)的電流不經(jīng)由第1及第2晶體管Q1、Q2便流入第3節(jié)點(diǎn)n3。第5晶體管Q5根據(jù)GRS信號在接通與斷開之間進(jìn)行切換。[〇15〇]第6晶體管Q6配置在第3晶體管Q3的源極與SASRC節(jié)點(diǎn)之間，且根據(jù)INV信號而在接通與斷開之間切換。第6晶體管Q6作為圖14的開關(guān)SW發(fā)揮功能。
[0151]第7晶體管Q7與第8晶體管Q8串疊連接于電源電壓節(jié)點(diǎn)VDD與第2節(jié)點(diǎn)n2之間。第7 晶體管Q7是根據(jù)INV信號而在接通與斷開之間切換，第8晶體管Q8是根據(jù)BLX信號而在接通與斷開之間切換。
[0152]第9晶體管Q9配置在LBUS節(jié)點(diǎn)與SEN節(jié)點(diǎn)之間，且根據(jù)BLQ信號而在接通與斷開之間切換。第10晶體管Q10與第11晶體管Q11串疊連接于LBUS節(jié)點(diǎn)與CLK節(jié)點(diǎn)之間。第10晶體管 Q10是根據(jù)STB信號而在接通與斷開之間切換。
[0153]第12晶體管Q12配置在LBUS節(jié)點(diǎn)與閂鎖部31的輸入節(jié)點(diǎn)之間，且根據(jù)STI信號而在接通與斷開之間切換。第13晶體管Q13配置在LBUS節(jié)點(diǎn)與閂鎖部31的輸出節(jié)點(diǎn)之間，且根據(jù) STL信號而在接通與斷開之間切換。
[0154]第14晶體管Q14與第15晶體管Q15串疊連接于電源電壓節(jié)點(diǎn)VDD與接地節(jié)點(diǎn)之間。 如下所述，第14晶體管Q14與第15晶體管Q15作為在鎖定時(shí)強(qiáng)制地使閂鎖部31的閂鎖數(shù)據(jù)的邏輯反轉(zhuǎn)的鎖定控制部動(dòng)作。第14晶體管Q14是根據(jù)LPCn信號而在接通與斷開之間切換，且第15晶體管Q15是根據(jù)LDC信號而在接通與斷開之間切換。
[0155]第7晶體管Q7與第14晶體管Q14為PM0S晶體管，其他晶體管為NM0S晶體管。
[0156]輸入到第6及第7晶體管Q6、Q7的柵極的INV信號是與閂鎖部31的閂鎖數(shù)據(jù)INV邏輯相同的信號。
[0157]圖17中，示出以下的例子:對第1晶體管Q1的柵極供給BLC信號，對第2晶體管Q2的柵極供給XXL信號，對第3晶體管Q3的柵極供給BLI信號，對第4晶體管Q4的柵極供給BLS信號，對第5晶體管Q5的柵極供給GRS信號。BLC信號對應(yīng)于圖15的巾1信號，XXL信號對應(yīng)于小2信號。
[0158]圖18及圖19是表示圖17的讀出放大器30的動(dòng)作時(shí)序的時(shí)序圖。圖18表示從單元晶體管MT讀取有效數(shù)據(jù)后進(jìn)行不使讀取電流流動(dòng)的鎖定動(dòng)作時(shí)的動(dòng)作時(shí)序，圖19表示不進(jìn)行鎖定動(dòng)作時(shí)的動(dòng)作時(shí)序。如此，圖17的讀出放大器30針對是否進(jìn)行鎖定動(dòng)作，能夠任意地變更設(shè)定。
[0159]圖18及圖19的時(shí)序圖表示對經(jīng)多值寫入的單元晶體管MT進(jìn)行讀取的動(dòng)作時(shí)序。例如在對被寫入四進(jìn)制數(shù)據(jù)的單元晶體管MT進(jìn)行讀取的情況下，分UpperRead(上位讀取)與 LowerRead (下位讀取)進(jìn)行，但圖18及圖19表示UpperRead的動(dòng)作時(shí)序。
[0160]在圖18及圖19的時(shí)序圖中，示出IDSA(C電平)、IDSA(A/B電平)、IDSA(Er電平)分別讀取單元晶體管MT的C電平、A/B電平、Er電平時(shí)，在二極管連接的第3晶體管Q3的漏極-源極間流動(dòng)的電流波形。圖18及圖19的除此以外的信號波形為電壓波形。
[0161]在圖18的時(shí)刻t21，INV信號從低電平變化為高電平。這時(shí)，CELSRC節(jié)點(diǎn)、BLS信號、 BLS信號及BLX信號分別成為高電壓。由此，電流從CELSRC節(jié)點(diǎn)依次通過NAND串STR、第4晶體管Q4、第1晶體管Q1、第3晶體管Q3、第6晶體管Q6流入SASRC節(jié)點(diǎn)，位線BL及第2節(jié)點(diǎn)n2的電位不久便穩(wěn)定化。位線BL及第2節(jié)點(diǎn)n2的電位分別如上所述成為與NAND串STR內(nèi)的讀取對象單元的數(shù)據(jù)邏輯相應(yīng)的電位。
[0162]在時(shí)刻t22,如果BLS信號、BLC信號及BLX信號為低電平且XXL信號成為高電平，那么電流從SEN節(jié)點(diǎn)通過第2晶體管Q2、第3晶體管Q3及第6晶體管Q6流入N2節(jié)點(diǎn)。
[0163]由此，SEN節(jié)點(diǎn)如圖18的虛線或一點(diǎn)鏈線所示，成為與緊鄰時(shí)刻t22之前的第2節(jié)點(diǎn) n2的電位相應(yīng)的電位。閂鎖部31在時(shí)刻t23?t24時(shí)，將與SEN節(jié)點(diǎn)的電位相應(yīng)的邏輯的數(shù)據(jù)進(jìn)行閂鎖。
[0164]圖20是圖18的時(shí)刻t23?t24期間的詳細(xì)時(shí)序圖。圖20(a)的時(shí)序圖表示SEN節(jié)點(diǎn)為低電平電位時(shí)、也就是從單元晶體管MT讀取的數(shù)據(jù)為“0”時(shí)的動(dòng)作時(shí)序，且圖20(b)的時(shí)序圖表示SEN節(jié)點(diǎn)為高電平電位時(shí)的動(dòng)作時(shí)序。
[0165]在圖20(a)的時(shí)刻t31，當(dāng)LDC信號成為高電平時(shí)，第15晶體管Q15接通，LBUS節(jié)點(diǎn)成為低電平。然后，在時(shí)刻t32,當(dāng)STI信號為高電平時(shí)，第12晶體管Q12接通，閂鎖部31的輸入節(jié)點(diǎn)INV成為與SEN節(jié)點(diǎn)相同的低電平電位。閂鎖部31的輸入節(jié)點(diǎn)INV與圖17所示的INV信號電導(dǎo)通。
[0166]本來，當(dāng)SEN節(jié)點(diǎn)為低電平電位時(shí)，第11晶體管Q11斷開，LBUS節(jié)點(diǎn)保持為高電平電位。本實(shí)施方式中，在讀取有效數(shù)據(jù)后，進(jìn)行使INV信號為低電平以免來自SEN節(jié)點(diǎn)的電流流動(dòng)到N2節(jié)點(diǎn)的鎖定動(dòng)作。因此，在時(shí)刻t32，使INV信號為低電平。
[0167]此外，閂鎖部31包含反向并聯(lián)連接的時(shí)控反相器，且將已閂鎖的數(shù)據(jù)反相輸出，因此必須在第13晶體管Q13接通的時(shí)刻t35之前，使LBUS節(jié)點(diǎn)的邏輯與閂鎖部31的輸出節(jié)點(diǎn)的邏輯相同，以免邏輯不同的信號發(fā)生沖突。因此，在時(shí)刻t33,將LPCn信號設(shè)為低電平，將 LBUS節(jié)點(diǎn)從低電平變?yōu)楦唠娖健?br>[0168]當(dāng)SEN節(jié)點(diǎn)為高電平電位時(shí)，仍未從單元晶體管MT進(jìn)行有效讀取，因此如圖20(b) 所示，在時(shí)刻t32將INV信號暫時(shí)設(shè)為低電平之后，在時(shí)刻t35恢復(fù)為高電平。
[0169]如果將圖18與圖19的動(dòng)作時(shí)序進(jìn)行比較的話，圖18與圖19中不同的是:在SEN節(jié)點(diǎn)設(shè)定與從單元晶體管MT讀取的數(shù)據(jù)的邏輯相應(yīng)的電位之后，將SEN節(jié)點(diǎn)的電位寫入到閂鎖部31的期間t23?t24與該期間以后的動(dòng)作時(shí)序。在不進(jìn)行鎖定動(dòng)作的情況下，如圖19所示， 在時(shí)刻t24將INV信號設(shè)為高電平，因此第6晶體管Q6接通，來自位線BL或SEN節(jié)點(diǎn)的電流經(jīng)由第6晶體管Q6持續(xù)流動(dòng)到N2節(jié)點(diǎn)。
[0170]圖17的讀出放大器30不僅能夠以像圖18?圖20那樣的讀出方式(以下，為新讀出方式)對單元晶體管MT進(jìn)行讀取，而且以既有的ABL方式也能夠?qū)卧w管MT進(jìn)行讀取。
[0171]圖21是以ABL方式對單元晶體管MT進(jìn)行讀取時(shí)的動(dòng)作時(shí)序圖。ABL方式中，首先對全部位線BL進(jìn)行預(yù)充電(時(shí)刻t41?t42)。在該期間內(nèi)，INV信號為低電平。由此，電流依次通過第7晶體管Q7、第8晶體管Q8、第1晶體管Q1、第4晶體管Q4流動(dòng)到位線BL。
[0172]在時(shí)刻t42，提高XXL信號的電位電平，將第2晶體管Q2接通。由此，來自SEN節(jié)點(diǎn)的電流經(jīng)由第2晶體管Q2、第1晶體管Q1及第4晶體管Q4流動(dòng)到位線BL。流動(dòng)的電流量根據(jù)緊鄰時(shí)刻t42之前的位線BL的電位而變化，由此，SEN節(jié)點(diǎn)的電位成為與讀取對象的單元晶體管 MT的數(shù)據(jù)相應(yīng)的電位電平。
[0173]然后，在時(shí)刻t43，INV信號成為高電平，但XXL信號的電平被放電至0V，因此電流未從SEN節(jié)點(diǎn)流動(dòng)到N2節(jié)點(diǎn)。[〇174]圖22是利用圖17的讀出放大器30對單元晶體管MT進(jìn)行寫入(編程)時(shí)的動(dòng)作時(shí)序圖。圖17的讀出放大器30還可以視需要進(jìn)行QPW(QuickPassWrite，快速通過寫入)。圖22中示出進(jìn)行QPW的位線BL(VLpassed)、不進(jìn)行QPW的位線此(\^]1(^口38 86(1)以及非寫入對象的位線BL(inhibit)這三條位線BL的電壓波形。SGD是NAND串STR內(nèi)的選擇柵極晶體管的柵極電壓波形。
[0175]QPW中，為了使施加給寫入對象單元晶體管MT的寫入電壓階段性地增加，如圖22的虛線所示，BLC信號、BLX信號及GRS信號暫時(shí)大幅度下降后(時(shí)刻t51)，稍微提升(時(shí)刻t52)， 位線BL(VLpassed)的電壓也隨之稍微提升。
[0176]圖17的讀出放大器30也可以采用分偶數(shù)位線BL與奇數(shù)位線BL對單元晶體管MT進(jìn)行讀取的讀出方式。
[0177]圖23是使用圖17的讀出放大器30分偶數(shù)位線BL與奇數(shù)位線BL對單元晶體管MT進(jìn)行讀取時(shí)的動(dòng)作時(shí)序圖。圖23中，將對應(yīng)于第偶數(shù)條及第奇數(shù)條的位線的第1晶體管Q1的柵極信號分別記作BLCE、BLC0。同樣，將對應(yīng)于第偶數(shù)條及第奇數(shù)條的位線的第5晶體管Q5的柵極信號分別記作GRSE、GRS0。圖23的時(shí)序圖表示選擇偶數(shù)位線BL而不選擇奇數(shù)位線BL時(shí)的動(dòng)作時(shí)序。在時(shí)刻t61將全部位線BL暫時(shí)鉗位為指定電壓后，將進(jìn)行讀取的偶數(shù)位線BL設(shè)定為與NAND串STR內(nèi)的讀取對象單元相應(yīng)的電位，奇數(shù)位線BL則按原樣維持鉗位后的電壓 (時(shí)刻t62)。如圖23，在進(jìn)行偶數(shù)位線BL的讀取期間將奇數(shù)位線BL鉗位，在進(jìn)行奇數(shù)位線BL 的讀取期間將偶數(shù)位線BL鉗位，由此，能夠不受相鄰位線BL的電位變動(dòng)的影響地讀出位線 BL的電位，因而能夠提高數(shù)據(jù)的讀取精度。
[0178]采用圖18?圖20所示的新讀出方式、鎖定動(dòng)作、圖21所示的ABL讀出方式、圖22所示的QPW、圖23所示的讀出方式中的哪一種可由圖1所示的存儲(chǔ)器控制器200任意地設(shè)定。 [〇179]如此，第5實(shí)施方式的讀出放大器30具有與第4實(shí)施方式相同的第1?第4晶體管Q1 ?Q4,因此能夠獲得與第4實(shí)施方式相同的效果。另外，本實(shí)施方式的讀出放大器30既可以采用使電流從SEN節(jié)點(diǎn)經(jīng)由被二極管連接的第3晶體管Q3流入SASRC節(jié)點(diǎn)的新讀出方式，又可以采用既有的ABL方式。另外，針對從單元晶體管MT讀取有效數(shù)據(jù)后是否進(jìn)行鎖定動(dòng)作，能夠任意地設(shè)定。進(jìn)一步說，針對是否進(jìn)行QPW，也能夠任意地設(shè)定。另外，還可以采用分偶數(shù)位線BL與奇數(shù)位線BL進(jìn)行數(shù)據(jù)讀取的讀出方式。[〇18〇]<第6實(shí)施方式>
[0181]圖17的讀出放大器30為了進(jìn)行鎖定動(dòng)作，在第2節(jié)點(diǎn)n2與SASRC節(jié)點(diǎn)之間配置第6 晶體管Q6,但在無須進(jìn)行鎖定動(dòng)作的情況下，能夠設(shè)為與圖17不同的電路構(gòu)成。
[0182]圖24是第6實(shí)施方式的讀出放大器30的電路圖。圖24中，對與圖17共用的構(gòu)成部分標(biāo)附相同符號，以下，以不同點(diǎn)為中心進(jìn)行說明。圖24的讀出放大器30的第3晶體管Q3、第5 晶體管Q5及第6晶體管Q6的連接與圖17不同。
[0183]在圖24中，第5晶體管Q5與第3晶體管Q3串疊連接于第2節(jié)點(diǎn)n2與SASRC節(jié)點(diǎn)之間。 另外，第6晶體管Q6配置在第2節(jié)點(diǎn)n2與SASRC節(jié)點(diǎn)之間。第5晶體管Q5作為圖14的開關(guān)SW發(fā)揮功能。
[0184]圖17中，被輸入到第5晶體管Q5的柵極的GRS信號在讀取時(shí)為低電平，在寫入時(shí)成為高電平，但圖24中，GRS信號在讀取時(shí)為高電平，在寫入時(shí)成為低電平。因此，第3晶體管Q3 在讀取時(shí)作為二極管動(dòng)作，在寫入時(shí)與第1節(jié)點(diǎn)nl截止。
[0185]在圖24的情況下，當(dāng)INV信號成為低電平時(shí)，第6晶體管Q6便斷開，來自SEN節(jié)點(diǎn)的電流通過第5晶體管Q5與二極管連接的第3晶體管Q3流動(dòng)到SASRC節(jié)點(diǎn)。因此，無法進(jìn)行鎖定動(dòng)作。
[0186]如此，第6實(shí)施方式的讀出放大器30無法進(jìn)行鎖定動(dòng)作，但除此以外能夠獲得與第 5實(shí)施方式相同的效果。
[0187]<第7實(shí)施方式>
[0188]如上所述，圖17或圖24所示的讀出放大器30能夠在讀取時(shí)使電流從SEN節(jié)點(diǎn)流入 SASRC節(jié)點(diǎn)的新讀出方式與使電流從SEN節(jié)點(diǎn)流入位線BL側(cè)的既有的ABL方式之間任意地切換并予以實(shí)施，該切換控制可以由圖2的半導(dǎo)體存儲(chǔ)裝置100內(nèi)的序列發(fā)生器140進(jìn)行，或者也可以由與存儲(chǔ)裝置100單獨(dú)地設(shè)置的存儲(chǔ)器控制器200進(jìn)行。
[0189]圖25是具備存儲(chǔ)器控制器200與半導(dǎo)體存儲(chǔ)裝置100的存儲(chǔ)系統(tǒng)1的概略性框圖。 存儲(chǔ)器控制器200接收來自處理器(主機(jī)裝置)43的指示，對半導(dǎo)體存儲(chǔ)裝置100進(jìn)行存取， 以進(jìn)行數(shù)據(jù)的寫入或讀取。另外，如上所述，存儲(chǔ)器控制器200能夠切換讀出放大器30的讀出方式。
[0190]作為指示切換讀出方式的方法，能考慮到例如以前置命令作出的指示、以 SetFeature命令序列作出的指示及以參數(shù)集作出的指示中的任一種?；蛘?，也可以采用其他指示方法。
[0191]圖26是以前置命令指示時(shí)的概略性時(shí)序圖。圖26表示在讀取經(jīng)多值寫入的單元晶體管MT的數(shù)據(jù)的情況下在A電平的讀取與C電平的讀取中改變讀出方式的例子。
[0192]在有以前置命令作出的指示的情況下，例如在A電平采用新讀出方式，在C電平采用ABL讀出方式。在沒有以前置命令作出的指示的情況下，在A電平與C電平兩者均采用新讀出方式。[〇193]如圖27所示，存儲(chǔ)器控制器200依次將外部前置命令、讀取命令00h、讀取地址、讀取命令30h經(jīng)由例如1/0( input-output，輸入輸出)總線等發(fā)送給半導(dǎo)體存儲(chǔ)裝置100。半導(dǎo)體存儲(chǔ)裝置100內(nèi)的序列發(fā)生器140解讀外部前置命令，選擇新讀出方式與ABL讀出方式中的任一種。
[0194]如此，第7實(shí)施方式中，能夠從半導(dǎo)體存儲(chǔ)裝置100的外部對讀出放大器30的讀出方式變更設(shè)定，因此變得容易進(jìn)行讀出放大器30的動(dòng)作確認(rèn)。
[0195]<第8實(shí)施方式>
[0196]圖17等的讀出放大器30在二極管連接的第3晶體管Q3的源極側(cè)設(shè)有N2節(jié)點(diǎn)。通過調(diào)整該SASRC節(jié)點(diǎn)的電壓，能夠改變位線BL的電壓。改變位線BL的電壓的目的在于例如:1) 為了調(diào)整單元電流;2)為了抵消單元電流路徑的電阻的變動(dòng)；以及3)為了消除二極管連接的第3晶體管Q3的閾值的變動(dòng)等。
[0197]圖28是表示調(diào)整SASRC節(jié)點(diǎn)的電壓的電壓調(diào)整部51的一例的電路圖。圖28的電壓調(diào)整部51具有配置在SASRC節(jié)點(diǎn)與接地節(jié)點(diǎn)之間的晶體管52以及調(diào)整該晶體管52的柵極電壓的比較器53。比較器53將SASRC節(jié)點(diǎn)的電壓與基準(zhǔn)電壓Vref進(jìn)行比較，如果SASRC節(jié)點(diǎn)的電壓高，那么便降低晶體管52的柵極電壓，如果SASRC節(jié)點(diǎn)的電壓低，那么便提高晶體管52 的柵極電壓。
[0198]1)當(dāng)周圍溫度上升時(shí)，通常單元晶體管MT的閾值會(huì)變低。當(dāng)單元晶體管MT的閾值變低時(shí)，電流便容易從CELSRC節(jié)點(diǎn)通過NAND串STR流動(dòng)到位線BL，從而使位線BL的電壓上升。在這種情況下，如果提高SASRC節(jié)點(diǎn)的電壓，那么電流便不易流動(dòng)到二極管連接的第3晶體管Q3的漏極-源極間，因此能夠抑制在位線BL中流動(dòng)的電流量。由此，在周圍溫度上升的情況下，例如使用圖28的電路將SASRC節(jié)點(diǎn)設(shè)定地較高即可。
[0199]2)從NAND串STR到讀出放大器30的距離越長，受位線BL的電阻的影響越深。也就是說，通過位線BL的單元電流路徑的電阻變高，位線BL的電壓變低。因此，在讀取位于遠(yuǎn)離讀出放大器30的位置的單元區(qū)塊內(nèi)的單元晶體管MT的數(shù)據(jù)時(shí)，例如使用圖28的電路降低 SASRC節(jié)點(diǎn)的電壓，增加在位線BL中流動(dòng)的電流。
[0200]3)二極管連接的第3晶體管Q3具有閾值變動(dòng)。在閾值低的情況下，電流容易從位線 BL流動(dòng)到第3晶體管Q3,因此在這種情況下，例如使用圖28的電路將SASRC節(jié)點(diǎn)設(shè)定得較高即可。相反，在閾值高的情況下，電流不易從位線BL流動(dòng)到第3晶體管Q3,因此將SASRC節(jié)點(diǎn)設(shè)定得較低即可。[〇2〇1]圖28中，示出了在SASRC節(jié)點(diǎn)連接用于調(diào)整電壓的電路的例子，但也可以在圖17等的第3晶體管Q3與第6晶體管Q6之間的第3節(jié)點(diǎn)n3連接該電路。[〇2〇2]如此，第8實(shí)施方式中，設(shè)置調(diào)整SASRC節(jié)點(diǎn)的電壓的電路，因此能夠抵消因溫度導(dǎo)致的單元電流的變化、單元電流路徑的電阻變動(dòng)以及二極管連接的第3晶體管Q3的閾值變動(dòng)，能夠使穩(wěn)定的電流流入位線BL，從而使數(shù)據(jù)讀取的可靠性提高。[〇2〇3]<第9實(shí)施方式>
[0204]像所述第瞎施方式中所說明的那樣，SASRC節(jié)點(diǎn)的電壓有可能因1)周圍溫度、2) 從NAND串STR到讀出放大器30的距離、3)二極管連接的第3晶體管Q3的閾值變動(dòng)而變動(dòng)。由此，由圖28的比較器53用來與SASRC節(jié)點(diǎn)的電壓進(jìn)行比較的基準(zhǔn)電壓Vref也必須將所述1) ?3)考慮在內(nèi)進(jìn)行調(diào)整。也就是說，在SASRC節(jié)點(diǎn)的電壓因所述1)?3)變動(dòng)的情況下，理想的是基準(zhǔn)電壓Vref也變動(dòng)所述變動(dòng)量。因此，以下所說明的第9實(shí)施方式的特征在于，在圖 28的電壓調(diào)整部51中追加有用來產(chǎn)生基準(zhǔn)電壓Vref的基準(zhǔn)電壓產(chǎn)生電路。該基準(zhǔn)電壓產(chǎn)生電路中，將所述1)?3)考慮在內(nèi)來調(diào)整基準(zhǔn)電壓Vref。
[0205]該基準(zhǔn)電壓產(chǎn)生電路無須針對各讀出放大器30分別設(shè)置，能夠由多個(gè)讀出放大器 30共用一個(gè)基準(zhǔn)電壓產(chǎn)生電路。例如，也可以在每個(gè)存儲(chǔ)器組設(shè)置基準(zhǔn)電壓產(chǎn)生電路。在這種情況下，在與一個(gè)存儲(chǔ)器組內(nèi)的全部SASRC節(jié)點(diǎn)的電壓的比較中使用由相對應(yīng)的基準(zhǔn)電壓產(chǎn)生電路所產(chǎn)生的基準(zhǔn)電壓Vref。[〇2〇6] 圖29是表示基準(zhǔn)電壓產(chǎn)生電路61的一例的電路圖。圖29的基準(zhǔn)電壓產(chǎn)生電路61具有電流源62、電阻復(fù)制部63、二極管復(fù)制部64以及反饋控制部65。此外，圖29中，將圖15等的二極管連接的晶體管Q3記作電流源Q3。[〇2〇7]電流源62產(chǎn)生與流動(dòng)在讀取對象的NAND串STR的電流相應(yīng)的電流。電流源62未必需要設(shè)置在基準(zhǔn)電壓產(chǎn)生電路61內(nèi)，只要設(shè)置在半導(dǎo)體存儲(chǔ)裝置100內(nèi)即可。電流源62產(chǎn)生的電流是預(yù)先設(shè)定的。更具體來說，理想的是電流源62產(chǎn)生的電流被設(shè)定為讀出放大器30 將NAND串STR內(nèi)的任意的單元晶體管MT判定為0N (接通)單元的邊界的電流。如上所述，當(dāng)周圍溫度上升時(shí)，通常單元晶體管MT的閾值會(huì)變低，流動(dòng)在NAND串STR中的單元電流增大。由此，也可以根據(jù)周圍溫度，對從電流源62輸出的電流進(jìn)行可變控制?；蛘?，在設(shè)計(jì)圖29的基準(zhǔn)電壓產(chǎn)生電路61時(shí)，也可以預(yù)先設(shè)想周圍溫度，根據(jù)所設(shè)想的溫度，將從電流源62輸出的電流值設(shè)定為固定值。
[0208]電阻復(fù)制部63連接于電流源62的電流路徑，且具有與位線的電阻值相應(yīng)的電阻值。也就是說，電阻復(fù)制部63具有與讀取電流從讀取對象的NAND串STR流動(dòng)到位線BL時(shí)的位線BL的電阻值相當(dāng)?shù)碾娮柚?。根?jù)NAND串STR與讀出放大器30的距離，位線的電阻值會(huì)有所變化，因此理想的是電阻復(fù)制部63的電阻值根據(jù)進(jìn)行哪個(gè)NAND串STR的讀取來進(jìn)行可變調(diào)整。電阻復(fù)制部63的電阻部的調(diào)整是例如由圖2所示的序列發(fā)生器140進(jìn)行，根據(jù)半導(dǎo)體存儲(chǔ)裝置100內(nèi)的各NAND串STR與讀出放大器30的距離來精細(xì)地調(diào)整電阻復(fù)制部63的電阻值會(huì)使序列發(fā)生器140的處理負(fù)擔(dān)較大。由此，也可以事先準(zhǔn)備電阻復(fù)制部63的幾個(gè)電阻值， 并從其中選擇一個(gè)。[〇2〇9]二極管復(fù)制部64是連接于電阻復(fù)制部63的一端與基準(zhǔn)電壓Vref的輸出節(jié)點(diǎn)n0之間，且模擬第3晶體管Q3的電特性的晶體管。第3晶體管Q3是針對各SEN節(jié)點(diǎn)分別設(shè)置，且在半導(dǎo)體存儲(chǔ)裝置1 〇〇內(nèi)設(shè)有多個(gè)第3晶體管Q3。各個(gè)第3晶體管Q3各自的電特性有些許變動(dòng)， 因此二極管復(fù)制部64也可以是將以與第3晶體管Q3相同的設(shè)計(jì)基準(zhǔn)形成的多個(gè)晶體管并聯(lián)連接而成的部件。通過將多個(gè)晶體管并聯(lián)連接，能夠使各個(gè)晶體管的電特性的變動(dòng)平均化， 因此能夠減少與第3晶體管Q3的電特性的差異。此外，在使二極管復(fù)制部64包含多個(gè)晶體管的情況下，必須對照多個(gè)晶體管的數(shù)量，也對從電流源62流入的電流進(jìn)行調(diào)整。
[0210]第3晶體管Q3具有閾值變動(dòng)與溫度特性的變動(dòng)，但如上所述，通過將以與第3晶體管Q3相同設(shè)計(jì)基準(zhǔn)形成的多個(gè)晶體管并聯(lián)連接來構(gòu)成二極管復(fù)制部64,能夠抵消閾值變動(dòng)與溫度特性的變動(dòng)。[〇211] 反饋控制部65具有比較器66、PM0S晶體管67及匪0S晶體管68。比較器66將電流源 62與電阻復(fù)制部63的連接節(jié)點(diǎn)的電壓和指定的閾值電壓VREF_SRC進(jìn)行比較，輸出表示兩電壓的大小關(guān)系的二進(jìn)制信號。該二進(jìn)制信號被輸入到PM0S晶體管67的柵極。PM0S晶體管67 與NM0S晶體管68級聯(lián)連接于電源節(jié)點(diǎn)與接地節(jié)點(diǎn)之間，且兩晶體管的漏極成為基準(zhǔn)電壓產(chǎn)生電路61的輸出節(jié)點(diǎn)n0，從該輸出節(jié)點(diǎn)n0輸出基準(zhǔn)電壓Vref?；鶞?zhǔn)電壓產(chǎn)生電路61的輸出節(jié)點(diǎn)n〇還連接于二極管復(fù)制部64的源極，由此，以電流源62與電阻復(fù)制部63的連接節(jié)點(diǎn)的電壓與指定的閾值電壓VREF_SRC—致的方式進(jìn)行反饋控制。
[0212]比較器66對電流源62與電阻復(fù)制部63的連接節(jié)點(diǎn)的電壓進(jìn)行反饋控制的理由在于，該連接節(jié)點(diǎn)的電壓是相當(dāng)于讀取對象的NAND串STR的位線電壓的電壓，圖29的基準(zhǔn)電壓產(chǎn)生電路61監(jiān)視讀取對象的NAND串STR的位線電壓，并進(jìn)行與產(chǎn)生基準(zhǔn)電壓Vref等效的處理。[〇213] 讀取對象的NAND串STR的位線電壓根據(jù)NAND串STR的溫度特性而變動(dòng)。由此，理想的是將NAND串STR的溫度特性考慮在內(nèi)來設(shè)定閾值電壓VREF_SRC。此外，閾值電壓VREF_SRC 一旦設(shè)定后，也可以不進(jìn)行變更，例如也可以根據(jù)由溫度傳感器等檢測出的溫度，對閾值電壓VREF_SRC進(jìn)行可變控制。[〇214]如此，第9實(shí)施方式中，在具有與從NAND串STR通過位線BL與第3晶體管Q3到達(dá)至 SASRC節(jié)點(diǎn)為止的電流路徑相同的電流路徑的基準(zhǔn)電壓產(chǎn)生電路61，產(chǎn)生成為用來調(diào)整 SASRC節(jié)點(diǎn)的電壓的基準(zhǔn)的基準(zhǔn)電壓Vref，因此能夠高精度地調(diào)整SASRC節(jié)點(diǎn)的電壓。更具體來說，將1)周圍溫度、2)從NAND串STR到讀出放大器30的距離以及3)二極管連接的第3晶體管Q3的閾值變動(dòng)考慮在內(nèi)而產(chǎn)生基準(zhǔn)電壓Vref，因此有可能因1)?3)變動(dòng)的SASRC節(jié)點(diǎn)的電壓與基準(zhǔn)電壓Vref的差電壓不會(huì)受到所述1)?3)的影響。由此，能夠不受所述1)?3) 的影響，而對照基準(zhǔn)電壓Vref高精度地調(diào)整SASRC節(jié)點(diǎn)的電壓。[〇215]此外，在各實(shí)施方式中，能夠適用以下事項(xiàng)。
[0216]在多值電平的讀取動(dòng)作(讀取)中，被施加給在A電平的讀取動(dòng)作中所選擇的字線的電壓例如為0V?0.55V之間。不限定于此，也可以設(shè)為0.1V?0.24V、0.21V?0.31V、0.31V ?0 ? 4V、0 ? 4V?0 ? 5V及0 ? 5V?0 ? 55V中任一范圍之間。[〇217]被施加給在B電平的讀取動(dòng)作中所選擇的字線的電壓例如為1.5V?2.3V之間。不限定于此，也可以設(shè)為1.75V?1.8￥、1.8￥?1.95￥、1.95￥?2.1￥及2.1￥?2.3￥中任一范圍之間。[〇218]被施加給在C電平的讀取動(dòng)作中所選擇的字線的電壓例如為3.0V?4.0V之間。不限定于此，也可以設(shè)為3 ? 0V?3 ? 2V、3 ? 2V?3 ? 4V、3 ? 4V?3 ? 5V、3 ? 5V?3 ? 7V及3 ? 7V?4 ? 0V中任一范圍之間。
[0219]作為讀取動(dòng)作的時(shí)間(tR)，例如可以設(shè)為25ys?38ys、38ys?70ys及70ys?80ys 中任一范圍之間。
[0220]寫入動(dòng)作包括編程動(dòng)作及驗(yàn)證動(dòng)作。寫入動(dòng)作中，最初施加給編程動(dòng)作時(shí)所選擇的字線的電壓例如為13.7V?14.3V之間。不限定于此，例如也可以設(shè)為13.7V?14.0V及 14.0V?14.7V中任一范圍之間。
[0221]也可以將對第奇數(shù)條的字線進(jìn)行寫入時(shí)最初施加給所選擇字線的電壓與對第偶數(shù)條字線進(jìn)行寫入時(shí)最初施加給所選擇字線的電壓進(jìn)行變更。
[0222]在將編程動(dòng)作設(shè)為ISPP(Incremental Step Pulse Program，增量階躍脈沖編程) 方式時(shí)，作為升壓的電壓，例如可舉出0.5V左右。[〇223]作為被施加給非選擇字線的電壓，例如可以設(shè)為7.0V?7.3V之間。并不限定于這種情況，例如也可以設(shè)為7.3V?8.4V之間，還可以設(shè)為7.0V以下。
[0224]也可以根據(jù)非選擇字線是第奇數(shù)條字線或者是第偶數(shù)條字線來改變所要施加的通過電壓(pass voltage)。
[0225]作為寫入動(dòng)作的時(shí)間(tProg)，例如可以設(shè)為1700ys?1800ys、1800ys?1900ys及 1900ys?2000ys中任一范圍之間。
[0226]刪除動(dòng)作中，最初施加給形成在半導(dǎo)體基板上部且存儲(chǔ)單元配置在上方的阱的電壓例如為12V?13.7V之間。不限定于這種情況，例如也可以為13.7V?14.8V、14.8V? 19.0￥、19.0?19.8￥及19.8￥?21￥中任一范圍之間。
[0227]作為刪除動(dòng)作的時(shí)間(tErase)，例如可以設(shè)為3000ys?4000ys、4000ys?5000ys 及4000ys?9000ys中任一范圍之間。
[0228]存儲(chǔ)單元具有在半導(dǎo)體基板(硅基板)上隔著膜厚為4?10nm的隧道絕緣膜配置的電荷儲(chǔ)存層。該電荷儲(chǔ)存層可以是膜厚為2?3nm的SiN、或S1N等絕緣膜與膜厚為3?8nm的多晶硅的積層構(gòu)造。另外，可以在多晶硅中添加Ru等金屬。在電荷儲(chǔ)存層上形成絕緣膜。該絕緣膜具有例如由膜厚為3?10nm的下層High-k膜與膜厚為3?10nm的上層High-k膜所夾著的膜厚為4?10nm的氧化娃膜。作為High-k膜，可舉出Hf 0等。另外，氧化娃膜的膜厚可以比High-k膜的膜厚更厚。在絕緣膜上，隔著膜厚為3?10nm的功函數(shù)調(diào)整用材料形成膜厚為 30nm?70nm的控制電極。這里，功函數(shù)調(diào)整用材料為TaO等金屬氧化膜或TaN等金屬氮化膜。 作為控制電極，可以使用W等。
[0229]另外，可以在存儲(chǔ)單元間形成氣隙。
[0230]已對本發(fā)明的幾個(gè)實(shí)施方式進(jìn)行了說明，但這些實(shí)施方式是作為例子提出的，并未意圖限定發(fā)明的范圍。這些新穎的實(shí)施方式能夠以其他多種方式實(shí)施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)，進(jìn)行各種省略、替換、變更。這些實(shí)施方式及其變化包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書所記載的發(fā)明及其均等范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括:第1串，包括與源極線串聯(lián)連接的第1晶體管、與所述第1晶體管串聯(lián)連接的第2晶體管 及串聯(lián)連接在所述第2晶體管與位線之間的第1單元晶體管；以及第2串，包括與所述源極線串聯(lián)連接的第3晶體管、與所述第3晶體管串聯(lián)連接的第4晶 體管及串聯(lián)連接在所述第4晶體管與所述位線之間的第2單元晶體管;且在讀取時(shí)，所述第4晶體管的柵極被施加使所述第4晶體管斷開的電壓，在開始對所述 第1單元晶體管的柵極施加電壓之后，所述第4晶體管的柵極被施加與施加給所述源極線的 電壓實(shí)質(zhì)上相同的電壓。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第1串還具備第5晶體管，所述第2串還具備第6晶體管，且在所述讀取時(shí)，所述第5晶體管的柵極被施加比施加給所述第6晶體管的柵極的電壓更 高的電壓。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第1單元晶體管連接于所 述第2晶體管與所述第5晶體管之間，且所述第2單元晶體管連接于所述第4晶體管與所述第6晶體管之間。4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第4晶體管的柵極與所述 第2晶體管的柵極連接。5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第1單元晶體管的一個(gè)柵 極與所述第2單元晶體管的一個(gè)柵極連接。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:在所述讀取時(shí)，在所述第4晶體 管的柵極被施加使所述第4晶體管斷開的電壓期間，開始對所述第1單元晶體管的柵極施加 電壓。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:在所述第1單元晶體管的柵極 被施加比開始所述讀取之前所施加的電壓更大的電壓期間，所述第4晶體管的柵極被施加 與施加給所述源極線的電壓實(shí)質(zhì)上相同的電壓。8.—種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括:第1串，包括與源極線串聯(lián)連接的第1晶體管、與所述第1晶體管串聯(lián)連接的第2晶體管 及串聯(lián)連接在所述第2晶體管與位線之間的第1單元晶體管；以及第2串，包括與所述源極線串聯(lián)連接的第3晶體管、與所述第3晶體管串聯(lián)連接的第4晶 體管及串聯(lián)連接在所述第4晶體管與所述位線之間的第2單元晶體管;且在讀取時(shí)，在開始對所述第1單元晶體管的柵極施加電壓之后，所述第2晶體管的柵極 被施加與施加給所述源極線的電壓實(shí)質(zhì)上相同的電壓。9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第1串還具備第5晶體管，所述第2串還具備第6晶體管，且在所述讀取時(shí)，所述第5晶體管的柵極被施加比施加給所述第6晶體管的柵極的電壓更 高的電壓。10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第1單元晶體管連接于所 述第2晶體管與所述第5晶體管之間，且所述第2單元晶體管連接于所述第4晶體管與所述第6晶體管之間。11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第4晶體管的柵極與所 述第2晶體管的柵極連接。12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第1單元晶體管的一個(gè) 柵極與所述第2單元晶體管的一個(gè)柵極連接。13.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:在讀取時(shí)，在所述第4晶體管 的柵極被施加使所述第4晶體管斷開的電壓期間，開始對所述第1單元晶體管的柵極施加電壓。14.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:在所述第1單元晶體管的柵極 被施加比開始所述讀取之前所施加的電壓更大的電壓期間，所述第4晶體管的柵極被施加 與施加給所述源極線的電壓實(shí)質(zhì)上相同的電壓。15.—種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括:第1串，包括與源極線串聯(lián)連接的第1晶體管、與所述第1晶體管串聯(lián)連接的第2晶體管 及串聯(lián)連接在所述第2晶體管與位線之間的第1單元晶體管；第2串，包括與所述源極線串聯(lián)連接的第3晶體管、與所述第3晶體管串聯(lián)連接的第4晶 體管及串聯(lián)連接在所述第4晶體管與所述位線之間的第2單元晶體管，且所述第2晶體管的 柵極與所述第4晶體管的柵極連接；第1晶體管，電連接于所述位線與第1節(jié)點(diǎn)之間；第2晶體管，電連接于所述第1節(jié)點(diǎn)與第2節(jié)點(diǎn)之間；以及 第3晶體管，連接于所述第1節(jié)點(diǎn)與第3節(jié)點(diǎn)之間，且柵極與所述位線電連接。16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第2節(jié)點(diǎn)與閂鎖電路電 連接。17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第3節(jié)點(diǎn)的電壓能夠進(jìn)行調(diào)整。18.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第3節(jié)點(diǎn)與電壓產(chǎn)生電 路連接。19.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第1晶體管的源極及漏 極中的其中一個(gè)與所述位線電連接，所述第1晶體管的源極及漏極中的另一個(gè)與所述第1節(jié) 點(diǎn)電連接，所述第2晶體管的源極及漏極中的其中一個(gè)與所述第1節(jié)點(diǎn)電連接，所述第2晶體管的 所述源極及漏極中的另一個(gè)與所述第2節(jié)點(diǎn)電連接，且所述第3晶體管的源極及漏極中的其中一個(gè)與所述第1節(jié)點(diǎn)電連接，所述第3晶體管的 所述源極及漏極中的另一個(gè)與所述第3節(jié)點(diǎn)電連接。
【文檔編號】G11C16/04GK105976863SQ201610012447
【公開日】2016年9月28日
【申請日】2016年1月8日
【發(fā)明人】日岡健
【申請人】株式會(huì)社東芝