半導(dǎo)體存儲裝置的制造方法
【專利摘要】本發(fā)明的實施方式提供一種可使動作可靠性提升的半導(dǎo)體存儲裝置。實施方式的半導(dǎo)體存儲裝置包括：第1存儲單元、第2存儲單元、電連接于所述第1存儲單元的第1位線、電連接于所述第2存儲單元的第2位線、具有電連接于所述第1位線的第1感測節(jié)點且感測該第1感測節(jié)點的電位的第1感測模塊、及具有電連接于所述第2位線的第2感測節(jié)點且感測該第2感測節(jié)點的電位的第2感測模塊，且所述第1感測模塊中的感測期間與所述第2感測模塊中的感測期間不同。
【專利說明】半導(dǎo)體存儲裝置
[0001][關(guān)聯(lián)申請案]
[0002]本申請案享有以日本專利申請案2014-187076號(申請日:2014年9月12日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的所有內(nèi)容。
技術(shù)領(lǐng)域
[0003]本實施方式涉及一種半導(dǎo)體存儲裝置。
【背景技術(shù)】
[0004]已知三維地排列有存儲單元的NAND (Not AND，與非)型閃存。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實施方式提供一種可使動作可靠性提升的半導(dǎo)體存儲裝置。
[0006]實施方式的半導(dǎo)體存儲裝置包括:第I存儲單元、第2存儲單元、電連接于所述第I存儲單元的第I位線、電連接于所述第2存儲單元的第2位線、具有電連接于所述第I位線的第I感測(sense)節(jié)點且感測該第I感測節(jié)點的電位的第I感測模塊、及具有電連接于所述第2位線的第2感測節(jié)點且感測該第2感測節(jié)點的電位的第2感測模塊，且所述第I感測模塊中的感測期間與所述第2感測模塊中的感測期間不同。
【附圖說明】
[0007]圖1是表示包含半導(dǎo)體存儲裝置的存儲系統(tǒng)的構(gòu)成的圖。
[0008]圖2是NAND型閃存的框圖。
[0009]圖3是表示存儲單元陣列的構(gòu)成的圖。
[0010]圖4是表示NAND型閃存所具備的源極線觸點LIsrc與半導(dǎo)體柱的關(guān)系的剖視圖。
[0011]圖5是表示NAND型閃存所具備的源極線觸點LIsrc與半導(dǎo)體柱的關(guān)系的俯視圖。
[0012]圖6是表示感測模塊的構(gòu)成的電路圖。
[0013]圖7是第I實施方式的感測模塊的各種控制信號的時序圖。
[0014]圖8是表示NAND型閃存所具備的源極線觸點LIsrc與半導(dǎo)體柱的關(guān)系的俯視圖。
[0015]圖9是變化例I的感測模塊的各種控制信號的時序圖。
[0016]圖10是第2實施方式的感測模塊的各種控制信號的時序圖。
[0017]圖11是變化例2的感測模塊的各種控制信號的時序圖。
[0018]圖12是表示位線與感測模塊的連接關(guān)系的電路圖。
[0019]圖13是表示感測模塊的構(gòu)成的電路圖。
[0020]圖14是第3實施方式的感測模塊的各種控制信號的時序圖。
[0021]圖15是變化例3的感測模塊的各種控制信號的時序圖。
[0022]圖16是第4實施方式的感測模塊的各種控制信號的時序圖。
[0023]圖17是變化例4的感測模塊的各種控制信號的時序圖。
[0024]圖18是第5實施方式的感測模塊的各種控制信號的時序圖。
[0025]圖19是變化例5的感測模塊的各種控制信號的時序圖。
[0026]圖20是表示感測模塊的構(gòu)成的電路圖。
[0027]圖21是第6實施方式的感測模塊的各種控制信號的時序圖。
[0028]圖22是變化例6的感測模塊的各種控制信號的時序圖。
[0029]圖23是第7實施方式的感測模塊的各種控制信號的時序圖。
[0030]圖24是變化例7的感測模塊的各種控制信號的時序圖。
[0031]圖25是第8實施方式的感測模塊的各種控制信號的時序圖。
[0032]圖26是變化例8的感測模塊的各種控制信號的時序圖。
[0033]圖27是表示塊BLK的一部分的電路圖。
[0034]圖28是表示塊BLK的一部分的俯視圖。
[0035]圖29是塊BLK的立體圖。
[0036]圖30是沿著圖28中的A-A線的剖視圖。
[0037]圖31是沿著圖28中的B-B線的剖視圖。
[0038]圖32是沿著圖28中的C-C線的剖視圖。
【具體實施方式】
[0039]以下，參照附圖，對實施方式進(jìn)行說明。在該說明時，縱貫全圖，對共用部分標(biāo)注共用的參照符號。
[0040](第I實施方式)
[0041]對第I實施方式的半導(dǎo)體存儲裝置進(jìn)行說明。以下，作為半導(dǎo)體存儲裝置，以存儲單元晶體管疊層在半導(dǎo)體襯底上方的三維層壓型NAND型閃存為例進(jìn)行說明。
[0042]<關(guān)于存儲系統(tǒng)的構(gòu)成>
[0043]首先，對于包含本實施方式的半導(dǎo)體存儲裝置的存儲系統(tǒng)的構(gòu)成，利用圖1進(jìn)行說明。
[0044]如圖1所示，存儲系統(tǒng)I具備NAND型閃存100及存儲控制器200。存儲控制器200與NAND型閃存100也可利用例如其等的組合而構(gòu)成一個半導(dǎo)體裝置，作為該例，可列舉如SD?卡之類的存儲卡、或SSD(solid state drive，固態(tài)硬盤)等。而且，存儲系統(tǒng)I也可以是更包含主機(jī)裝置300的構(gòu)成。
[0045]NAND型閃存100是具備多個存儲單元晶體管，且非揮發(fā)地存儲數(shù)據(jù)。NAND型閃存100的構(gòu)成詳細(xì)情況隨后記述。
[0046]存儲控制器200是響應(yīng)來自主機(jī)裝置300的命令，對NAND型閃存100命令進(jìn)行讀出、寫入、擦除等。
[0047]存儲控制器200包括主接口電路201、內(nèi)建存儲器(RAM(Random Access Memory,隨機(jī)存取存儲器))202、處理機(jī)(CPU(Central Processing Unit，中央處理器))203、緩沖存儲器 204、NAND 接口電路 205、及 ECC (Error Checking and Correcting，錯誤檢查及校正)電路206。
[0048]主接口電路201是經(jīng)由控制器總線而與主機(jī)裝置300連接，且施行存儲控制器200與主機(jī)裝置300的通信。而且，主接口電路201將自主機(jī)裝置300接收的命令及數(shù)據(jù)分別傳輸至CPU203及緩沖存儲器204。而且，主接口電路201是響應(yīng)CPU203的命令，將緩沖存儲器204內(nèi)的數(shù)據(jù)向主機(jī)裝置300傳輸。
[0049]NAND接口電路205是經(jīng)由NAND總線而與NAND型閃存100連接。而且，NAND接口電路205是施行NAND型閃存100與存儲控制器200的通信。而且，NAND接口電路205是將自CPU203接收的命令傳輸至NAND型閃存100。而且，NAND接口電路205是在數(shù)據(jù)寫入時，將緩沖存儲器204內(nèi)的寫入數(shù)據(jù)朝向NAND型閃存100傳輸。進(jìn)而，NAND接口電路205在數(shù)據(jù)讀出時，將自NAND型閃存100讀出的數(shù)據(jù)朝向緩沖存儲器202傳輸。
[0050]CPU203是控制存儲控制器200整體的動作。例如，CPU203在自主機(jī)裝置300接收到寫入命令時，發(fā)出基于NAND接口電路205的寫入命令。在讀出及擦除時也情況相同。而且，CPU203是執(zhí)行磨損均化等用以管理NAND型閃存100的各種處理。進(jìn)而，CPU203執(zhí)行各種運算。例如，CPU203執(zhí)行數(shù)據(jù)的加密處理或隨機(jī)化處理等。另外，如上所述，即便主機(jī)裝置300包含于存儲系統(tǒng)I時，CPU203也施行存儲系統(tǒng)I整體的動作。
[0051]ECC 電路 206 是執(zhí)行數(shù)據(jù)的錯誤校正(ECC:Error Checking and Correcting，錯誤檢查及校正)處理。即，ECC電路206在數(shù)據(jù)寫入時，基于寫入數(shù)據(jù)產(chǎn)生奇偶校驗位。而且，ECC電路206在數(shù)據(jù)讀出時，自所述奇偶校驗位產(chǎn)生校驗參數(shù)，檢測錯誤，從而校正錯誤。另外，CPU203也可具有ECC電路206的功能。
[0052]內(nèi)建存儲器202是例如DRAM (Dynamic Random Access Memor，動態(tài)隨機(jī)存取存儲器)等半導(dǎo)體存儲器，且用作CPU203的作業(yè)區(qū)域。而且，內(nèi)建存儲器202是保存用以管理NAND型閃存100的固件、或各種管理表格等。
[0053]<關(guān)于半導(dǎo)體存儲裝置的構(gòu)成>
[0054]其次，利用圖2，對半導(dǎo)體存儲裝置100的構(gòu)成進(jìn)行說明。
[0055]如圖2所示，NAND型閃存100大體上包括外圍電路110及核心部120。
[0056]核心部120具備存儲單元陣列130、感測電路140、及行譯碼器150。
[0057]存儲單元陣列130具備多個非揮發(fā)性存儲單元晶體管，且多個非揮發(fā)性存儲單元晶體管分別與字線及位線建立聯(lián)系。而且，存儲單元陣列130具備作為多個非揮發(fā)性存儲單元晶體管的集合的多個(圖2的例中為3個)塊BLK(BLK0、BLK1、BLK2、…)。塊BLK成為數(shù)據(jù)的擦除單位，且同一塊BLK內(nèi)的數(shù)據(jù)被一次地擦除。塊BLK分別具備作為串聯(lián)連接著存儲單元晶體管的NAND字符串131的集合的多個字符串單元SU(SU0、SUU SU2、…)。毋庸置疑，存儲單元陣列130內(nèi)的塊數(shù)、或I個塊BLK內(nèi)的字符串單元數(shù)是任意的。
[0058]行譯碼器150是將塊地址或頁面地址解碼，選擇對應(yīng)的塊的任一字線。而且，行譯碼器150是對選擇字線及非選擇字線施加適當(dāng)?shù)碾妷骸?br>[0059]感測電路140是具備多個感測模塊141，且在數(shù)據(jù)讀出時，感測自存儲單元晶體管讀出至位線的數(shù)據(jù)。而且，在數(shù)據(jù)寫入時，將寫入數(shù)據(jù)傳輸至存儲單元晶體管。數(shù)據(jù)對于存儲單元陣列130的讀出及寫入是以多個存儲單元晶體管為單位實施。
[0060]外圍電路110具備定序器111、電荷栗112、寄存器113、及驅(qū)動器114。
[0061 ] 定序器111是控制NAND型閃存100整體的動作。
[0062]驅(qū)動器114是將數(shù)據(jù)寫入、讀出、及擦除所需的電壓供給至行譯碼器150、感測電路140、及未圖示的源極線驅(qū)動器。
[0063]電荷栗112是使自外部賦予的電源電壓升壓，且將所需的電壓供給至驅(qū)動器114。
[0064]寄存器113是保存各種信號。例如，寄存器113保存數(shù)據(jù)的寫入或擦除動作的狀態(tài)，由此，對控制器通知動作是否正常地完成。而且，寄存器113也可保存各種表格。
[0065]<存儲單元陣列>
[0066]接著，利用圖3，對第I實施方式的存儲單元陣列130的構(gòu)成的詳細(xì)情況進(jìn)行說明。
[0067]NAND字符串131各自包含例如48個存儲單元晶體管MT(ΜΤ0?MT47)、及選擇晶體管ST1、ST2。存儲單元晶體管MT具備包含控制柵極與電荷存儲層的層壓柵極，且非揮發(fā)地保存數(shù)據(jù)。另外，存儲單元晶體管MT的個數(shù)不僅限于48個，也可以是8個或16個、或32個、64個、128個等，該數(shù)并未限定。而且，在不區(qū)別存儲單元晶體管MTO?MT47時，則簡稱為存儲單元晶體管MT。
[0068]多個存儲單元晶體管MT是以串聯(lián)連接的方式配置在選擇晶體管STl、ST2間。
[0069]字符串單元SUO?SU3各自的選擇晶體管STl的柵極是分別連接于選擇柵極線S⑶O?S⑶3，選擇晶體管ST2的柵極是分別連接于選擇柵極線SGSO?SGS3。與此相對，位于同一塊BLKO內(nèi)的存儲單元晶體管MTO?MT47的控制柵極分別共通連接于字線WLO?WL47。另外，在不區(qū)別字線WLO?WL47時，則簡稱為字線WL。
[0070]S卩，相對于字線WLO?WL47在同一塊BLKO內(nèi)的多個字符串單元SUO?SU3間共通地連接，選擇柵極線S⑶、SGS即便為同一塊BLKO內(nèi)也在每一字符串單元SUO?SU3中獨立分開。
[0071]在塊BLKO中，圖3所示的行構(gòu)成是在紙面垂直方向上設(shè)置有多個。在第I實施方式中，塊BLKO包含例如4個字符串單元SU (SU0?SU3)。而且，各自的字符串單元SU在圖3的紙面垂直方向上包含多個NAND字符串131。其他塊BLK也具有與塊BLKO相同的構(gòu)成。
[0072]而且，存儲單元陣列130內(nèi)矩陣狀配置的NAND字符串131中的位于同一行的NAND字符串131的選擇晶體管STl的另一端是共通連接于任一位線BL (BL0?BL(L — I)，(L 一I)為I以上的自然數(shù))。即，位線BL是在多個塊BLK間，將NAND字符串131共通地連接。而且，選擇晶體管ST2的電流路徑的另一端是共通地連接于源極線SL。源極線SL是在例如多個塊間，將NAND字符串131共通地連接。
[0073]如上所述，位于同一塊BLK內(nèi)的存儲單元晶體管MT的數(shù)據(jù)是被一次地擦除。相對于此，數(shù)據(jù)的讀取及編程是在任一塊BLK的任一字符串單元SU中的共通地連接于任一字線WL的多個存儲單元晶體管MT的每一個存儲單元晶體管MT中一次地進(jìn)行。將以此方式被一次地寫入的單位稱作「頁面」。
[0074]關(guān)于存儲單元陣列130的構(gòu)成，例如記載于名為“三維疊層非揮發(fā)性半導(dǎo)體存儲器”的2009年3月19日提出申請的美國專利申請案12/407，403號。而且，記載于名為“三維疊層非揮發(fā)性半導(dǎo)體存儲器”的2009年3月18日提出申請的美國專利申請案12/406，524號、名為“非揮發(fā)性半導(dǎo)體存儲裝置及其制造方法”的2010年3月25日提出申請的美國專利申請案12/679，991號、及名為“半導(dǎo)體存儲器及其制造方法”的2009年3月23日提出申請的美國專利申請案12/532，030號。該等專利申請案是通過參照而將其整體引用到本申請案說明書中。
[0075]<源極線觸點及襯底觸點>
[0076]利用圖4及圖5，對于本實施方式的NAND型閃存所具備的源極線觸點Lisrc與半導(dǎo)體柱進(jìn)行說明。
[0077]如圖4所示，在半導(dǎo)體襯底101設(shè)置有η型阱101a，且在η型阱1la的表面區(qū)域設(shè)置有P型阱101b。而且，在P型阱1lb的表面區(qū)域，設(shè)置有η型擴(kuò)散層101c。
[0078]存儲單元陣列130具備多個板狀的源極線觸點Lisrc。源極線觸點Lisrc是設(shè)置在η型擴(kuò)散層1lc上。而且，源極線觸點Lisrc是經(jīng)由觸點CT (未圖示)，而將半導(dǎo)體襯底101與源極線(未圖示)電連接。
[0079]在塊BLKO的邊界，例如配置有源極線觸點Llsrc_0。在塊BLKO與相鄰于該塊BLKO的塊BLKl的邊界，配置有源極線觸點LIsrc_l。另外，在不區(qū)別源極線觸點Llsrc_0與LIsrc_l時，則也簡稱為源極線觸點LI等。
[0080]在存儲單元陣列130內(nèi)，在相對于半導(dǎo)體襯底垂直的方向(D3方向)上延伸地設(shè)置有半導(dǎo)體柱SP。各晶體管MT、STU ST2是以該半導(dǎo)體柱SP為中心軸，在D3方向上串聯(lián)連接。即，在包含半導(dǎo)體柱SP與多階地設(shè)置的字線WL及選擇柵極線S⑶、SGS的區(qū)域，配置有各晶體管MT、ST1、ST2。
[0081]接著，利用圖5，對于D3方向上正交的D1-D2平面中的半導(dǎo)體柱SP的配置與位線BL和半導(dǎo)體柱SP的連接關(guān)系進(jìn)行說明。
[0082]如圖5所示，在存儲單元陣列130中，設(shè)置有在Dl方向上與源極線觸點Llsrc_0相鄰的半導(dǎo)體柱SPO群(SP0_0、SP0_1、…)。而且，在存儲單元陣列130中，設(shè)置有在D4方向(D1-D2平面內(nèi)且與Dl方向及D2方向以特定的角度交叉)或D5方向(D1-D2平面內(nèi)且與Dl方向、D2方向、及D5方向以特定的角度交叉)上與半導(dǎo)體柱SPO群相鄰的半導(dǎo)體柱SPl群(SP1_0、SP1_1、…)。而且，在存儲單元陣列130中，設(shè)置有在D4方向或D5方向上與半導(dǎo)體柱SPl群相鄰的半導(dǎo)體柱SP2群(SP2_0、SP2_1、…)。而且，在存儲單元陣列130中，設(shè)置有在D4方向或D5方向上與半導(dǎo)體柱SP2群相鄰且在Dl方向上與源極線觸點LIsrc_l相鄰的半導(dǎo)體柱SP3群(SP3_0、SP3_1、…)。另外，在不區(qū)別半導(dǎo)體柱SPO?SP3等時，則也簡稱為半導(dǎo)體柱SP等。
[0083]位線BLO是連接于半導(dǎo)體柱SP0_0的觸點CT0_0。位線BLl是連接于半導(dǎo)體柱SP2_0的觸點CT2_0。位線BL2是連接于半導(dǎo)體柱SP1_0的觸點CT1_0。位線BL3是連接于半導(dǎo)體柱SP3_0的觸點CT3_0。以同樣方式，將其他位線BL經(jīng)由觸點CT連接于半導(dǎo)體柱SP0另外，在不區(qū)別觸點CT0_0?CT3_0等時，則也簡稱為觸點CT等。
[0084]在本實施方式中，將與源極線觸點LIsrc相鄰的多個半導(dǎo)體柱SP分類為第I組GP1，且將不與源極線觸點LIsrc相鄰的多個半導(dǎo)體柱SP分類為第2組GP2。
[0085]更具體而言，在本實施方式中，將半導(dǎo)體柱SPO群、及半導(dǎo)體柱SP3群定義為屬于第I組GPl的第I半導(dǎo)體柱群SPGPl。而且，將半導(dǎo)體柱SPl群、及半導(dǎo)體柱SP2群定義為屬于第2組GP2的第2半導(dǎo)體柱群SPGP2。
[0086]在本實施方式中，將與第I半導(dǎo)體柱群SPGPl連接的位線BL也稱為第I組位線BLGPl等。將與屬于第2組的半導(dǎo)體柱SP連接的位線BL也稱為第2組位線BLGP2等。
[0087]第I組位線BLGPl與第2組位線BLGP2的位線電容(以下，將位線電容也簡稱為電容)有時相應(yīng)于多個半導(dǎo)體柱SP間的距離、與半導(dǎo)體柱SP至源極線觸點LI_src為止的距離等而不同。在本實施方式中，定序器111是顧及第I組位線BLGPl的電容與第2組位線BLGP2的電容的差異，而使感測電路140進(jìn)行動作。以下，對于感測電路140的動作，詳細(xì)地進(jìn)行說明。
[0088]而且，以下，為簡便起見，而對第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。
[0089]<關(guān)于感測模塊>
[0090]接著，利用圖6，對感測模塊141的構(gòu)成進(jìn)行說明。感測模塊141是設(shè)在每一位線BL中。
[0091]如圖6所示，感測模塊141具備接合部142、感測放大器143、數(shù)據(jù)鎖存器144、及pMOS (metal oxide semiconductor，金屬氧化物半導(dǎo)體)晶體管 141a。
[0092]接合部142具備nMOS晶體管142a。晶體管142a是在柵極被賦予信號BLS，且源極連接于位線BL。晶體管142a是用以控制感測模塊141與位線BL的連接。
[0093]感測放大器143 具備 nMOS 晶體管 143a、143b、143c、143d、143e、143g、143h、1431、143j、pM0S晶體管143f、及電容元件143 j。
[0094]晶體管143a是用以控制數(shù)據(jù)的讀出時的位線BL的預(yù)充電電位，且源極連接于晶體管142a的漏極，在柵極被賦予信號BLC。晶體管143f是用以將位線BL及電容元件143 j進(jìn)行充電，且在柵極連接有節(jié)點INV，在源極被賦予電源電壓VDD。晶體管143b是用以將位線BL進(jìn)行預(yù)充電，且在柵極被賦予信號BLX，且漏極連接于節(jié)點NI，源極連接于節(jié)點N2。晶體管143e是用以將電容元件143j進(jìn)行充電，且在柵極被賦予信號HLL，且漏極連接于節(jié)點NI，源極連接于節(jié)點N3 (SEN)。晶體管143d是用以在感測動作時將節(jié)點N3 (SEN)進(jìn)行放電，且在柵極被賦予信號XXL，且漏極連接于節(jié)點N3 (SEN)，源極連接于節(jié)點N2。晶體管143c是用以將位線BL固定成固定電位，且柵極連接于節(jié)點INV，漏極連接于節(jié)點N2，源極連接于節(jié)點 SRCGND0
[0095]電容元件143 j是在位線BL預(yù)充電時被充電，且一電極連接于節(jié)點N3(SEN)，在另一電極被賦予信號CLK。
[0096]晶體管143g是用以在感測動作前將節(jié)點N3 (SEN)進(jìn)行放電，且在柵極被賦予信號BLQ,且源極連接于節(jié)點N3 (SEN)，漏極連接于節(jié)點N4 (LBUS)。節(jié)點N4 (LBUS)是用以將感測放大器143與數(shù)據(jù)鎖存器144連接的信號路徑。晶體管143h是用以將讀出數(shù)據(jù)儲存在數(shù)據(jù)鎖存器144，且在柵極被賦予信號STB，且漏極連接于節(jié)點M(LBUS)。
[0097]晶體管143i是用以感測讀出數(shù)據(jù)為“O”抑或是“1”，且柵極連接于節(jié)點N3(SEN)，漏極連接于晶體管143h的源極，且在源極被賦予信號LSA。
[0098]接著，對數(shù)據(jù)鎖存器144進(jìn)行說明。數(shù)據(jù)鎖存器144是保存由感測放大器143所感測的讀出數(shù)據(jù)。數(shù)據(jù)鎖存器144包括nMOS晶體管144a、144b、144c、144d、及pMOS晶體管144e、144f、144g、144h。
[0099]晶體管144c、144e構(gòu)成第I反相器，且其輸出節(jié)點為節(jié)點N6 (LAT)，輸入節(jié)點為節(jié)點INV。而且，晶體管144d、144f構(gòu)成第2反相器，且其輸出節(jié)點為節(jié)點N6 (INV)，輸入節(jié)點為節(jié)點N5 (LAT)。而且，數(shù)據(jù)鎖存器144是利用該第1、第2反相器來保存數(shù)據(jù)。
[0100]即，晶體管144c是漏極連接于節(jié)點N5 (LAT)，源極接地，柵極連接于節(jié)點N6 (INV)。晶體管144d是漏極連接于節(jié)點N6 (INV)，源極接地，柵極連接于節(jié)點N5 (LAT)。晶體管144e是漏極連接于節(jié)點N5 (LAT)，源極連接于晶體管144g的漏極，柵極連接于節(jié)點N6 (INV)。晶體管144f是漏極連接于節(jié)點N6 (INV)，源極連接于晶體管144h的漏極，柵極連接于節(jié)點N5(LAT) ο
[0101]晶體管144g是用以將第I反相器啟動，且在源極被賦予電源電壓VDD，在柵極被賦予信號SLL。晶體管144h是用以將第2反相器啟動，且在源極被賦予電源電壓VDD，在柵極被賦予信號SLI。
[0102]晶體管144a、144b是控制數(shù)據(jù)對第1、第2反相器的輸入輸出。晶體管144a是漏極連接于節(jié)點N4 (LBUS)，源極連接于節(jié)點N5 (LAT)，且在柵極被賦予信號STL。晶體管144b是漏極連接于節(jié)點N4 (LBUS)，源極連接于節(jié)點N6 (INV)，且在柵極被賦予信號STI。
[0103]接著，對晶體管141a進(jìn)行說明。晶體管141a是用以利用電源電壓VDD將節(jié)點N4(LBUS)進(jìn)行充電。S卩，晶體管141a是在源極被賦予電源電壓VDD，且漏極連接于節(jié)點M(LBUS)，且在柵極被賦予信號PCn。在以上的構(gòu)成中，各種控制信號是例如由定序器111所賦予。
[0104]<關(guān)于感測模塊的動作>
[0105]接著，利用圖7，對數(shù)據(jù)讀出時本實施方式的感測模塊的動作進(jìn)行說明。本實施方式的定序器111將進(jìn)行第I組位線BLGPl的感測動作的時序與進(jìn)行第2組位線BLGP2的感測動作的時序變更。以下，對讀出時的感測模塊141的動作的詳細(xì)情況進(jìn)行說明。而且，各信號是例如由定序器111所賦予。
[0106][時刻ΤΑ0]
[0107]在時刻TAO中，定序器111將信號BLS設(shè)為“H”電平，將感測模塊141連接于對應(yīng)的位線BL。而且，節(jié)點INV被重設(shè)而成為“L”電平。
[0108][時刻TAl]
[0109]而且，感測模塊141將位線BL進(jìn)行預(yù)充電。S卩，定序器111將信號BLX及BLC設(shè)為“H”電平。由此，經(jīng)由晶體管143f、143e、143a、142a的電流路徑，利用電壓VDD將位線BL進(jìn)行預(yù)充電。電壓VBLC是決定位線電壓的電壓，且位線電壓成為被電壓VBLC所箝位的電壓 VBL。
[0110][時刻TA2]
[0111]接著，感測模塊141將節(jié)點N3 (SEN)進(jìn)行充電。即，定序器111將信號HLL設(shè)為“H”電平。由此，將晶體管143e設(shè)為接通狀態(tài)，將節(jié)點N3 (SEN)充電至電壓VDD。節(jié)點N3 (SEN)的充電是進(jìn)行至?xí)r刻TA3為止。因節(jié)點N3(SEN)的電位成為VDD，故晶體管143i成為接通狀態(tài)。而且，感測模塊141是將節(jié)點M(LBUS)進(jìn)行充電。S卩，定序器111將信號PCn設(shè)為“L”電平。由此，將晶體管141a設(shè)為接通狀態(tài)，將節(jié)點M(LBUS)充電至電壓VDD。
[0112][時刻TA4]
[0113]接著，感測模塊141將充電至VDD為止的節(jié)點N3 (SEN)進(jìn)行放電。S卩，定序器111將信號STB及BLQ設(shè)為“H”電平(電壓VH)。由此，晶體管143h、143g成為接通狀態(tài)，從而利用晶體管143g、143h、143i的電流路徑，而將節(jié)點N3 (SEN)的電位放電至(VLSA+Vthn)為止。另外，Vthn是晶體管143i的閾值電壓。
[0114][時刻TA5]
[0115]定序器111將信號BLQ設(shè)為“L”電平。由此，晶體管143g成為斷開狀態(tài)。
[0116][時刻TA6]
[0117]接著，定序器111將信號STB設(shè)為“L”電平。由此，晶體管143h成為斷開狀態(tài)。
[0118][時刻TA7]?[時刻 TA9]
[0119]接著，感測模塊141對第I組位線BLGPl與第2組位線BLGP2實施感測動作。在本實施方式中，將為讀出所選擇的存儲單元晶體管的數(shù)據(jù)而使節(jié)點N3(SEN)的電位變化的動作稱作感測動作。
[0120]定序器111是在時刻TA7中，將感測模塊141的信號XXL設(shè)為“H”電平。由此，晶體管143d成為接通狀態(tài)，從而將節(jié)點N3 (SEN)電連接于位線BL。例如，若所選擇的存儲單元晶體管為接通狀態(tài)，則電流自節(jié)點N3 (SEN)流入源極線SL，從而節(jié)點N3 (SEN)的電位下降。另一方面，若選擇存儲單元為斷開狀態(tài)，則電流不自節(jié)點N3(SEN)流入源極線SL，從而節(jié)點N3(SEN)的電位大致地維持VDD。將流入至位線BL的電流也稱為存儲單元電流等。而且，以下，將通過存儲單元電流流入至位線BL而獲得的節(jié)點N3(SEN)的電位的狀態(tài)也稱為感測結(jié)果等。
[0121]第2組位線BLGP2的電容是小于第I組位線BLGPl的電容。因此，在被選擇的存儲單元晶體管為接通狀態(tài)時，連接于第I組位線BLGPl的感測模塊141的節(jié)點N3(SEN)的電位變得不再低于連接于第2組位線BLGP2的感測模塊141的節(jié)點N3 (SEN)的電位。SP，在被選擇的存儲單元晶體管為接通狀態(tài)時，導(dǎo)致在第I組位線BLGPl的感測結(jié)果與第2組位線BLGP2的感測結(jié)果之間產(chǎn)生不均。
[0122]因此，本實施方式的定序器111是以第2組位線BLGP2的節(jié)點N3 (SEN)的電位下降與被選擇的存儲單元晶體管為接通狀態(tài)時的第I組位線BLGPl的節(jié)點N3(SEN)的電位下降成為相同程度的方式，控制第2組位線BLGP2的信號XXL的時序。
[0123]定序器111是在自時刻TA7經(jīng)過時刻dTl后的時刻TA8中，將連接于第2組位線BLGP2的感測模塊141的信號XXL先于連接于第I組位線BLGPl的感測模塊141的信號XXL地設(shè)為“L”電平。
[0124]接著，定序器111在時刻TA9中，將連接于第I組位線BLGPl的感測模塊141的信號XXL設(shè)為“L”電平。
[0125]該時刻dTl是考慮到第I組位線BLGPl的電容與第2組位線BLGP2的電容之差而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130中的未圖示的R0M(Read Only Memory，唯讀存儲器)熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，時刻dTl被讀出至例如寄存器113。定序器111是為參考時刻dTl，而參考該寄存器113。
[0126][時刻TA10]
[0127]接著，感測模塊141將節(jié)點M(LBUS)進(jìn)行充電。S卩，定序器111將信號PCn設(shè)為“L”電平。由此，晶體管141a被設(shè)為接通狀態(tài)，且利用晶體管141a將節(jié)點M(LBUS)充電至VDD為止。
[0128][時刻TAlI]
[0129]感測模塊141將數(shù)據(jù)選通(strobe) 0 S卩，定序器111將信號STB設(shè)為“H”電平，而且，將信號SLI設(shè)為“L”電平，且將信號STI設(shè)為“H”電平。由此，晶體管143g、71、77成為接通狀態(tài)。若晶體管143i為接通狀態(tài)(即SEN =“H”)，則節(jié)點M(LBUS)被放電至大致VSS為止，且“L”電平被儲存在節(jié)點INV0若晶體管143?為斷開狀態(tài)(即SEN = “L”)，則節(jié)點M(LBUS)的電位維持VDD，“H”電平被儲存在節(jié)點INV。
[0130]<關(guān)于第I實施方式的作用效果>
[0131]根據(jù)所述實施方式，相應(yīng)于因半導(dǎo)體柱SP的配置等引起的寄生電容，控制感測電路的動作。如上所述，因半導(dǎo)體柱SP的電容，導(dǎo)致被選擇的存儲單元晶體管為接通狀態(tài)時的節(jié)點N3(SEN)的下降幅度產(chǎn)生變化。因此，定序器111在連接于電容較小的半導(dǎo)體柱SP的位線，先于連接于電容較大的半導(dǎo)體柱SP的位線地將存儲單元電流截止。由此，便可抑制因半導(dǎo)體柱SP的電容不均引起的感測結(jié)果不均。其結(jié)果，即便半導(dǎo)體柱SP的電容中存在不均，也可精度良好地實施感測動作。
[0132](變化例I)
[0133]另外，在所述第I實施方式中，對于在存儲單元陣列130的特定的塊BLK中，在二個源極線觸點LIsrc間設(shè)置有半導(dǎo)體柱SPl群(SP1_0、SP1_1、...)、半導(dǎo)體柱SP2群(SP2_0、SP2_1、…)、半導(dǎo)體柱 SP3 群(SP3_0、SP3_1、…)、及半導(dǎo)體柱 SP4 群(SP4_0、SP4_1、…)的4個半導(dǎo)體柱SP群的構(gòu)成進(jìn)行了說明。然而，不僅限于此，如圖8所示，也可為在存儲單元陣列130的特定的塊BLK中，在二個源極線觸點LIsrc間設(shè)置有半導(dǎo)體柱SPl群(SP1_0、SP1_1、…)、半導(dǎo)體柱 SP2 群(SP2_0、SP2_1、…)、半導(dǎo)體柱 SP3 群(SP3_0、SP3_1、…)、半導(dǎo)體柱SP4群(SP4_0、SP4_1、…)、半導(dǎo)體柱SP5群(SP5_0、SP5_1、...)、半導(dǎo)體柱SP6群(SP6_0、SP6_1、...)、半導(dǎo)體柱 SP7 群(SP7_0、SP7_1、…)、及半導(dǎo)體柱 SP8 群(SP8_0、SP8_1、…)的8個半導(dǎo)體柱SP群的構(gòu)成。
[0134]而且，例如，可將半導(dǎo)體柱SPl群及半導(dǎo)體柱SP7群設(shè)為第I組GP1，將半導(dǎo)體柱SP2群及半導(dǎo)體柱SP6群設(shè)為第2組GP2，且將半導(dǎo)體柱SP3群?半導(dǎo)體柱SP5群設(shè)為第3組 GP3。
[0135]更具體而言，將半導(dǎo)體柱SPl群及半導(dǎo)體柱SP7群定義為屬于第I組GPl的第I半導(dǎo)體柱群SPGPl。而且，將半導(dǎo)體柱SPl群及半導(dǎo)體柱SP6群定義為屬于第2組GP2的第2半導(dǎo)體柱群SPGP2。而且，將半導(dǎo)體柱SP3群?半導(dǎo)體柱SP5群定義為屬于第3組GP3的第3半導(dǎo)體柱群SPGP3。
[0136]而且，將與第I半導(dǎo)體柱群SPGPl連接的位線BL也稱為第I組位線BLGPl等。將與屬于第2組的半導(dǎo)體柱SP連接的位線BL也稱為第2組位線BLGP2等。而且，將與屬于第3組的半導(dǎo)體柱SP連接的位線BL也稱為第3組位線BLGP3等。
[0137]存在相應(yīng)于多個半導(dǎo)體柱SP各自的位置、及半導(dǎo)體柱SP與源極線觸點LIsrc的位置等，第I組位線BLGP1、第2組位線BLGP2、第3組位線BLGP3的電容不同的情形。例如，存在屬于第3組GP3的半導(dǎo)體柱SP2_3自半導(dǎo)體柱SP0_3、SP1_1、SP1_2、SP1_3、SP1_4、SP2_2、SP2_4、SP3_1、SP3_2、SP3_3、SP3_4、SP4_3的合計12個半導(dǎo)體柱受到影響的情形。而且，屬于第2組GP2的半導(dǎo)體柱SP1_3是自半導(dǎo)體柱SP0_2、SP0_3、SP0_4、SP0_5、SP1_2、SP1_4、SP2_2、SP2_3、SP2_4、SP2_5、SP3_3的合計11個半導(dǎo)體柱受到影響。而且，屬于第I組GPl的半導(dǎo)體柱SP0_3是自半導(dǎo)體柱SP0_2、SP1_1、SP1_2、SP1_3、SP1_4、SP2_3的合計7個半導(dǎo)體柱、及源極線觸點LIsrcJ)受到影響。
[0138]以下，為方便起見，而對第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0139]而且，定序器111可相應(yīng)于第I組位線BLGPl?第3組位線BLGP3，而適用第I實施方式中所示的感測電路的動作。
[0140]<關(guān)于變化例I的感測模塊的動作>
[0141]利用圖9，對將本變化例適用于第I實施方式的感測模塊的動作的情形進(jìn)行說明。
[0142][時刻TAO]?[時刻 TA6]
[0143]接著，定序器111在時刻TAO?時刻TA6中，實施與第I實施方式中所說明的時刻TAO?TA6的動作相同的動作。
[0144][時刻TA7]、[時刻 TA12]?[時刻 TA 14]
[0145]接著，感測模塊141對第I組位線BLGPl、第2組位線BLGP2、及第3組位線BLGP3實施感測動作。即，定序器111在時刻TA7中，將感測模塊141的信號XXL設(shè)為“H”電平。
[0146]第I組位線BLGPl?第3組位線BLGP3的電容分別不同。如第I實施方式中所說明，在被選擇的存儲單元晶體管為接通狀態(tài)時，導(dǎo)致第I組位線BLGPl的感測結(jié)果、第2組位線BLGP2的感測結(jié)果、及第3組位線BLGP3的感測結(jié)果之間產(chǎn)生不均。
[0147]因此，本實施方式的定序器111是以第I組位線BLGPl的節(jié)點N3 (SEN)的電位下降、及第2組位線BLGP2的節(jié)點N3(SEN)的電位下降與被選擇的存儲單元晶體管為接通狀態(tài)時的第3組位線BLGP3的節(jié)點N3(SEN)的電位下降成為相同程度的方式，控制第I組位線BLGPl及第2組位線BLGP2的信號XXL的時序。
[0148]定序器111是在自時刻TA7經(jīng)過時刻dTla后的時刻TA12中，將與第I組位線BLGPl連接的感測模塊141的信號XXL設(shè)為“L”電平。
[0149]接著，定序器111在自時刻TA7經(jīng)過時刻dTlb(dTla < dTlb)后的時刻TA13，將與第2組位線BLGP2連接的感測模塊141的信號XXL設(shè)為“L”電平。
[0150]進(jìn)而，定序器111在時刻TA14中，將與第3組位線BLGP3連接的感測模塊141的信號XXL設(shè)為“L”電平。
[0151]該時刻dTla、dTlb是考慮到第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dTla及時刻dTlb例如讀出至寄存器113。而且，定序器111為參考時刻dTla、dTlb，而參考該寄存器113。
[0152][時刻TA15]、[時刻 TA16]
[0153]接著，定序器111在時刻TA15及時刻TA16中，實施與第I實施方式中所說明的時刻TA10、TA11的動作相同的動作。
[0154]如上所述，定序器111可通過相應(yīng)于位線BL的電容，控制感測動作的結(jié)束時序，而抑制因位線BL的電容造成的感測結(jié)果不均。
[0155]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制使3個組位線的感測動作結(jié)束的時序。然而，不僅限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與使4個以上組的位線的感測動作結(jié)束的時序相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制使4個以上組的位線的感測動作結(jié)束的時序。
[0156](第2實施方式)
[0157]其次，對第2實施方式進(jìn)行說明。第2實施方式是感測模塊的動作不同于第I實施方式的感測模塊的動作。另外，第2實施方式的存儲裝置的基本性構(gòu)成及基本性動作是與所述第I實施方式的存儲裝置相同。因而，將對于所述第I實施方式中所說明的事項及可容易地根據(jù)所述第I實施方式類推的事項的說明省略。
[0158]<關(guān)于第2實施方式的感測模塊的動作>
[0159]利用圖10，對于數(shù)據(jù)的讀出動作時的第2實施方式的感測模塊的動作進(jìn)行說明。本實施方式的定序器111是將實施第I組位線BLGPl的預(yù)充電的時序、及實施第2組位線BLGP2的預(yù)充電的時序進(jìn)行變更。以下，對讀出時的感測模塊141的動作的詳細(xì)情況進(jìn)行說明。另外，與第I實施方式同樣地，以下，對于第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。而且，各信號是由例如定序器111所賦予。
[0160][時刻ΤΒ0]
[0161]定序器111實施與第I實施方式中所說明的時刻TAO的動作相同的動作。
[0162][時刻TB1]、[時刻 TB2]
[0163]感測模塊141將位線BL進(jìn)行預(yù)充電。然而，預(yù)充電所需的時間因位線的電容而變化。具體而言，第I組位線BLGPl的預(yù)充電所需的時間長于第2組位線BLGP2的預(yù)充電所需的時間。因此，本實施方式的感測模塊141是將第I組位線BLGPl先于第2組位線BLGP2地進(jìn)行預(yù)充電。
[0164]在時刻TBl中，定序器111將信號BLX設(shè)為“H”電平。而且，定序器111將與第I組位線BLGPl連接的感測模塊141的信號BLC設(shè)為“H”電平。由此，經(jīng)由與第I組位線BLGPl連接的感測模塊141的晶體管143f、143e、143a、142a的電流路徑，利用電壓VDD將第I組位線BLGPl進(jìn)行預(yù)充電。電壓VBLC是決定位線電壓的電壓。
[0165]接著，定序器111在自時刻TBl經(jīng)過時刻dT2后的時刻TB2中，將與第2組位線BLGP2連接的感測模塊141的信號BLC設(shè)為“H”電平。由此，經(jīng)由與第2組位線BLGP2連接的感測模塊141的晶體管143f、143e、143a、142a的電流路徑，利用電壓VDD將第2組位線BLGP2進(jìn)行預(yù)充電。
[0166]該時刻dT2是考慮到第I組位線BLGPl的電容及第2組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT2讀出至例如寄存器113。而且，定序器111為參考時刻dT2，而參考寄存器113。
[0167]可通過以此方式，顧及位線的電容，控制實施預(yù)充電的時序，而抑制對第I組位線BLGPl的預(yù)充電所完成的時刻與對第2組位線BLGP2的預(yù)充電所完成的時刻的不均。
[0168][時刻TB3]?[時刻 TB7]
[0169]定序器111實施與第I實施方式中所說明的時刻TA2?時刻TA6時的動作相同的動作。
[0170][時刻TB8]
[0171]接著，感測模塊141對位線BL實施感測動作。S卩，定序器111將感測模塊141的信號XXL設(shè)為“H”電平。由此，晶體管143d成為接通狀態(tài)，節(jié)點N3 (SEN)被電連接于位線BL0
[0172][時刻TB9]
[0173]接著，定序器111將與第I組位線BLGPl連接的感測模塊141的信號XXL設(shè)為“L”電平。
[0174][時刻TB10]、[時刻 TBlI]
[0175]定序器111實施與第I實施方式中所說明的時刻TA10、時刻TAll的動作相同的動作。
[0176]<關(guān)于第2實施方式的作用效果>
[0177]根據(jù)所述實施方式，定序器相應(yīng)于因半導(dǎo)體柱SP的配置等引起的寄生電容，改變位線的預(yù)充電的時序。由此，便可抑制因半導(dǎo)體柱SP的電容的不均造成的每一位線預(yù)充電的完成時刻的不均。
[0178](變化例2)
[0179]另外，與所述第I實施方式的變化例同樣地，即便半導(dǎo)體柱群的組存在3個以上時，也可適用第2實施方式的感測模塊的動作。
[0180]利用圖11，對于將圖8中所說明的構(gòu)成適用于第2實施方式的感測模塊的動作的情形進(jìn)行說明。
[0181]<關(guān)于變化例2的感測模塊的動作>
[0182]以下，對于第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0183][時刻ΤΒ0]
[0184]定序器111實施與第I實施方式中所說明的時刻TAO時的動作相同的動作。
[0185][時刻TB12]、[時刻 TB13]、[時刻 TB14]
[0186]接著，感測模塊141將位線BL進(jìn)行預(yù)充電。然而，預(yù)充電所需的時間因位線的電容而變化。具體而言，第3組位線BLGP3的預(yù)充電所需的時間長于第2組位線BLGP2的預(yù)充電所需的時間。而且，第2組位線BLGP2的預(yù)充電所需的時間長于第I組位線BLGPl的預(yù)充電所需的時間。因此，本實施方式的感測模塊141將第3組位線BLGP3先于第I組位線BLGPl及第2組位線BLGP2地進(jìn)行預(yù)充電。而且，本實施方式的感測模塊141將第2組位線BLGP2先于第I組位線BLGPl地進(jìn)行預(yù)充電。
[0187]在時刻TB12中，定序器111將信號BLX設(shè)為“H”電平。而且，定序器111將與第3組位線BLGP3連接的感測模塊141的信號BLC設(shè)為“H”電平。由此，經(jīng)由與第3組位線BLGP3連接的感測模塊141的晶體管143f、143e、143a、142a的電流路徑，利用電壓VDD將第3組位線BLGP3進(jìn)行預(yù)充電。電壓VBLC是決定位線電壓的電壓，且位線電壓成為由電壓VBLC所箝位的電壓VBL。
[0188]接著，在定序器111自時刻TB12經(jīng)過時刻dT2a后的時刻TB13，定序器111將與第2組位線BLGP2連接的感測模塊141的信號BLC設(shè)為“H”電平。由此，經(jīng)由與第2組位線BLGP2連接的感測模塊141的晶體管143f、143e、143a、142a的電流路徑，利用電壓VDD將第2組位線BLGP2進(jìn)行預(yù)充電。
[0189]進(jìn)而，在定序器111自時刻TB13經(jīng)過時刻dT2b后的時刻TB14，定序器111將與第I組位線BLGPl連接的感測模塊141的信號BLC設(shè)為“H”電平。由此，經(jīng)由與第I組位線BLGPl連接的感測模塊141的晶體管143f、143e、143a、142a的電流路徑，利用電壓VDD將第I組位線BLGPl進(jìn)行預(yù)充電。
[0190]該時刻dT2a及dT2b是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT2a及時刻dT2b讀出至例如寄存器113。接著，定序器111為參考時刻dT2a及dT2b而參考寄存器113。
[0191][時刻TB15]?[時刻 TB23]
[0192]定序器111實施與第2實施方式中所說明的時刻TB3?時刻TBll的動作相同的動作。
[0193]可通過以此方式，顧及位線的電容地實施預(yù)充電，而抑制對第I組位線BLGPl的預(yù)充電所完成的時刻、對第2組位線BLGP2的預(yù)充電所完成的時刻、及對第3組位線BLGP3的預(yù)充電所完成的時刻的不均。
[0194]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制對3個組的位線實施預(yù)充電的時序。然而，不僅限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與對4個以上的組的位線實施預(yù)充電的時序相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制對4個以上組的位線實施預(yù)充電的時序。
[0195](第3實施方式)
[0196]接著，對第3實施方式進(jìn)行說明。第3實施方式的半導(dǎo)體存儲裝置是感測電路不同于第I實施方式的感測電路。另外，第3實施方式的存儲裝置的基本性構(gòu)成及基本性動作與所述第I實施方式的存儲裝置相同。因而，將對于所述第I實施方式中所說明的事項及可根據(jù)所述第I實施方式容易地類推的事項的說明省略。第I及第2實施方式是列舉對電流進(jìn)行感測的方式(電流感測方式)為例進(jìn)行了說明。然而，所述第I及第2實施方式的感測電路140也可適用于對電壓進(jìn)行感測的方式(電壓感測方式)的感測放大器。在電壓感測方式中，感測電路140根據(jù)讀出數(shù)據(jù)，使位線的電位進(jìn)行變動，且通過晶體管143i而檢測該電位變動。位線的電位變動是因位線間的電容耦合所引起，且對相鄰的位線的電位造成影響。其結(jié)果，存在產(chǎn)生數(shù)據(jù)誤讀出的可能性。因此，電壓感測方式是與自所有位線可同時地讀出數(shù)據(jù)的電流感測方式不同地對每一偶數(shù)位線、及每一奇數(shù)位線將數(shù)據(jù)讀出。
[0197]<第3實施方式的感測動作的概要>
[0198]如圖12所示，利用電壓感測方式實施感測動作的感測電路140是在對某一位線實施感測動作時，將相鄰的位線屏蔽而實施感測動作。即，電壓感測方式是感測位線的電壓變動。如上所述，電壓感測方式是對每一偶數(shù)位線、及每一奇數(shù)位線將數(shù)據(jù)讀出。而且，在自偶數(shù)位線將數(shù)據(jù)讀出時，將奇數(shù)位線固定(屏蔽)為固定電位，且在自奇數(shù)位線將數(shù)據(jù)讀出時，將偶數(shù)位線固定為固定電位。
[0199]本實施方式是將彼此相鄰的2條位線分類為偶數(shù)位線BLe與奇數(shù)位線BLo。而且，相鄰的偶數(shù)位線BLe與奇數(shù)位線BLo共同具有I個感測模塊141。
[0200]在本實施方式中，在將偶數(shù)位線BLe的數(shù)據(jù)讀出時，定序器111將偶數(shù)位線BLe用的晶體管142b接通，且將偶數(shù)位線BLe連接于感測放大器143。此時，定序器111通過將信號BIASo設(shè)為“H”電平，而將接地用晶體管145b接通。由此，奇數(shù)位線BLo被連接于接地電位BLCRL，且奇數(shù)位線BLo成為特定的電位(本實施方式中為接地電位)。
[0201]感測模塊141是使奇數(shù)位線BLo成為接地電位的狀態(tài)，將偶數(shù)位線BLe進(jìn)行預(yù)充電。在該情形時，奇數(shù)位線BLo的電位始終被保存為特定的電位。因此，偶數(shù)位線BLe不受因奇數(shù)位線BLo的電位變動造成的影響，從而被適當(dāng)?shù)剡M(jìn)行預(yù)充電。
[0202]另一方面，在將奇數(shù)位線的數(shù)據(jù)讀出時，定序器111將奇數(shù)位線BLo用的晶體管142c接通，且將奇數(shù)位線BLo連接于感測放大器143。此時，定序器111通過將信號BIASe設(shè)為“H”電平，而將接地用晶體管145a接通。由此，偶數(shù)位線BLe被連接于接地電位BLCRL，且偶數(shù)位線BLe成為特定的電位(本實施方式中為接地電位)。
[0203]感測模塊141是使偶數(shù)位線BLe成為接地電位的狀態(tài)，將奇數(shù)位線BLo進(jìn)行預(yù)充電。在該情形時，如上所述，奇數(shù)位線BLo被適當(dāng)?shù)剡M(jìn)行預(yù)充電。
[0204]如上所述，在讀出動作時，可通過使非選擇位線成為接地狀態(tài)，而不受非選擇位線的信號影響地實施正確的讀出動作。
[0205]<關(guān)于第3實施方式的感測模塊>
[0206]接著，利用圖13，對感測模塊141的構(gòu)成進(jìn)行說明。如圖13所示，第3實施方式的感測模塊141是與第I實施方式的感測模塊141同樣地具備接合部142、感測放大器143、數(shù)據(jù)鎖存器144、及pMOS晶體管141a。
[0207]接合部142具備nMOS晶體管142b、142c。晶體管142b是在柵極被賦予信號BLSe，且源極連接于偶數(shù)位線BLe。晶體管142c是在柵極被賦予信號BLSo，且源極連接于奇數(shù)位線BLo。晶體管142b是用以控制感測模塊141與偶數(shù)位線BLe之間的連接。晶體管142c是用以控制感測模塊141與奇數(shù)位線BLo之間的連接。
[0208]另外，感測放大器143、數(shù)據(jù)鎖存器144、及pMOS晶體管141a的構(gòu)成與第I實施方式的感測放大器143、數(shù)據(jù)鎖存器144、及pMOS晶體管141a的構(gòu)成相同。
[0209]<關(guān)于第3實施方式的感測模塊的動作>
[0210]接著，利用圖14，對數(shù)據(jù)的讀出動作時的第3實施方式的感測模塊的動作進(jìn)行說明。另外，本實施方式的定序器111將實施第I組位線BLGPl的感測動作的時序與實施第2組位線BLGP2的感測動作的時序錯開。而且，以下，對選擇偶數(shù)位線且將奇數(shù)位線設(shè)為非選擇時的動作進(jìn)行說明。而且，與第I實施方式同樣地，以下，對第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。而且，各信號是由例如定序器111所賦予。
[0211][時刻TCO]
[0212]如圖14所示，定序器111是將對于偶數(shù)位線BLe的信號BLCe及對于奇數(shù)位線BLo的信號BLCo設(shè)為“H”電平(電壓VBLC)。定序器111同時地將信號BLX及HLL設(shè)為“H”電平。進(jìn)而，定序器111將選擇字符串的漏極側(cè)選擇柵極線SGD設(shè)為“H”電平(VSG)。進(jìn)而，定序器111對每一偶數(shù)位線BLe將節(jié)點INV設(shè)為“L”電平，且將晶體管145a的信號BIASe設(shè)為“L”電平。而且，定序器111對每一奇數(shù)位線BLo將節(jié)點INV設(shè)為“H”電平，且將晶體管145b的信號BIASo設(shè)為“H”電平。
[0213]其結(jié)果，偶數(shù)位線BLe被充電至電壓(VBLC — Vt)，且奇數(shù)位線BLo被連接于VSS。Vt是晶體管61的閾值電壓。而且，節(jié)點SEN被充電至VDD。另外，在非選擇的選擇柵極線S⑶中被賦予VBB。而且，各信號是由例如定序器111所賦予。
[0214][時刻TCl]
[0215]接著，定序器111將信號BLCE與BLX設(shè)為“L”電平。由此，偶數(shù)位線BLe的預(yù)充電結(jié)束，偶數(shù)位線BLe因電壓(VBLC — Vt)而成為浮接的狀態(tài)。
[0216][時刻TC2]
[0217]接著，定序器111將選擇字符串的源極側(cè)選擇柵極線SGS設(shè)為“H”電平(VSG)。由此，若在選擇字符串內(nèi)，存儲單元電流(接通電流)進(jìn)行流動，則將偶數(shù)位線BLe進(jìn)行放電。在非選擇字符串的源極側(cè)選擇柵極線SGS中被賦予VBB。奇數(shù)位線BLo維持VSS。
[0218][時刻TC3]
[0219]接著，定序器111使信號BLCo的電位自VBLC下降至VSENSE，將信號XXL設(shè)為“H”電平(VXXL)。
[0220][時刻TC4]
[0221]進(jìn)而，定序器111將信號HLL設(shè)為“L”電平。
[0222][時刻TC5]
[0223]此后，定序器111將信號STB及BLQ設(shè)為“H”電平(VH)。其結(jié)果，節(jié)點N3 (SEN)的電位被放電至(VLSA+Vthn)為止。
[0224][時刻TC6]
[0225]接著，定序器111為使節(jié)點N3(SEN)的放電結(jié)束，而將信號BLQ設(shè)為“L”電平。
[0226][時刻TC7]
[0227]接著，定序器111將信號STB設(shè)為“ L ”電平。
[0228][時刻TC8]、[時刻 TC9]
[0229]第I組位線BLGPl的電容大于第2組位線BLGP2的電容。因此，第I組位線BLGPl的感測動作所需的時間長于第2組位線BLGP2的感測動作所需的時間。
[0230]本實施方式的定序器111是使對于第I組位線BLGPl的感測動作先于第2組位線BLGP2地開始。具體而言，本實施方式的定序器111在時刻TC8中，將連接于偶數(shù)位線BLe且第I組位線BLGPl的感測模塊141的信號BLCE設(shè)為“H”電平(VSENSE)。若選擇存儲單元成為接通狀態(tài)，將偶數(shù)位線BLe且第I組位線BLGPl放電，則節(jié)點N3 (SEN)的電位也下降。另一方面，若選擇存儲單元為斷開狀態(tài)，則偶數(shù)位線BLe且第I組位線BLGPl大致維持預(yù)充電電位，故節(jié)點N3 (SEN)的電位也大致不變。
[0231]接著，本實施方式的定序器111在自時刻TC8經(jīng)過時刻dT3后的時刻TC9中，將連接于偶數(shù)位線BLe且第2組位線BLGP2的感測模塊141的信號BLCE設(shè)為“H”電平(VSENSE)。由此，開始進(jìn)行對于第2組位線BLGP2的感測動作。
[0232]該時刻dT3是顧及第I組位線BLGPl的電容與第2組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。接著，在存儲系統(tǒng)I啟動時，將時刻dT6a及時刻dT6b讀出至例如寄存器113。接著，定序器111為參考時刻dT3，而參考寄存器113。
[0233][時刻TC10]
[0234]定序器111通過將信號XXL設(shè)為“L”電平，而使感測動作結(jié)束。
[0235][時刻TClI]
[0236]定序器111將信號BLCE設(shè)為“ L ”電平。
[0237][時刻TC12]
[0238]此后，定序器111通過將信號PCn設(shè)為“L”電平，而將節(jié)點M(LBUS)進(jìn)行充電。
[0239][時刻TC13]
[0240]定序器111通過將信號STB設(shè)為“H”電平，而將數(shù)據(jù)選通。
[0241]可以如上方式，自偶數(shù)位線將數(shù)據(jù)讀出。自奇數(shù)位線將數(shù)據(jù)讀出時也情況相同。
[0242]<關(guān)于第3實施方式的作用效果>
[0243]根據(jù)所述實施方式，定序器根據(jù)因半導(dǎo)體柱SP的配置等引起的寄生電容，改變感測動作的時序。由此，便可抑制因半導(dǎo)體柱SP的電容不均引起的每一位線的預(yù)充電的完成時刻的不均。其結(jié)果，即便半導(dǎo)體柱SP的電容中存在不均時，也可精度良好地實施感測動作。
[0244](變化例3)
[0245]另外，與所述第I實施方式的變化例同樣地，即便半導(dǎo)體柱群的組存在3個以上，也可適用第3實施方式的感測模塊的動作。
[0246]利用圖15，對將圖8中所說明的構(gòu)成適用于第3實施方式的感測模塊的動作的情形進(jìn)行說明。
[0247]<關(guān)于變化例3的感測模塊的動作>
[0248]以下，對第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0249][時刻TC0]?[時刻 TC7]
[0250]定序器111實施與第3實施方式中所說明的時刻TCO?時刻TC7的動作相同的動作。
[0251][時刻TC14]?[時刻 TC16]
[0252]第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容。因此，第3組位線BLGP3的感測動作所需的時間長于第2組位線BLGP2的感測動作所需的時間。而且，第2組位線BLGP2的感測動作所需的時間長于第I組位線BLGPl的感測動作所需的時間。
[0253]因此，定序器111使對于第3組位線BLGP3的感測動作先于第I組位線BLGPl及第2組位線BLGP2地開始實施。進(jìn)而，定序器111使對于第2組位線BLGP2的感測動作先于第I組位線BLGPl地開始實施。
[0254]因此，本實施方式的定序器111是在時刻TC14中，將連接于偶數(shù)位線BLe且第3組位線BLGP3的感測模塊141的信號BLCE設(shè)為“H”電平(VSENSE)。
[0255]接著，本實施方式的定序器111在自時刻TC14經(jīng)過時刻dT3a后的時刻TC15中，將連接于偶數(shù)位線BLe且第2組位線BLGP2的感測模塊141的信號BLCE設(shè)為“H”電平(VSENSE)。由此，開始實施對于第2組位線BLGP2的感測動作。
[0256]而且，本實施方式的定序器111在自時刻TC15經(jīng)過時刻dT3b后的時刻TC16中，將連接于偶數(shù)位線BLe且第I組位線BLGPl的感測模塊141的信號BLCE設(shè)為“H”電平(VSENSE)。由此，開始實施對于第I組位線BLGPl的感測動作。
[0257]該時刻dT3a、及時刻dT3b是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT3a、及時刻dT3b讀出至例如寄存器113。定序器111為參考時刻dT3a及時刻dT3b，而參考寄存器113。
[0258][時刻TC17]?[時刻 TC20]
[0259]定序器111實施與第3實施方式中所說明的時刻TClO?時刻TC13的動作相同的動作。
[0260]可通過以此方式，顧及位線的電容地實施感測動作，而抑制第I組位線BLGPl的感測動作所需的時間、第2組位線BLGP2的感測動作所需的時間、及第3組位線BLGP3的感測動作所需的時間的不均。
[0261]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制實施3個組位線的感測動作的時序。然而，不僅限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與實施對于4個以上組的位線的感測動作的時序相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制實施4個以上組的位線的感測動作的時序。
[0262](第4實施方式)
[0263]接著，對第4實施方式進(jìn)行說明。第4實施方式的半導(dǎo)體存儲裝置是感測模塊的動作不同于第3實施方式的感測模塊的動作。另外，第4實施方式的存儲裝置的基本性構(gòu)成及基本性動作與所述第3實施方式的存儲裝置相同。因而，將對于所述第3實施方式中所說明的事項及可容易根據(jù)所述第3實施方式類推的事項的說明省略。
[0264]<關(guān)于第4實施方式的感測模塊的動作>
[0265]利用圖16，對數(shù)據(jù)的讀出動作時的第4實施方式的感測模塊的動作進(jìn)行說明。另夕卜，本實施方式的定序器111是將實施第I組位線BLGPl的預(yù)充電的時序、與實施第2組位線BLGP2的預(yù)充電的時序錯開。而且，以下，對選擇偶數(shù)位線，且奇數(shù)位線設(shè)為非選擇時的動作進(jìn)行說明。而且，與第I實施方式同樣地，以下，對第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。而且，各信號是由例如定序器111所賦予。
[0266][時刻TD0]、[時刻 TDl]
[0267]如第2實施方式的圖10的時刻TB1、時刻TB2中所說明，預(yù)充電所需的時間因位線的電容而變化。與第2實施方式的圖10的時刻TBl、時刻TB2的動作同樣地，本實施方式的感測模塊141是將第I組位線BLGPl先于第2組位線BLGP2地進(jìn)行預(yù)充電。
[0268]更具體而言，如圖16所示，定序器111在時刻TDO中，將對于偶數(shù)位線BLe且第I組位線BLGPl的信號BLCe設(shè)為“H”電平(電壓VBLC)。
[0269]關(guān)于其他信號，定序器111實施與第3實施方式中所說明的時刻TCO的動作相同的動作。
[0270]其結(jié)果，偶數(shù)位線BLe且第I組位線BLGPl被預(yù)充電至電壓(VBLC — Vt)，且將奇數(shù)位線BLo連接于VSS。
[0271 ] 如圖16所示，定序器111在自時刻TDO經(jīng)過時刻dT4后的時刻TDl中，將對于偶數(shù)位線BLe且第2組位線BLGP2的信號BLCe設(shè)為“H”電平(電壓VBLC)。
[0272]該時刻dT4是顧及第I組位線BLGPl的電容與第2組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。接著，在存儲系統(tǒng)I啟動時，將時刻dT4讀出至例如寄存器113。定序器111為參考時刻dT4，而參考寄存器113。
[0273][時刻TD2]?[時刻 TD8]
[0274]定序器111實施與第3實施方式中所說明的時刻TCl?時刻TC7的動作相同的動作。
[0275][時刻TD9]
[0276]本實施方式的定序器111將與偶數(shù)位線BLe連接的感測模塊141的信號BLCe設(shè)為“H”電平(VSENSE)。由此，開始實施對于偶數(shù)位線BLe的感測動作。
[0277][時刻TD10]?[時刻 TD13]
[0278]定序器111實施與第3實施方式中所說明的時刻TClO?時刻TC13的動作相同的動作。
[0279]<關(guān)于第4實施方式的作用效果>
[0280]根據(jù)所述實施方式，定序器根據(jù)因半導(dǎo)體柱SP的配置等引起的寄生電容，改變感測動作時的預(yù)充電的時序。由此，便可獲得與第2實施方式的作用效果相同的效果。
[0281](變化例4)
[0282]另外，與所述第I實施方式的變化例同樣地，即便半導(dǎo)體柱群的組存在3個以上時，也可適用第4實施方式的感測模塊的動作。
[0283]利用圖17，對將圖8中所說明的構(gòu)成適用于第4實施方式的感測模塊的動作的情形進(jìn)行說明。
[0284]<關(guān)于變化例4的感測模塊的動作>
[0285]以下，對于第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0286][時刻TD0]、[時刻 TD14]、[時刻 TD15]
[0287]如第2實施方式的變化例2中所說明，預(yù)充電所需的時間因位線的電容而變化。因此，本變化例的感測模塊141將第3組位線BLGP3先于第I組位線BLGPl及第2組位線BLGP2地進(jìn)行預(yù)充電。而且，本變化例的感測模塊141將第2組位線BLGP2先于第I組位線BLGPl地進(jìn)行預(yù)充電。
[0288]更具體而言，如圖17所示，定序器111在時刻TDO中，將對于偶數(shù)位線BLe且第3組位線BLGP3的信號BLCe設(shè)為“H”電平(電壓VBLC)。
[0289]關(guān)于其他信號，定序器111實施與第3實施方式中所說明的時刻TCO的動作相同的動作。
[0290]其結(jié)果，偶數(shù)位線BLe且第3組位線BLGP3被預(yù)充電至電壓(VBLC — Vt)，且奇數(shù)位線BLo被連接于VSS。
[0291]如圖17所示，定序器111在自時刻TDO經(jīng)過時刻dT4a后的時刻TD14中，將對于偶數(shù)位線BLe且第2組位線BLGP2的信號BLCe設(shè)為“H”電平(電壓VBLC)。
[0292]如圖17所示，定序器111在自時刻TD14經(jīng)過時刻dT4b后的時刻TD15中，將對于偶數(shù)位線BLe且第I組位線BLGPl的信號BLCe設(shè)為“H”電平(電壓VBLC)。
[0293]該時刻dT4a、及時刻dT4b是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT4a及時刻dT4b讀出至例如寄存器113。定序器111為參考時刻dT4a及時刻dT4b，而參考寄存器113。
[0294][時刻TD16]?[時刻 TD27]
[0295]定序器111實施與第4實施方式中所說明的時刻TC2?時刻TC13的動作相同的動作。
[0296]可通過以此方式，顧及位線的電容地實施對位線的預(yù)充電，而抑制第I組位線BLGPl的預(yù)充電所完成的時刻、第2組位線BLGP2的預(yù)充電所完成的時刻、及第3組位線BLGP3的預(yù)充電所完成的時刻的不均。
[0297]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制實施3個組位線的預(yù)充電的時序。然而，不僅限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與實施對于4個以上的組的位線的預(yù)充電的時序相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制實施4個以上組的位線的預(yù)充電的時序。
[0298](第5實施方式)
[0299]接著，對第5實施方式進(jìn)行說明。第5實施方式的半導(dǎo)體存儲裝置是感測模塊的動作不同于第4實施方式的感測模塊的動作。另外，第5實施方式的存儲裝置的基本性構(gòu)成及基本性動作與所述第4實施方式的存儲裝置相同。因而，將對于所述第4實施方式中所說明的事項及可容易地根據(jù)所述第4實施方式類推的事項的說明省略。
[0300]<關(guān)于第5實施方式的感測模塊的動作>
[0301]利用圖18，對數(shù)據(jù)的讀出動作時的第5實施方式的感測模塊的動作進(jìn)行說明。另夕卜，本實施方式的定序器111將實施第I組位線BLGPl的預(yù)充電時的電壓與實施第2組位線BLGP2的預(yù)充電時的電壓錯開。而且，以下，對于選擇偶數(shù)位線，且將奇數(shù)位線設(shè)為非選擇時的動作進(jìn)行說明。而且，與第I實施方式同樣地，以下，對于第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。而且，各信號是由例如定序器111所賦予。
[0302][時刻ΤΕ0]
[0303]第5實施方式的定序器111是顧及第I組位線BLGPl與第2組位線BLGP2的電容之差，控制信號BLC的電壓。具體而言，定序器111以相較第2組位線BLGP2，而對于第I組位線BLGPl施加電壓dVl程度的較大電壓的方式進(jìn)行控制。
[0304]如圖16所示，定序器111將對于偶數(shù)位線BLe且第2組位線BLGP2的信號BLCe設(shè)為電壓VBLC(BLGP2)。而且，定序器111將對于偶數(shù)位線BLe且第I組位線BLGPl的信號BLCe 設(shè)為電壓 VBLC (BLGPl) (VBLC (BLGP2)+dVl)。
[0305]關(guān)于其他信號，定序器111實施與第3實施方式中所說明的時刻TCO的動作相同的動作。
[0306]其結(jié)果，偶數(shù)位線BLe且第I組位線BLGPl被預(yù)充電至電壓(VBLC (BLGPl) — Vt)。而且，偶數(shù)位線BLe且第2組位線BLGP2被預(yù)充電至電壓(VBLC(BLGP2) — Vt)。而且，將奇數(shù)位線BLo連接于VSS。
[0307]另外，電壓dVl是顧及第I組位線BLGPl的電容與第2組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將電壓dVl讀出至例如寄存器113。定序器111為參考電壓dVl，而參考寄存器 113。
[0308][時刻TEl]?[時刻 TE 12]
[0309]定序器111實施與第4實施方式中所說明的時刻TD2?時刻TD13的動作相同的動作。
[0310]<關(guān)于第5實施方式的作用效果>
[0311]根據(jù)所述實施方式，定序器根據(jù)因半導(dǎo)體柱SP的配置等引起的寄生電容，改變感測動作時輸入至箝位晶體管的柵極的電壓。由此，便可對與電容較大的半導(dǎo)體柱SP連接的位線施加適當(dāng)?shù)碾妷骸Ｓ纱?，便可抑制因半?dǎo)體柱SP的電容不均引起的感測結(jié)果不均。其結(jié)果，即便半導(dǎo)體柱SP的電容中存在不均時，也可精度良好地實施數(shù)據(jù)讀出時的動作。
[0312](變化例5)
[0313]另外，與所述第I實施方式的變化例同樣地，即便半導(dǎo)體柱群的組存在3個以上，也可適用第5實施方式的感測模塊的動作。
[0314]利用圖19，對于將圖8中所說明的構(gòu)成適用于第5實施方式的感測模塊的動作的情形進(jìn)行說明。
[0315]<關(guān)于變化例5的感測模塊的動作>
[0316]以下，對于第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0317][時刻ΤΕ0]
[0318]本變化例的定序器111是顧及第I組位線BLGPl、第2組位線BLGP2、及第3組位線BLGP3的電容之差，控制信號BLC的電壓。具體而言，定序器111以相較第I組位線BLGPI，而對于第2組位線BLGP2施加電壓dVla程度的較大電壓的方式進(jìn)行控制。而且，定序器111以相較第2組位線BLGP2，而對于第3組位線BLGP3施加電壓dVlb程度的較大電壓的方式進(jìn)行控制。
[0319]如圖19所示，定序器111將對于偶數(shù)位線BLe且第I組位線BLGPl的信號BLCe設(shè)為電壓VBLC (BLGPl)。而且，定序器111將對于偶數(shù)位線BLe且第2組位線BLGP2的信號BLCe設(shè)為電壓VBLC(BLGP2) (VBLC (BLGPl)+dV I a)。而且，定序器111將對于偶數(shù)位線BLe且第 3 組位線 BLGP3 的信號 BLCe 設(shè)為電壓 VBLC(BLGP3) (VBLC (BLGP2)+dVlb)。
[0320]關(guān)于其他信號，定序器111實施與第3實施方式中所說明的時刻TCO的動作相同的動作。
[0321]其結(jié)果，將偶數(shù)位線BLe且第I組位線BLGPl預(yù)充電至電壓(VBLC (BLGPl) — Vt)。而且，將偶數(shù)位線BLe且第2組位線BLGP2預(yù)充電至電壓(VBLC(BLGP2) — Vt)。而且，將偶數(shù)位線BLe且第3組位線BLGP3預(yù)充電至電壓(VBLC(BLGP3) — Vt)。而且，奇數(shù)位線BLo被連接于VSS。
[0322]另外，電壓dVla及電壓dVlb是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將電壓dVla、及電壓dVlb讀出至例如寄存器113。定序器111為參考電壓dVla及電壓dVlb，而參考寄存器113。
[0323][時刻TEl]?[時刻 TE 12]
[0324]定序器111實施與第4實施方式中所說明的時刻TD2?時刻TD13的動作相同的動作。
[0325]可通過以此方式，顧及位線的電容地實施對位線的預(yù)充電，而精度良好地實施第I組位線BLGPl、第2組位線BLGP2、及第3組位線BLGP3的預(yù)充電。
[0326]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制實施3個組的位線的預(yù)充電的電壓。然而，不限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與實施對于4個以上組的位線的預(yù)充電的電壓相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制實施4個以上組的位線的預(yù)充電的電壓。
[0327](第6實施方式)
[0328]接著，對第6實施方式進(jìn)行說明。第6實施方式的半導(dǎo)體存儲裝置是感測電路不同于第3實施方式的感測電路。另外，第6實施方式的存儲裝置的基本性構(gòu)成及基本性動作與所述第3實施方式的存儲裝置相同。因而，將對于所述第3實施方式中所說明的事項及可容易地根據(jù)所述第3實施方式類推的事項的說明省略。
[0329]<第6實施方式的感測模塊>
[0330]利用圖20，進(jìn)行本實施方式的感測模塊141的說明。本實施方式的感測模塊141是具備接合部142、及感測放大器/數(shù)據(jù)鎖存器146。另外，本實施方式的感測放大器/數(shù)據(jù)鎖存器146是對應(yīng)于圖12所示的感測放大器143及數(shù)據(jù)鎖存器144。
[0331]如圖20所示，感測模塊141具有3個動態(tài)數(shù)據(jù)緩存(Dynamic DataCache) 146-1 ?146-3、臨時數(shù)據(jù)緩存(Temporary Data Cache) 146-4、第 I 數(shù)據(jù)緩存(IstData Cache) 146-5、及第2數(shù)據(jù)緩存(2nd Data Cache) 146-6。另外，動態(tài)數(shù)據(jù)緩存146-1?146-3及臨時數(shù)據(jù)緩存146-4視需要而設(shè)置即可。而且，動態(tài)數(shù)據(jù)緩存146-1?146-3可在編程時，用作保持用以對位線寫入VDD (高電位)與VSS (低電位)的中間電位(VQPW)的數(shù)據(jù)的緩存。
[0332]第I數(shù)據(jù)緩存146-5具有時控反相器146_5a及146_5c、以及nMOS晶體管146_5b。第2數(shù)據(jù)緩存146-6具有時控反相器146-6a及146_6b、以及nMOS晶體管146_6b及146_6d。第I動態(tài)數(shù)據(jù)緩存146-1具有nMOS晶體管146_la及146_lb。第2動態(tài)數(shù)據(jù)緩存146-2具有nMOS晶體管146-2a及146_2b。第3動態(tài)數(shù)據(jù)緩存146-3具有nMOS晶體管146_3a及146-3b0而且，臨時數(shù)據(jù)緩存146-4具有電容146_4a。另外，第I動態(tài)數(shù)據(jù)緩存146-1、第2動態(tài)數(shù)據(jù)緩存146-2、第3動態(tài)數(shù)據(jù)緩存146-3、臨時數(shù)據(jù)緩存146-4、第I數(shù)據(jù)緩存146-5、及第2數(shù)據(jù)緩存146-6的電路構(gòu)成并非限定于圖20所示的電路構(gòu)成，也可采用其他電路構(gòu)成。
[0333]而且，感測放大器/數(shù)據(jù)鎖存器146是通過接合部142，而分別連接于對應(yīng)的偶數(shù)位線BLe及奇數(shù)位線BLo。對晶體管142b及142c的柵極，分別輸入信號BLSe及BLSo。而且，在偶數(shù)位線BLe及奇數(shù)位線BLo，連接有nMOS晶體管145a及145b的源極。晶體管145a及145b是各自柵極中被輸入信號BIASe及BIASo，且漏極中被輸入信號BLCRL。
[0334]<第6實施方式的感測模塊的動作>
[0335]接著，利用圖21，對數(shù)據(jù)的讀出動作時的第6實施方式的感測模塊的動作進(jìn)行說明。另外，本實施方式的定序器111是將實施第I組位線BLGPl的感測動作的時序、與實施第2組位線BLGP2的感測動作的時序錯開。而且，以下，對于選擇偶數(shù)位線，且奇數(shù)位線設(shè)為非選擇時的動作進(jìn)行說明。而且，與第I實施方式同樣地，以下，對于第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。而且，各信號是由例如定序器111所賦予。
[0336][時刻TF0]
[0337]如圖所示，首先將選擇塊的選擇字符串單元的選擇柵極線(SGD)設(shè)為“H”電平。而且，在感測模塊141中，將預(yù)充電電源電位VPRE設(shè)為VDD。對非選擇選擇柵極線SGD，施加OV或非選擇電壓VBB (例如負(fù)電壓)。
[0338][時刻TFl]
[0339]感測模塊141將讀出對象的位線(本例中為偶數(shù)位線BLe)預(yù)先進(jìn)行預(yù)充電。具體而言，定序器111通過將信號BLPRE設(shè)為“H”電平，將晶體管146b接通，而利用電壓VDD將臨時數(shù)據(jù)緩存146-4進(jìn)行預(yù)充電。
[0340][時刻TF2]
[0341]定序器111進(jìn)行位線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo的設(shè)定。本例中因選擇偶數(shù)位線BLe，故定序器111將偶數(shù)位線選擇信號BLSe設(shè)為“H”電平。而且，定序器111因?qū)⑵鏀?shù)位線BLo固定為BLCRL ( = VSS)，而將信號BIASo設(shè)為“H”。
[0342]而且，對信號BLC，施加位線預(yù)充電用的箝位電壓VBLC，由此，將偶數(shù)位線BLe預(yù)充電至特定的電壓。
[0343]通過以上方式，將偶數(shù)位線BLe充電為0.7V，且將奇數(shù)位線BLo固定為VSS。
[0344][時刻TF3]
[0345]接著，定序器111將信號BLC設(shè)為0V，將位線BLe電性地設(shè)為浮接的狀態(tài)。
[0346][時刻TF4]
[0347]接著，定序器111對被選擇的字符串單元的源極側(cè)的選擇柵極線SGS施加Vsg。對其他非選擇選擇柵極線SGS，施加OV或非選擇電壓VBB (例如負(fù)電壓)。由此，若存儲單元的閾值高于驗證電平，則不出現(xiàn)位線放電，若存儲單元的閾值低于驗證電平，則讀出電流流動，位線被放電。
[0348][時刻TF5]、[時刻 TF6]
[0349]接著，定序器111自時刻TF5至?xí)r刻TF6，將信號VPRE設(shè)為VDD，且將信號BLPRE設(shè)為Vsg。由此，將臨時數(shù)據(jù)緩存146-4預(yù)充電為VDD。
[0350][時刻TF7]、[時刻 TF8]
[0351]第I組位線BLGPl的電容大于第2組位線BLGP2的電容。因此，第I組位線BLGPl的感測動作所需的時間長于第2組位線BLGP2的感測動作所需的時間。
[0352]因此，本實施方式的定序器111在時刻TF7將與第I組位線BLGPl連接的感測模塊141的信號BLC先于第2組位線BLGP2地設(shè)為“H”電平(VSENSE)。由此，定序器111使對于第I組位線BLGPl的感測動作先于第2組位線BLGP2地開始進(jìn)行。若選擇存儲單元成為接通狀態(tài)，將偶數(shù)位線BLe且第I組位線BLGPl進(jìn)行放電，則節(jié)點SEN的電位也下降。另一方面，若選擇存儲單元為斷開狀態(tài)，則偶數(shù)位線BLe且第I組位線BLGPl大致地維持預(yù)充電電位，因此，節(jié)點SEN的電位也大致不變。
[0353]接著，本實施方式的定序器111在自時刻TF7經(jīng)過時刻dT5后的時刻TF8中，將與第2組位線BLGP2連接的感測模塊141的信號BLC設(shè)為“H”電平(VSENSE)。由此，開始實施對于第2組位線BLGP2的感測動作。
[0354]該時刻dT5是顧及第I組位線BLGPl的電容與第2組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT5讀出至例如寄存器113。定序器111為參考時刻dT5，而參考寄存器113。
[0355][時刻TF9]
[0356]接著，將被感測的數(shù)據(jù)取入至第2數(shù)據(jù)緩存146-6。具體而言，定序器111通過將信號SEN2及LAT2設(shè)為“L”狀態(tài)，且將信號EQ2設(shè)為VDD而使節(jié)點SENl與節(jié)點N2成為同一電位。此后，定序器111將信號BLC2設(shè)為“VDD+Vth”，將臨時數(shù)據(jù)緩存146-4的數(shù)據(jù)傳輸至第2數(shù)據(jù)緩存146-6。其結(jié)果，在節(jié)點SEN為“H”時，第2數(shù)據(jù)緩存146-6的數(shù)據(jù)成為“ I ”。而且，在節(jié)點SEN為“L (例如0.4V)時，第2數(shù)據(jù)緩存146-6的數(shù)據(jù)成為” O “。以如上方式，自偶數(shù)位線BLe將數(shù)據(jù)讀出。
[0357][時刻TF10]
[0358]此后，定序器111將各節(jié)點及信號進(jìn)行重設(shè)。
[0359]奇數(shù)位線BLo的讀出也同樣地實施。在該情形時，定序器111將信號BLSo設(shè)為“H”，且將信號BLSe設(shè)為“L”。而且，定序器111將信號BIASe設(shè)為“H”，且將信號BIASo設(shè)為 “L，，。
[0360]<關(guān)于第6實施方式的作用效果>
[0361]根據(jù)所述實施方式，相應(yīng)于因半導(dǎo)體柱SP的配置等引起的寄生電容，控制感測電路的動作。由此，便可獲得與第I實施方式相同的效果。
[0362](變化例6)
[0363]另外，與所述第I實施方式的變化例同樣地，即便半導(dǎo)體柱群的組具有3個以上時，也可適用第6實施方式的感測模塊的動作。
[0364]利用圖22，對于將圖8中所說明的構(gòu)成適用于第6實施方式的感測模塊的動作的情形進(jìn)行說明。
[0365]<關(guān)于變化例6的感測模塊的動作>
[0366]以下，對于第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0367][時刻TFO]?[時刻 TF6]
[0368]定序器111實施與第6實施方式的時刻TFO?TF6的動作相同的動作。
[0369][時刻TFlI]、[時刻 TF12]、[時刻 TF13]
[0370]第3組位線BLGP3的感測動作所需的時間長于第2組位線BLGP2的感測動作所需的時間。第2組位線BLGP2的感測動作所需的時間長于第I組位線BLGPl的感測動作所需的時間。
[0371]因此，本實施方式的定序器111在時刻TFll將與第3組位線BLGP3連接的感測模塊141的信號BLC先于第I組位線BLGPl及第2組位線BLGP2地設(shè)為“H”電平(VSENSE)。由此，定序器111使對于第3組位線BLGP3的感測動作先于第I組位線BLGPl及第2組位線BLGP2地開始實施。
[0372]接著，本實施方式的定序器111在自時刻TFll經(jīng)過時刻dT5a后的時刻TF12中，將與第2組位線BLGP2連接的感測模塊141的信號BLC設(shè)為“H”電平(VSENSE)。由此，開始實施對于第2組位線BLGP2的感測動作。
[0373]而且，本實施方式的定序器111在自時刻TF12經(jīng)過時刻dT5b后的時刻TF13中，將與第I組位線BLGPl連接的感測模塊141的信號BLC設(shè)為“H”電平(VSENSE)。由此，開始實施對于第I組位線BLGPl的感測動作。
[0374]該時刻dT5a、dT5b是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT5a、及時刻dT5b讀出至例如寄存器113。定序器111為參考時刻dT5a、dT5b，而參考寄存器113。
[0375][時刻TF14]、[時刻 TF15]
[0376]定序器111實施與第6實施方式中所說明的時刻TF9及時刻TFlO的動作相同的動作。
[0377]可通過以此方式，顧及位線的電容地實施對位線的預(yù)充電，而精度良好地實施第I組位線BLGPl、第2組位線BLGP2、第3組位線BLGP3的預(yù)充電。
[0378]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制實施3個組的位線的預(yù)充電的電壓。然而，不僅限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與實施對4個以上組的位線的預(yù)充電的電壓相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制實施4個以上組的位線的預(yù)充電的電壓。
[0379](第7實施方式)
[0380]接著，對第7實施方式進(jìn)行說明。第7實施方式是感測模塊的動作不同于第6實施方式的感測模塊的動作。另外，第7實施方式的存儲裝置的基本性構(gòu)成及基本性動作是與所述第6實施方式的存儲裝置相同。因而，將對于所述第6實施方式中所說明的事項及可容易地根據(jù)所述第6實施方式類推的事項的說明省略。
[0381]<第7實施方式的感測模塊的動作>
[0382]接著，利用圖23，對數(shù)據(jù)的讀出動作時的第7實施方式的感測模塊的動作進(jìn)行說明。另外，本實施方式的定序器111將實施第I組位線BLGPl的預(yù)充電的時序與實施第2組位線BLGP2的預(yù)充電的時序錯開。而且，以下，對選擇偶數(shù)位線，且奇數(shù)位線設(shè)為非選擇時的動作進(jìn)行說明。而且，與第I實施方式同樣地，以下，對第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。而且，各信號是由例如定序器111所賦予。
[0383][時刻TG0]、[時刻 TGl]
[0384]定序器111實施與第6實施方式中所說明的時刻TFO及時刻TFl的動作相同的動作。
[0385][時刻TG2]、[時刻 TG3]
[0386]預(yù)充電所需的時間因位線的電容而變化。因此，本實施方式的感測模塊141將第I組位線BLGPl先于第2組位線BLGP2地進(jìn)行預(yù)充電。
[0387]具體而言，感測模塊141在時刻TG2中，將讀出對象的第I組位線BLGPl (本例中為偶數(shù)位線BLe)預(yù)先進(jìn)行預(yù)充電。定序器111實施位線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo的設(shè)定。本例中因選擇偶數(shù)位線BLe，故定序器111將偶數(shù)位線選擇信號BLSe設(shè)為“H”電平。而且，定序器111因?qū)⑵鏀?shù)位線BLo固定為BLCRL( = VSS)，故將信號BIASo設(shè)為“H”。
[0388]而且，定序器111將與第I組位線BLGPl連接的感測模塊141的信號BLC設(shè)定為位線預(yù)充電用的箝位電壓VBLC。由此，將第I組位線BLGPl且偶數(shù)位線BLe預(yù)充電為特定的電壓。
[0389]通過以上方式，將第I組位線BLGPl且偶數(shù)位線BLe進(jìn)行充電，將奇數(shù)位線BLo固定為VSS。
[0390]而且，定序器111在自時刻TG2經(jīng)過時刻dT6后的時刻TG3中，將與第2組位線BLGP2連接的感測模塊141的信號BLC設(shè)定為位線預(yù)充電用的箝位電壓VBLC。由此，將第2組位線BLGP2且偶數(shù)位線BLe預(yù)充電為特定的電壓。
[0391]通過以上方式，將第2組位線BLGP2且偶數(shù)位線BLe進(jìn)行充電。
[0392]該時刻dT6是顧及第I組位線BLGPl的電容、及第2組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT6讀出至例如寄存器113。定序器111為參考時刻dT6，而參考寄存器113。
[0393]可通過以此方式，顧及位線的電容地進(jìn)行預(yù)充電，而抑制對第I組位線BLGPl的預(yù)充電所完成的時刻、與對第2組位線BLGP2的預(yù)充電所完成的時刻的不均。
[0394][時刻TG4]?[時刻 TG7]
[0395]定序器111實施與第6實施方式中所說明的時刻TF3?時刻TF6的動作相同的動作。
[0396][時刻TG8]
[0397]本實施方式的定序器111將感測模塊141的信號BLC設(shè)為“H”電平(VSENSE)。由此，定序器111開始實施對于偶數(shù)位線BLe的感測動作。
[0398][時刻TG9]、[時刻 TG10]
[0399]定序器111實施與第6實施方式中所說明的時刻TF9、時刻TFlO的動作相同的動作。
[0400]<關(guān)于第7實施方式的作用效果>
[0401]根據(jù)所述實施方式，與第2實施方式同樣地，根據(jù)因半導(dǎo)體柱SP的配置等引起的寄生電容，控制感測模塊的動作。由此，便可獲得與第2實施方式相同的效果。
[0402](變化例7)
[0403]另外，與所述第I實施方式的變化例同樣地，即便半導(dǎo)體柱群的組具有3個以上，也可適用第7實施方式的感測模塊的動作。
[0404]利用圖24，對于將圖8中所說明的構(gòu)成適用于第7實施方式的感測模塊的動作的情形進(jìn)行說明。
[0405]<關(guān)于變化例7的感測模塊的動作>
[0406]以下，對于第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0407][時刻TG0]、[時刻 TGl]
[0408]定序器111實施與第6實施方式中所說明的時刻TFO及時刻TFl的動作相同的動作。
[0409][時刻TGlI]、[時刻 TG12]、[時刻 TG13]
[0410]預(yù)充電所需的時間因位線的電容而變化。因此，本變化例的感測模塊141將第3組位線BLGP3先于第I組位線BLGPl及第2組位線BLGP2地進(jìn)行預(yù)充電。而且，本變化例的感測模塊141將第2組位線BLGP2先于第I組位線BLGPl地進(jìn)行預(yù)充電。
[0411 ] 具體而言，感測模塊141在時刻TGl I中，將讀出對象的第3組位線BLGP3 (本例中為偶數(shù)位線BLe)預(yù)先進(jìn)行預(yù)充電。定序器111實施位線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo的設(shè)定。本例中因選擇偶數(shù)位線BLe，故定序器111將偶數(shù)位線選擇信號BLSe設(shè)為“H”電平。而且，定序器111因?qū)⑵鏀?shù)位線BLo固定為BLCRL( = VSS)，而將信號BIASo設(shè)為“H”。
[0412]而且，定序器111是將與第3組位線BLGP3連接的感測模塊141的信號BLC設(shè)定為位線預(yù)充電用的箝位電壓VBLC。由此，將第3組位線BLGP3且偶數(shù)位線BLe預(yù)充電為特定的電壓。
[0413]通過以上方式，將第3組位線BLGP3且偶數(shù)位線BLe進(jìn)行充電，將奇數(shù)位線BLo固定為VSS。
[0414]而且，定序器111在自時刻TGl I經(jīng)過時刻dT6a后的時刻TG12中，將與第2組位線BLGP2連接的感測模塊141的信號BLC設(shè)定為位線預(yù)充電用的箝位電壓VBLC。由此，將第2組位線BLGP2且偶數(shù)位線BLe預(yù)充電為特定的電壓。通過以上方式，將第2組位線BLGP2且偶數(shù)位線BLe進(jìn)行充電。
[0415]而且，定序器111在自時刻TG12經(jīng)過時刻dT6b后的時刻TG13中，將與第2組位線BLGP2連接的感測模塊141的信號BLC設(shè)定為位線預(yù)充電用的箝位電壓VBLC。由此，將第I組位線BLGPl且偶數(shù)位線BLe預(yù)充電為特定的電壓。通過以上方式，將第I組位線BLGPl且偶數(shù)位線BLe進(jìn)行充電。
[0416]該時刻dT6a及時刻dT6b是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將時刻dT6a、及時刻dT6b讀出至例如寄存器113。定序器111為參考時刻dT6a、及時刻dT6b，而參考該寄存器113。
[0417][時刻TG14]?[時刻 TG20]
[0418]定序器111實施與第7實施方式中所說明的時刻TG4?時刻TGlO的動作相同的動作。
[0419]可通過以此方式，顧及位線的電容地實施對位線的預(yù)充電，而精度良好地控制第I組位線BLGP1、第2組位線BLGP2、及第3組位線BLGP3的預(yù)充電的結(jié)束時序的不均。
[0420]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制實施3個組的位線的預(yù)充電的時序。然而，不僅限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與實施對4個以上組的位線的預(yù)充電的時序相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制實施4個以上組的位線的預(yù)充電的時序。
[0421](第8實施方式)
[0422]接著，對第8實施方式進(jìn)行說明。第8實施方式是感測模塊的動作不同于第6實施方式的感測模塊的動作。另外，第8實施方式的存儲裝置的基本性構(gòu)成及基本性動作與所述第6實施方式的存儲裝置相同。因而，將對于所述第6實施方式中所說明的事項及可容易地根據(jù)所述第6實施方式類推的事項的說明省略。
[0423]<第8實施方式的感測模塊的動作>
[0424]接著，利用圖25，對數(shù)據(jù)的讀出動作時的第8實施方式的感測模塊的動作進(jìn)行說明。而且，以下，對于選擇偶數(shù)位線，且奇數(shù)位線設(shè)為非選擇時的動作進(jìn)行說明。而且，與第I實施方式同樣地，以下，對于第I組位線BLGPl的電容大于第2組位線BLGP2的電容的情形進(jìn)行說明。本實施方式的定序器111是使實施第I組位線BLGPl的預(yù)充電時的電壓大于實施第2組位線BLGP2的預(yù)充電時的電壓。而且，各信號是由例如定序器111所賦予。
[0425][時刻ΤΗ0]、[時刻 THl]
[0426]定序器111實施與第7實施方式中所說明的時刻TG0、時刻TGl的動作相同的動作。
[0427][時刻TH2]
[0428]第8實施方式的定序器111是顧及第I組位線BLGPl與第2組位線BLGP2的電容之差，控制信號BLC的電壓。具體而言，定序器111以相較第2組位線BLGP2，而對于第I組位線BLGPl施加電壓dV2程度的較大電壓的方式進(jìn)行控制。
[0429]感測模塊141將讀出對象的位線(本例中為偶數(shù)位線BLe)預(yù)先進(jìn)行預(yù)充電。定序器111實施位線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo的設(shè)定。本例中因選擇偶數(shù)位線BLe，故定序器111將偶數(shù)位線選擇信號BLSe設(shè)為“H”電平。而且，定序器111因?qū)⑵鏀?shù)位線BLo固定為BLCRL ( = VSS)，而將信號BIASo設(shè)為“H”。
[0430]如圖23所示，定序器111將對于第2組位線BLGP2的信號BLC設(shè)為電壓VBLC (BLGP2)。而且，定序器111將對于第I組位線BLGPl的信號BLCe設(shè)為電壓VBLC (BLGPl)(VBLC(BLGP2)+dV2)。由此，將偶數(shù)位線BLe預(yù)充電為特定的電壓。
[0431]通過以上方式，將偶數(shù)位線BLe進(jìn)行充電，將奇數(shù)位線BLo固定為VSS。
[0432]另外，電壓dV2是顧及第I組位線BLGPl的電容、及第2組位線BLGP2的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將電壓dV2讀出至例如寄存器113。而且，定序器111為參考電壓dV2，而參考寄存器113。
[0433][時刻TH3]?[時刻 TH9]
[0434]定序器111實施與第7實施方式中所說明的時刻TG4?時刻TGlO的動作相同的動作。
[0435]<關(guān)于第8實施方式的作用效果>
[0436]根據(jù)所述實施方式，而與第5實施方式同樣地，相應(yīng)于因半導(dǎo)體柱SP的配置等引起的寄生電容，控制感測電路的動作。由此，便可獲得與第5實施方式相同的效果。
[0437](變化例8)
[0438]另外，與所述第I實施方式的變化例同樣地，即便半導(dǎo)體柱群的組具有3個以上，也可適用第8實施方式的感測模塊的讀出時的動作。
[0439]利用圖26，對于將圖8中所說明的構(gòu)成適用于第8實施方式的第8實施方式的情形進(jìn)行說明。
[0440]<關(guān)于變化例8的感測模塊的動作>
[0441]以下，對于第3組位線BLGP3的電容大于第2組位線BLGP2的電容，且第2組位線BLGP2的電容大于第I組位線BLGPl的電容的情形進(jìn)行說明。
[0442][時刻THO]、[時刻 THl]
[0443]定序器111實施與第7實施方式中所說明的時刻TG0、時刻TGl的動作相同的動作。
[0444][時刻TH2]
[0445]本變化例的定序器111是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容，控制信號BLC的電壓。具體而言，定序器111以相較第I組位線BLGPl，而對于第2組位線BLGP2施加電壓dV2a程度的較大電壓的方式進(jìn)行控制。而且，定序器111以相較第2組位線BLGP2，而對于第3組位線BLGP3施加電壓dV2b程度的較大電壓的方式進(jìn)行控制。
[0446]如圖26所示，定序器111將對于第I組位線BLGPl的信號BLC設(shè)為電壓VBLC (BLGPl)。而且，定序器111將對于第2組位線BLGP2的信號BLCe設(shè)為電壓VBLC (BLGP2)(VBLC(BLGPl)+dV2a)。而且，定序器111將對于第3組位線BLGP3的信號BLCe設(shè)為電壓VBLC(BLGP3) (VBLC (BLGP2)+dV2b)。由此，將偶數(shù)位線BLe預(yù)充電為特定的電壓。
[0447]通過以上方式，將偶數(shù)位線BLe進(jìn)行充電，將奇數(shù)位線BLo固定為VSS。
[0448]另外，電壓dV2a及電壓dV2b是顧及第I組位線BLGPl的電容、第2組位線BLGP2的電容、及第3組位線BLGP3的電容而適當(dāng)?shù)卦O(shè)定，且儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域等。而且，在存儲系統(tǒng)I啟動時，將電壓dV2a及電壓dV2b讀出至例如寄存器113。而且，定序器111為參考電壓dV2a及電壓dV2b，而參考寄存器113。
[0449][時刻TH3]?[時刻 TH9]
[0450]定序器111實施與第7實施方式中所說明的時刻TG4?時刻TGlO的動作相同的動作。
[0451 ] 可通過以此方式，顧及位線的電容地實施對位線的預(yù)充電，而精度良好地實施第I組位線BLGPl、第2組位線BLGP2、及第3組位線BLGP3的預(yù)充電。
[0452]本變化例是將半導(dǎo)體柱群分類為3個組，且定序器111控制3個組的位線的預(yù)充電的電壓。然而，不僅限于此，也可將半導(dǎo)體柱群分類為4個以上的組。而且，也可將與對4個以上組的位線的預(yù)充電的電壓相關(guān)的信息儲存在設(shè)置于存儲單元陣列130的未圖示的ROM熔絲區(qū)域。由此，定序器111便可控制4個以上組的位線的預(yù)充電的電壓。
[0453](第9實施方式)
[0454]接著，對第9實施方式進(jìn)行說明。本實施方式是對于具有與第I?第8實施方式不同的構(gòu)成的存儲單元陣列的半導(dǎo)體存儲裝置，適用第I?第8實施方式的感測電路140及感測動作。另外，第9實施方式的存儲裝置的基本性構(gòu)成及基本性動作與所述第I?第8實施方式的存儲裝置相同。因而，將對于所述第I?第8實施方式中所說明的事項及可容易地根據(jù)所述第I?第8實施方式類推的事項的說明省略。
[0455]<關(guān)于存儲單元陣列的構(gòu)成>
[0456]利用圖27及圖28，對本實施方式的存儲單元陣列230的任I個塊BLK的構(gòu)成進(jìn)行說明。如圖27、圖28所示，塊BLK具備多個存儲器單元MU(MUl、MU2)。圖27及圖28中僅圖示有2個存儲器單元MU，但存儲器單元MU也可為3個以上，且該數(shù)量并無限定。
[0457]存儲器單元MU分別具備例如4個字符串組GR(GRl?GR4)。另外，在存儲器單元MUl及MU2間進(jìn)行區(qū)別時，將存儲器單元MUl的字符串組GR分別稱為GRl-1?GR4-1，且將存儲器單元MU2的字符串組GR分別稱為GR1-2?GR4-2。
[0458]字符串組GR分別具備例如4個NAND字符串SR (SRl?SR4)。毋庸置疑，NAND字符串SR的數(shù)量不僅限于4個，既可為5個以上，也可為3個以下。NAND字符串SR分別具備選擇晶體管STl及ST2、以及4個存儲單元晶體管MT (MTl?MT4)。存儲單元晶體管MT的數(shù)量不僅限于4個，既可為5個以上，也可為3個以下。
[0459]在字符串組GR內(nèi)，4個NAND字符串SRl?SR4被預(yù)先依次地疊層于半導(dǎo)體襯底上，且NAND字符串SRl形成在最下層，NAND字符串SR4形成在最上層。S卩，相對于第I實施方式中，將NAND字符串內(nèi)的存儲單元晶體管MT在半導(dǎo)體襯底面的垂直方向上進(jìn)行疊層，本實施方式是將NAND字符串內(nèi)的存儲單元晶體管MT排列在與半導(dǎo)體襯底面平行的方向上，且將該NAND字符串在垂直方向上進(jìn)行疊層。而且，將同一字符串組GR中所含的選擇晶體管STl及ST2分別連接于同一選擇柵極線GSLl及GSL2，且將位于同一列的存儲單元晶體管MT的控制柵極連接于同一字線WL。進(jìn)而，將某一字符串組GR內(nèi)的4個選擇晶體管STl的漏極連接于彼此不同的位線BL，且將選擇晶體管ST2的源極連接于同一源極線SL。
[0460]在第奇數(shù)個字符串組GRl及GR3與第偶數(shù)個字符串組GR2及GR4中，將選擇晶體管STl及ST2以其位置關(guān)系成為相反的方式進(jìn)行配置。如圖27所示，將字符串組GRl及GR3的選擇晶體管STl配置在NAND字符串SR的左端，且將選擇晶體管ST2配置在NAND字符串SR的右端。相對于此，將字符串組GR2及GR4的選擇晶體管STl配置在NAND字符串SR的右端，且將選擇晶體管ST2配置在NAND字符串SR的左端。
[0461]而且，將字符串組GRl及GR3的選擇晶體管STl的柵極連接于同一選擇柵極線GSL1，且將選擇晶體管ST2的柵極連接于同一選擇柵極線GSL2。另一方面，將字符串組GR2及GR4的選擇晶體管STl的柵極連接于同一選擇柵極線GSL2，且將選擇晶體管ST2的柵極連接于同一選擇柵極線GSL1。
[0462]而且，將某一存儲器單元MU中所含的4個字符串組GRl?GR4連接于彼此相同的位線BL，且將不同的存儲器單元MU連接于彼此不同的位線BL。更具體而言，在存儲器單元MUl中，將字符串組GRl?GR4中的NAND字符串SRl?SR4的選擇晶體管STl的漏極分別經(jīng)由行選擇柵極CSG(CSG1?CSG4)連接于位線BLl?BL4。行選擇柵極CSG具有例如與存儲單元晶體管MT或選擇晶體管STl及ST2等相同的構(gòu)成，且在各存儲器單元MU中，選擇位線BL中所選擇的I個字符串組GR。因而，與各字符串組GR建立對應(yīng)關(guān)系的行選擇柵極CSGl?CSG4的柵極分別由不同的控制信號線SSLl?SSL4進(jìn)行控制。
[0463]具有以上說明的構(gòu)成的存儲器單元MU是在揭示圖27的紙面上，在上下方向上排列有多個。該等多個存儲器單元MU共同具有存儲器單元MU1、字線WL、及選擇柵極線GSLl及GSL2。另一方面，位線BL是獨立的，且例如與存儲器單元MUl不同的3條位線BL5?BL8與存儲器單元MU2建立對應(yīng)關(guān)系。與各存儲器單元MU建立對應(yīng)關(guān)系的位線BL的條數(shù)是對應(yīng)于I個字符串組GR中所含的NAND字符串SR的總數(shù)。因而，若NAND字符串為5層，則也將位線BL設(shè)置5條，其他數(shù)量時也情況相同。而且，控制信號SSLl?SSL4既可在存儲器單元MU間共用，或者也可獨立地被控制。
[0464]在所述構(gòu)成中，自各存儲器單元MU中逐個地被選擇的字符串組GR中的連接于同一字線WL的多個存儲單元晶體管MT的集合成為「頁面」。
[0465]如圖29所示，在半導(dǎo)體襯底40上設(shè)置絕緣膜41，且在絕緣膜41上設(shè)置塊BLK。
[0466]在絕緣膜41上，通過設(shè)置沿著與相對半導(dǎo)體襯底40表面垂直的方向即第I方向正交的第2方向的條紋形狀的例如4個鰭型結(jié)構(gòu)44(44-1?44-4)，而形成I個存儲器單元MU。鰭型結(jié)構(gòu)44各自包含沿著第2方向設(shè)置的絕緣膜42(42-1?42-5)與半導(dǎo)體層43(43-1?43-4)。而且，在鰭型結(jié)構(gòu)44的各自中，通過將絕緣膜42_1?42_5與半導(dǎo)體層43-1?43-4交替地疊層，而形成在相對半導(dǎo)體襯底40的表面垂直的方向上延伸的4條疊層結(jié)構(gòu)。該鰭型結(jié)構(gòu)44分別相當(dāng)于圖27中說明的字符串組GR。而且，最下層的半導(dǎo)體層43-1相當(dāng)于NAND字符串SRl的電流路徑(形成通道的區(qū)域)，最上層的半導(dǎo)體層43_4相當(dāng)于NAND字符串SR4的電流路徑，且位于其間的半導(dǎo)體層43-2相當(dāng)于NAND字符串SR2的電流路徑，半導(dǎo)體層43-3相當(dāng)于NAND字符串SR3的電流路徑。
[0467]如圖30及圖31所示，在鰭型結(jié)構(gòu)44的上表面及側(cè)面，依次地設(shè)置有柵極絕緣膜45、電荷存儲層46、塊絕緣膜47、及控制柵極48。電荷存儲層46是利用例如絕緣膜而形成。而且，控制柵極48是由導(dǎo)電膜所形成，且作為字線WL或選擇柵極線GSLl及GSL2發(fā)揮作用。字線WL以及選擇柵極線GSLl及GSL2是在多個存儲器單元MU間，以橫跨多個鰭型結(jié)構(gòu)44的方式形成。另一方面，控制信號線SSLl?SSL4獨立于各個鰭型結(jié)構(gòu)44的每一個鰭型結(jié)構(gòu)44。
[0468]如圖32所示，鰭型結(jié)構(gòu)44是其一端部被拉出至塊BLK的端部，且在被拉出的區(qū)域中與位線BL連接。S卩，作為一例，若著眼于存儲器單元MU1，則第奇數(shù)個鰭型結(jié)構(gòu)44-1及44-3的一端部沿著第2方向被拉出至某一區(qū)域而共通地連接，且在該區(qū)域形成觸點插塞BCl?BC4。形成在該區(qū)域的觸點插塞BCl將字符串組GRl及GR3的半導(dǎo)體層43_1與位線BLl連接，從而與半導(dǎo)體層43-2、43-3、及43_4絕緣。觸點插塞BC2將字符串組GRl及GR3的半導(dǎo)體層43-2與位線BL2連接，從而與半導(dǎo)體層43-1、43-3、及43-4絕緣。觸點插塞BC3將字符串組GRl及GR3的半導(dǎo)體層43-3與位線BL3連接，從而與半導(dǎo)體層43_1、43_2、及43-4絕緣。觸點插塞BC4將字符串組GRl及GR3的半導(dǎo)體層43_4與位線BL4連接，從而與半導(dǎo)體層43-1、43-2、及43-3絕緣。
[0469]另一方面，第偶數(shù)個鰭型結(jié)構(gòu)44-2及44-4的一端部被拉出至在第2方向上與鰭型結(jié)構(gòu)44-1及44-3的一端部對向的區(qū)域而共通地連接，且在該區(qū)域形成觸點插塞BCl?BC4。形成在該區(qū)域的觸點插塞BCl將字符串組GR2及GR4的半導(dǎo)體層43_1與位線BLl連接，從而與半導(dǎo)體層43-2、43-3、及43-4絕緣。觸點插塞BC2將字符串組GR2及GR4的半導(dǎo)體層43-2與位線BL2連接，從而與半導(dǎo)體層43-1、43-3、及43_4絕緣。觸點插塞BC3將字符串組GR2及GR4的半導(dǎo)體層43-3與位線BL3連接，從而與半導(dǎo)體層43_1、43_2、及43_4絕緣。觸點插塞BC4將字符串組GR2及GR4的半導(dǎo)體層43_4與位線BL4連接，從而與半導(dǎo)體層43-1、43-2、及43-3絕緣。
[0470]毋庸置疑，所述說明是存儲器單元MUl時的說明，而在例如存儲器單元MU2時，如圖32所示地形成觸點插塞BC5?BC8，且該等將半導(dǎo)體層43_1?43_4分別連接于位線BL5 ?BL8。
[0471]而且，在鰭型結(jié)構(gòu)44的另一端上形成觸點插塞SC。觸點插塞SC將半導(dǎo)體層43-1?43-4連接于源極線SL。
[0472]在所述構(gòu)成中，NAND字符串SRl?SR4中所含的存儲單元晶體管是其尺寸相互不同。更具體而言，如圖30所示，在各鰭型結(jié)構(gòu)44中，半導(dǎo)體層43的沿第3方向的寬度是如位于較低層者的程度較大，且如位于較高層者的程度較小。S卩，半導(dǎo)體層43-1的寬度最大，而半導(dǎo)體層43-4的寬度最狹窄。S卩，因制造不均而特性相互不同的多個存儲單元晶體管MT包含在I頁面中。
[0473]如上所述，在本實施方式的存儲單元陣列230中，存在因半導(dǎo)體層43-1?43_4的寬度不均而導(dǎo)致半導(dǎo)體層43-1?43-4的電容不同的情形。
[0474]所述各實施方式是將半導(dǎo)體柱SP，根據(jù)電容的大小而分類為第I組及第2組。而且，顧及第I組位線BLGPl的電容、及第2組位線BLGP2的電容地實施感測動作。
[0475]例如，本實施方式中，可將半導(dǎo)體層43-1及43-2設(shè)為第I組GPl，將半導(dǎo)體層43_3及43-4設(shè)為第2組GP2。在該情形時，位線BL1、BL2成為第I組位線BLGP1，且位線BL3、BL4成為第2組位線BLGP2。另外，也可將半導(dǎo)體層43_1設(shè)為第I組GP1，將半導(dǎo)體層43_2設(shè)為第2組GP2，將半導(dǎo)體層43-3設(shè)為第3組GP3，且將半導(dǎo)體層43_4設(shè)為第4組GP4。在該情形時，位線BLl成為第I組位線BLGPl，位線BL2成為第2組位線BLGP2，位線BL3成為第3組位線BLGP3，位線BL4成為第4組位線BLGP4。半導(dǎo)體層43_1?43_4的分組方法不僅限于此。
[0476]可將本實施方式的半導(dǎo)體層43-1?43-4以所述方式分組，且適用所述各實施方式中說明的感測模塊及其動作。
[0477]另外，所述實施方式也可分別進(jìn)行組合。具體而言，第I及第2實施方式可分別進(jìn)行組合。同樣地，變化例I及變化例2也可進(jìn)行組合。進(jìn)而，第3?第5實施方式可分別進(jìn)行組合。同樣地，變化例3?變化例5可分別進(jìn)行組合。進(jìn)而，第6?第8實施方式可分別進(jìn)行組合。同樣地，變化例6?變化例8可分別進(jìn)行組合。
[0478]而且，在所述各實施方式中，對數(shù)據(jù)讀出動作時的感測模塊的動作進(jìn)行了說明，但不僅限于此，例如，也可適用于進(jìn)行編程驗證時。
[0479]而且，在所述各實施方式中，
[0480](I)在讀出動作中，
[0481]對A電平的讀出動作中所選擇的字線施加的電壓是例如OV?0.55V之間。并非僅限于此，也可設(shè)為 0.1V ?0.24V、0.21V ?0.31V、0.31V ?0.4V、0.4V ?0.5V、0.5V ?
0.55V任一個之間。
[0482]對B電平的讀出動作中所選擇的字線施加的電壓是例如1.5V?2.3V之間。并非僅限于此，也可設(shè)為1.65V?1.8V、1.8V?1.95V、1.95V?2.1V、2.IV?2.3V任一個之間。
[0483]對C電平的讀出動作中所選擇的字線施加的電壓是例如3.0V?4.0V之間。并非僅限于此，也可設(shè)為 3.0V ?3.2V、3.2V ?3.4V、3.4V ?3.5V、3.5V ?3.6V、3.6V ?4.0V任一個之間。
[0484]作為讀出動作的時間(tR)可設(shè)為例如25 μ s?38 μ s、38 μ s?70 μ s、70 μ s?80 μ s之間。
[0485](2)寫入動作是如上所述地包含編程動作與驗證動作。在寫入動作中，
[0486]對編程動作時所選擇的字線最初施加的電壓是例如13.7V?14.3V之間。并非僅限于此，也可設(shè)為例如13.7V?14.0V、14.0V?14.6V任一個之間。
[0487]可改變寫入第奇數(shù)個的字線時對被選擇的字線最初施加的電壓、及寫入第偶數(shù)個字線時對被選擇的字線最初施加的電壓。
[0488]在將編程動作設(shè)為ISPP方式(Incremental Step Pulse Program，增量步進(jìn)脈沖編程)時，作為升壓的電壓，可列舉例如0.5V左右。
[0489]作為對非選擇的字線施加的電壓，可設(shè)為例如6.0V?7.3V之間。不僅限于該情形，也可設(shè)為例如7.3V?8.4V之間，也可設(shè)為6.0V以下。
[0490]可因非選擇的字線為第奇數(shù)個字線，或者第偶數(shù)個字線，而改變施加的導(dǎo)通電壓(pass voltage)。
[0491 ] 作為寫入動作的時間(tProg)，可設(shè)為例如1700 μ s?1800 μ S、1800 μ s?1900 μ S、1900 μ s ?2000 μ s 之間。
[0492](3)在擦除動作中，
[0493]對形成在半導(dǎo)體襯底上部且所述存儲單元配置在上方的阱最初施加的電壓是例如12V?13.6V之間。并非僅限于該情形，也可為例如13.6V?14.8V、14.8V?19.0V,19.0 ?19.8V、19.8V ?21V 之間。
[0494]作為擦除動作的時間(tErase)，也可設(shè)為例如3000 μ s?4000 μ S、4000 μ s?5000 μ s、4000 μ s ?9000 μ s 之間。
[0495](4)存儲單元的結(jié)構(gòu)具有
[0496]隔著膜厚為4?1nm的隧道絕緣膜配置在半導(dǎo)體襯底(硅襯底)上的電荷存儲層。該電荷存儲層可設(shè)為膜厚為2?3nm的SiN或S1N等絕緣膜與膜厚為3?8nm的多晶硅的疊層結(jié)構(gòu)。而且，多晶硅中也可添加Ru等金屬。在電荷存儲層之上具有絕緣膜。該絕緣膜具有例如被膜厚為3?1nm的下層High_k膜與膜厚為3?1nm的上層High_k膜隔開的膜厚為4?1nm的氧化硅膜。High-k膜可列舉HfO等。而且，可使氧化硅膜的膜厚厚于High-k膜的膜厚。在絕緣膜上隔著膜厚為3?1nm的功函數(shù)調(diào)整用的材料，形成有膜厚為30nm?70nm的控制電極。此處，功函數(shù)調(diào)整用的材料是TaO等金屬氧化膜、TaN等金屬氮化膜?？刂齐姌O中可采用W等。
[0497]而且，在存儲單元間可形成氣隙。
[0498]以上，說明了本發(fā)明的實施方式，但本發(fā)明并非限定于所述實施方式，在不脫離其主要內(nèi)容的范圍內(nèi)可各種變化地進(jìn)行實施。進(jìn)而，在所述實施方式中包含各種階段的發(fā)明，且可通過適當(dāng)?shù)亟M合被揭示的構(gòu)成要件而擷取各種發(fā)明。例如，即便自被揭示的構(gòu)成要件中刪去若干個構(gòu)成要件，只要獲得特定的效果，則可作為發(fā)明而擷取。
[0499][符號的說明]
[0500]I存儲系統(tǒng)
[0501]100半導(dǎo)體存儲裝置
[0502]101半導(dǎo)體襯底
[0503]110外圍電路
[0504]111定序器
[0505]112電荷栗
[0506]113寄存器
[0507]114驅(qū)動器
[0508]120核心部
[0509]130存儲單元陣列
[0510]131NAND 字符串
[0511]140感測電路
[0512]141感測模塊
[0513]142接合部
[0514]143感測放大器
[0515]150行譯碼器
[0516]200存儲控制器
[0517]201主接口電路
[0518]202緩沖存儲器
[0519]203CPU
[0520]204緩沖存儲器
[0521]205NAND 接口電路
[0522]206ECC 電路
[0523]230存儲單元陣列
[0524]300主機(jī)裝置
【主權(quán)項】
1.一種半導(dǎo)體存儲裝置，其特征在于包括: 第I存儲單元； 第2存儲單元； 第I位線，電連接于所述第I存儲單元； 第2位線，電連接于所述第2存儲單元； 第I感測模塊，具有電連接于所述第I位線的第I感測節(jié)點，且感測該第I感測節(jié)點的電位；以及 第2感測模塊，具有電連接于所述第2位線的第2感測節(jié)點，且感測該第2感測節(jié)點的電位；并且 所述第I感測模塊中的感測期間與所述第2感測模塊中的感測期間不同。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述第I位線是與所述第2位線相鄰地配置。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述第I感測模塊更包括第I晶體管，且所述第I晶體管的一端電連接于所述第I感測節(jié)點； 所述第2感測模塊更包括第2晶體管，且所述第2晶體管的一端電連接于所述第2感測節(jié)點；并且 在所述感測期間，使所述第I晶體管的柵極的電位自第I電壓上升至第2電壓的時序與使所述第2晶體管的柵極的電位自第I電壓上升至第2電壓的時序不同。4.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體存儲裝置，其特征在于所述第2存儲單元配置在所述第I存儲單元的上方。5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述第2感測模塊是在對所述第2位線實施感測動作之前，將所述第2位線充電； 所述第I感測模塊是在對所述第I位線實施感測動作之前，且所述第2感測模塊對所述第2位線充電之前，將所述第I位線充電。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述第I感測模塊是先于所述第2感測模塊地開始感測動作。7.一種半導(dǎo)體存儲裝置，其特征在于包括: 第I存儲單元； 第2存儲單元； 第I位線，電連接于所述第I存儲單元； 第2位線，電連接于所述第2存儲單元； 第I感測模塊，具有電連接于所述第I位線的第I感測節(jié)點，且感測該第I感測節(jié)點的電位 '及 第2感測模塊，具有電連接于所述第2位線的第2感測節(jié)點，且感測該第2感測節(jié)點的電位；并且 所述第2感測模塊是在對所述第2位線實施感測動作之前，將所述第2位線充電為第I電壓； 所述第I感測模塊是在對所述第I位線實施感測動作之前，將所述第I位線充電為大于所述第I電壓的第2電壓。8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于所述第I位線是與所述第2位線相鄰地配置。9.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于所述第2存儲單元是配置在所述第I存儲單元的上方。
【文檔編號】G11C16/06GK105989882SQ201510100708
【公開日】2016年10月5日
【申請日】2015年3月6日
【發(fā)明人】沙納德·布什納克, 白川政信
【申請人】株式會社東芝