半導(dǎo)體存儲(chǔ)裝置以及數(shù)據(jù)處理方法【專利摘要】本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置以及數(shù)據(jù)處理方法，無(wú)須附加識(shí)別信息而進(jìn)行數(shù)據(jù)混碼，且使可靠性提高，所述識(shí)別信息用于識(shí)別是抹除后的數(shù)據(jù)還是經(jīng)編程的數(shù)據(jù)。本發(fā)明的快閃存儲(chǔ)器包括在輸入/輸出緩沖器(110)與頁(yè)面緩沖器(160)之間進(jìn)行數(shù)據(jù)混碼的混碼部(120)?；齑a部(120)包含寫入編碼器(200)與讀出解碼器(220)，寫入編碼器(200)在輸入數(shù)據(jù)相當(dāng)于規(guī)定比特串的情況下，跳過(guò)該輸入數(shù)據(jù)的混碼，讀出解碼器(220)在頁(yè)面緩沖器(160)的讀出數(shù)據(jù)相當(dāng)于規(guī)定比特串的情況下，跳過(guò)該讀出數(shù)據(jù)的解混。能夠?qū)⒋鎯?chǔ)器陣列的存儲(chǔ)容量有效地活用于其他資源，且能夠縮短實(shí)施數(shù)據(jù)混碼時(shí)的數(shù)據(jù)讀出時(shí)間?！緦＠f(shuō)明】半導(dǎo)體存儲(chǔ)裝置以及數(shù)據(jù)處理方法
技術(shù)領(lǐng)域：
[0001]本發(fā)明涉及一種與非(NotAND,以下簡(jiǎn)稱NAND)型快閃存儲(chǔ)器(flashmemory)等半導(dǎo)體存儲(chǔ)裝置，尤其涉及NAND型快閃存儲(chǔ)器中的數(shù)據(jù)(data)的混碼(scramble)方法?！?br>背景技術(shù)：
】[0002]NAND型快閃存儲(chǔ)器具有包含多個(gè)區(qū)塊的存儲(chǔ)器陣列，在I個(gè)區(qū)塊中，形成將多個(gè)存儲(chǔ)單元(memorycell)串聯(lián)連接而成的NAND串(string)。典型的是，數(shù)據(jù)的讀出或編程(program)是以頁(yè)面(page)為單位來(lái)進(jìn)行，數(shù)據(jù)的抹除是以區(qū)塊為單位來(lái)進(jìn)行。[0003]專利文獻(xiàn)I公開(kāi)了使NAND型快閃存儲(chǔ)器的動(dòng)作可靠性提高的數(shù)據(jù)的寫入方法。該寫入方法是:基于字線(wordline)的地址來(lái)選擇混碼方式，按照所選擇的混碼方式來(lái)對(duì)要寫入的數(shù)據(jù)進(jìn)行混碼，并將經(jīng)混碼的數(shù)據(jù)寫入至對(duì)應(yīng)的頁(yè)面。[0004][現(xiàn)有技術(shù)文獻(xiàn)][0005][專利文獻(xiàn)][0006][專利文獻(xiàn)I]日本專利特開(kāi)2008-198299號(hào)公報(bào)[0007]NAND型快閃存儲(chǔ)器的存儲(chǔ)單元包含N型的金屬氧化物半導(dǎo)體(MOS)結(jié)構(gòu)，該N型的MOS結(jié)構(gòu)具備浮動(dòng)?xùn)艠O(floatinggate)(電荷蓄積層)與控制柵極。當(dāng)在浮動(dòng)?xùn)艠O蓄積電子時(shí)，存儲(chǔ)單元的閾值偏移至正方向，該狀態(tài)為數(shù)據(jù)“O”。另一方面，當(dāng)從浮動(dòng)?xùn)艠O放出電子時(shí)，閾值偏移至負(fù)方向，該狀態(tài)為數(shù)據(jù)“I”。當(dāng)統(tǒng)一抹除區(qū)塊時(shí)，該區(qū)塊內(nèi)的所有存儲(chǔ)單元為數(shù)據(jù)“I”。[0008]在此種快閃存儲(chǔ)器中，當(dāng)反復(fù)進(jìn)行編程(寫入)或抹除時(shí)，依存于數(shù)據(jù)的可靠性有可能發(fā)生惡化。例如，在進(jìn)行編程時(shí)，數(shù)據(jù)“O”的比例壓倒性地多于數(shù)據(jù)“I”的情況，或者與此相反地，數(shù)據(jù)“I”的比例壓倒性地多于數(shù)據(jù)“O”的情況。由于存儲(chǔ)單元的微細(xì)化、高集成化，存儲(chǔ)單元間的距離變短，鄰接的存儲(chǔ)單元可能處于電容耦合而相互干涉的狀況。若圍繞I個(gè)存儲(chǔ)單元的周邊存儲(chǔ)單元全部為數(shù)據(jù)“0”，則在中心的存儲(chǔ)單元，周邊存儲(chǔ)單元的電荷產(chǎn)生影響，從而與全部為數(shù)據(jù)“I”的情況相比，閾值變高。數(shù)據(jù)“O”或數(shù)據(jù)“I”的不均勻因讀出數(shù)據(jù)時(shí)的源極線(sourceline)電壓的浮動(dòng)電壓差異，也很有可能對(duì)讀出放大器(senseamplifier)的特性造成不良影響。[0009]因此，從可靠性的觀點(diǎn)來(lái)看，數(shù)據(jù)“O”與數(shù)據(jù)“I”的比例理想的是約為0.5。作為實(shí)現(xiàn)此比例的I個(gè)方法，有數(shù)據(jù)混碼方案(scheme)。S卩，對(duì)于要編程的數(shù)據(jù)，使用亂數(shù)來(lái)進(jìn)行混碼，并將混碼后的數(shù)據(jù)編程至存儲(chǔ)器陣列。對(duì)于混碼，例如可將要編程的地址用于種子(seeds)而對(duì)每個(gè)地址改變亂數(shù)，由此可在存儲(chǔ)器陣列的行方向及列方向上隨機(jī)地配置數(shù)據(jù)“O”與數(shù)據(jù)“I”。而且，在讀出動(dòng)作中，通過(guò)利用對(duì)從存儲(chǔ)器陣列讀出的數(shù)據(jù)進(jìn)行混碼時(shí)的亂數(shù)來(lái)進(jìn)行解混(descramble)，從而將經(jīng)混碼的數(shù)據(jù)轉(zhuǎn)換成原始數(shù)據(jù)。[0010]在NAND型快閃存儲(chǔ)器，抹除數(shù)據(jù)后的存儲(chǔ)單元為數(shù)據(jù)“1”，在抹除后的讀出動(dòng)作時(shí)，例如必須輸出數(shù)據(jù)“FFh”。因此，在NAND型快閃存儲(chǔ)器中使用數(shù)據(jù)混碼的情況下，必須禁止解混，以使抹除后的數(shù)據(jù)全部為“I”。另一方面，盡管在概率上非常小，但有時(shí)通過(guò)數(shù)據(jù)混碼而編程的數(shù)據(jù)全部為“I”。在讀出此種數(shù)據(jù)的情況下，必須進(jìn)行解混。由于此種限制，在NAND型快閃存儲(chǔ)器，在存儲(chǔ)器陣列的冗余區(qū)域等中，設(shè)置有標(biāo)志位(flagbit)，該標(biāo)志位用于判定該頁(yè)面是被抹除的狀態(tài)，抑或是被編程的狀態(tài)。標(biāo)志位在包含該頁(yè)面的區(qū)塊被抹除時(shí)，為數(shù)據(jù)“I”，在該頁(yè)面被編程時(shí)，變更為數(shù)據(jù)“O”。[0011]圖1(A)是編程動(dòng)作時(shí)的流程圖，圖1(B)是讀出動(dòng)作時(shí)的流程圖。首先，在編程動(dòng)作，從外部的控制器接收編程命令(programcommand)(SlO)，然后，接收地址及要編程的數(shù)據(jù)(S12)。對(duì)所接收的數(shù)據(jù)進(jìn)行混碼(S14)，進(jìn)而，將標(biāo)志由數(shù)據(jù)“I”變更為“0”，以表示所選擇的頁(yè)面已被編程(S16)。接下來(lái)，將經(jīng)混碼的數(shù)據(jù)及標(biāo)志編程至所選擇的頁(yè)面(S18)。[0012]在讀出動(dòng)作，當(dāng)從外部的控制器輸入讀出命令及地址時(shí)(S20)，從存儲(chǔ)器陣列的所選擇的頁(yè)面讀出數(shù)據(jù)(S22)，接下來(lái)，進(jìn)行標(biāo)志的判定(S24)。若標(biāo)志為“0”，則暫且視為所有的數(shù)據(jù)為“1”，由于該數(shù)據(jù)是經(jīng)編程的數(shù)據(jù)，因此對(duì)所讀出的數(shù)據(jù)進(jìn)行解混(S26)，轉(zhuǎn)換成原始數(shù)據(jù)并輸出(S28)。另一方面，若標(biāo)志為“1”，則讀出的數(shù)據(jù)為抹除后的數(shù)據(jù)，因此不進(jìn)行解混處理而直接輸出數(shù)據(jù)(S28)。[0013]如此，在現(xiàn)有的NAND型快閃存儲(chǔ)器中存在下述問(wèn)題，即，為了實(shí)現(xiàn)數(shù)據(jù)混碼方案，需要用于保存標(biāo)志位的存儲(chǔ)容量，該標(biāo)志位用于判別是被抹除的數(shù)據(jù)還是經(jīng)編程的數(shù)據(jù)，進(jìn)而，在數(shù)據(jù)讀出時(shí)，為了判定標(biāo)志位，需要額外地耗費(fèi)時(shí)間?！?br/>發(fā)明內(nèi)容】[0014]本發(fā)明的目的在于，解決此類現(xiàn)有問(wèn)題，提供一種半導(dǎo)體存儲(chǔ)裝置以及數(shù)據(jù)處理辦法，無(wú)須附加用于識(shí)別是抹除后的數(shù)據(jù)還是經(jīng)編程的數(shù)據(jù)的識(shí)別信息而進(jìn)行數(shù)據(jù)混碼，且使可靠性提尚。[0015]本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括:存儲(chǔ)器陣列；保持部件，保持從所述存儲(chǔ)器陣列讀出的數(shù)據(jù)，或者保持對(duì)所述存儲(chǔ)器陣列進(jìn)行編程的數(shù)據(jù)；輸入部件，輸入數(shù)據(jù)；以及編碼部件，在來(lái)自所述輸入部件的數(shù)據(jù)為第I特定比特串或第2特定比特串的情況下，將來(lái)自所述輸入部件的數(shù)據(jù)提供給所述保持部件，在來(lái)自所述輸入部件的數(shù)據(jù)皆非第I特定比特串及第2特定比特串中的任一種的情況下，對(duì)來(lái)自所述輸入部件的數(shù)據(jù)進(jìn)行混碼，并將混碼后的數(shù)據(jù)提供給所述保持部件，所述第I特定比特串等于抹除所述存儲(chǔ)器陣列時(shí)的數(shù)據(jù)，第2特定比特串在經(jīng)所述編碼部件混碼的情況下成為所述第I特定比特串。[0016]較好的是，半導(dǎo)體存儲(chǔ)裝置還包括:輸出部件，輸出數(shù)據(jù)；以及解碼部件，在來(lái)自所述保持部件的數(shù)據(jù)為所述第I特定比特串或所述第2特定比特串的情況下，將來(lái)自所述保持部件的數(shù)據(jù)提供給所述輸出部件，在來(lái)自所述保持部件的數(shù)據(jù)皆非所述第I特定比特串及第2特定比特串中的任一種的情況下，對(duì)來(lái)自所述保持部件的數(shù)據(jù)進(jìn)行解混，并將解混后的數(shù)據(jù)提供給所述輸出部件。較好的是，所述編碼部件包括:第I檢測(cè)器，接收來(lái)自所述輸入部件的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第I特定比特串；混碼電路，接收來(lái)自所述輸入部件的數(shù)據(jù)，對(duì)所述數(shù)據(jù)進(jìn)行混碼；第2檢測(cè)器，接收經(jīng)所述混碼電路混碼的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第2特定比特串；以及第I選擇部，基于所述第I檢測(cè)器及所述第2檢測(cè)器的檢測(cè)結(jié)果，選擇來(lái)自所述輸入部件的數(shù)據(jù)或經(jīng)所述混碼電路混碼的數(shù)據(jù)。較好的是，所述解碼部件包括:第3檢測(cè)器，接收來(lái)自所述保持部件的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第I特定比特串；解混電路，接收來(lái)自所述保持部件的數(shù)據(jù)，對(duì)所述數(shù)據(jù)進(jìn)行解混；第4檢測(cè)器，接收經(jīng)所述解混電路解混的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第2特定比特串；以及第2選擇部，基于所述第3檢測(cè)器及所述第4檢測(cè)器的檢測(cè)結(jié)果，選擇來(lái)自所述保持部件的數(shù)據(jù)或經(jīng)所述解混電路解混的數(shù)據(jù)。例如，所述第I特定比特串是包含邏輯I的比特串。[0017]本發(fā)明的數(shù)據(jù)處理方法是具有NAND型存儲(chǔ)器陣列的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)處理方法，其包括:數(shù)據(jù)登錄步驟，從外部輸入要編程的數(shù)據(jù)；以及編碼步驟，在輸入的所述數(shù)據(jù)為第I特定比特串或第2特定比特串的情況下，將輸入的所述數(shù)據(jù)提供給所述存儲(chǔ)器陣列，在輸入的所述數(shù)據(jù)皆非第I特定比特串及第2特定比特串中的任一種的情況下，對(duì)輸入的所述數(shù)據(jù)進(jìn)行混碼，并將混碼后的數(shù)據(jù)提供給所述存儲(chǔ)器陣列，所述第I特定比特串等于抹除所述存儲(chǔ)器陣列時(shí)的數(shù)據(jù)，第2特定比特串在經(jīng)所述混碼的情況下成為所述第I特定比特串。[0018]較好的是，數(shù)據(jù)處理方法還包括:數(shù)據(jù)讀出步驟，從所述存儲(chǔ)器陣列讀出數(shù)據(jù)；以及解碼步驟，在所讀出的數(shù)據(jù)為所述第I特定比特串或所述第2特定比特串的情況下，將讀出所述數(shù)據(jù)提供給輸出部件，在讀出所述數(shù)據(jù)皆非所述第I特定比特串及第2特定比特串中的任一種的情況下，對(duì)讀出所述數(shù)據(jù)進(jìn)行解混，并將解混后的數(shù)據(jù)提供給所述輸出部件。較好的是，所述編碼步驟包括:第I檢測(cè)步驟，檢測(cè)輸入的所述數(shù)據(jù)中是否包含所述第I特定比特串；混碼步驟，對(duì)輸入的所述數(shù)據(jù)進(jìn)行混碼；第2檢測(cè)步驟，檢測(cè)經(jīng)混碼步驟混碼的數(shù)據(jù)是否包含所述第2特定比特串；以及第I選擇步驟，基于所述第I檢測(cè)步驟及所述第2檢測(cè)步驟的檢測(cè)結(jié)果，選擇輸入的所述數(shù)據(jù)或經(jīng)混碼的所述數(shù)據(jù)。較好的是，所述解碼步驟包括:第3檢測(cè)步驟，檢測(cè)從所述存儲(chǔ)器陣列讀出的數(shù)據(jù)中是否包含所述第I特定比特串；解混步驟，對(duì)讀出的所述數(shù)據(jù)進(jìn)行解混；第4檢測(cè)步驟，檢測(cè)經(jīng)解混的所述數(shù)據(jù)中是否包含所述第2特定比特串；以及第2選擇步驟，基于所述第3檢測(cè)步驟及所述第4檢測(cè)步驟的檢測(cè)結(jié)果，選擇讀出所述數(shù)據(jù)或經(jīng)解混的所述數(shù)據(jù)。例如所述第I特定比特串是包含邏輯I的比特串。[0019]根據(jù)本發(fā)明，在相當(dāng)于與抹除存儲(chǔ)器陣列時(shí)相等的第I特定比特串、及在混碼時(shí)成為第I特定比特串的第2特定比特串中的任一者的情況下，將輸入的數(shù)據(jù)不進(jìn)行混碼而編程至存儲(chǔ)器陣列，在從存儲(chǔ)器陣列讀出的數(shù)據(jù)相當(dāng)于第I特定比特串或第2特定比特串的情況下，將讀出的數(shù)據(jù)不進(jìn)行解混而輸出，因此無(wú)須附加標(biāo)志等識(shí)別信息，所述標(biāo)志用于識(shí)別是抹除時(shí)的數(shù)據(jù)還是經(jīng)編程的數(shù)據(jù)。因此，能夠?qū)⒋鎯?chǔ)器陣列的存儲(chǔ)容量有效地活用于其他資源，且能夠縮短實(shí)施數(shù)據(jù)混碼時(shí)的數(shù)據(jù)讀出時(shí)間?！靖綀D說(shuō)明】[0020]圖1(A)、圖1⑶是進(jìn)行數(shù)據(jù)混碼的NAND型快閃存儲(chǔ)器的動(dòng)作流程圖，圖1㈧是編程動(dòng)作時(shí)的流程圖，圖1(B)是讀出動(dòng)作時(shí)的流程圖；[0021]圖2是表示本發(fā)明的實(shí)施例的NAND型快閃存儲(chǔ)器的整體概略結(jié)構(gòu)圖；[0022]圖3是表示本發(fā)明的實(shí)施例的存儲(chǔ)單元陣列的NAND串的結(jié)構(gòu)的電路圖；[0023]圖4是表不本發(fā)明的實(shí)施例的快閃存儲(chǔ)器的編程時(shí)對(duì)各部分施加的電壓的一例的圖；[0024]圖5是表示本發(fā)明的實(shí)施例的混碼部的內(nèi)部結(jié)構(gòu)圖；[0025]圖6(A)表示寫入編碼器的混碼的判定基準(zhǔn)，圖6(B)表示讀出解碼器的解混的判定基準(zhǔn)；[0026]圖7(A)表示本實(shí)施例的寫入編碼器的內(nèi)部結(jié)構(gòu)例，圖7(B)表示本實(shí)施例的讀出解碼器的內(nèi)部結(jié)構(gòu)例。[0027]附圖標(biāo)記說(shuō)明:[0028]10:快閃存儲(chǔ)器；[0029]100:存儲(chǔ)器陣列；[0030]110:輸入/輸出緩沖器；[0031]120:混碼部；[0032]130:地址寄存器；[0033]140:控制部；[0034]150:字線選擇電路；[0035]160:頁(yè)面緩沖器；[0036]170:列選擇電路；[0037]180:內(nèi)部電壓產(chǎn)生電路；[0038]200:寫入編碼器；[0039]202:第I檢測(cè)器；[0040]204:混碼電路；[0041]206:第2檢測(cè)器；[0042]208:或電路；[0043]210:多工器；[0044]220:讀出解碼器；[0045]222:第3檢測(cè)器；[0046]224:解混電路；[0047]226:第4檢測(cè)器；[0048]228:或電路；[0049]230:多工器；[0050]Ax:行地址信息；[0051]Ay:列地址信息；[0052]BLK(O)?BLK(m-1):存儲(chǔ)器區(qū)塊；[0053]MCO?MC31:存儲(chǔ)單元；[0054]NU:NAND串單元；[0055]SlO?S28:步驟；[0056]S⑶、SGS:選擇柵極線；[0057]SL:源極線；[0058]TD、TS:選擇晶體管；[0059]Vers:抹除電壓；[0060]Vpgm:寫入電壓；[0061]Vpass:通過(guò)電壓；[0062]Vread:讀出通過(guò)電壓。【具體實(shí)施方式】[0063]以下，參照附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。另外，應(yīng)留意的是，附圖中，為了便于理解而強(qiáng)調(diào)表示各部分，與實(shí)際元件的比例并不相同。[0064]圖2表示本發(fā)明的實(shí)施例的快閃存儲(chǔ)器的典型結(jié)構(gòu)圖。但是，此處所示的快閃存儲(chǔ)器的結(jié)構(gòu)僅為例示，本發(fā)明未必限定于此種結(jié)構(gòu)。本實(shí)施例的快閃存儲(chǔ)器10包括:存儲(chǔ)器陣列100，呈矩陣狀地排列有多個(gè)存儲(chǔ)單元；輸入/輸出緩沖器110，連接于外部輸入/輸出端子1/0，且保持輸入/輸出數(shù)據(jù)；混碼部120，進(jìn)行對(duì)存儲(chǔ)器陣列100編程的數(shù)據(jù)的混碼及從存儲(chǔ)器陣列100讀出的數(shù)據(jù)的解混；地址寄存器(addressregister)130，接收來(lái)自輸入/輸出緩沖器110的地址數(shù)據(jù)；控制部140，接收來(lái)自輸入/輸出緩沖器110的命令數(shù)據(jù)或來(lái)自外部的控制信號(hào)，以控制各部分；字線選擇電路150，從地址寄存器130接收行地址信息Ax，對(duì)行地址信息Ax進(jìn)行解碼，并基于解碼結(jié)果來(lái)進(jìn)行區(qū)塊的選擇及字線的選擇等；頁(yè)面緩沖器160，保持從由字線選擇電路150所選擇的頁(yè)面讀出的數(shù)據(jù)，或者保持對(duì)所選擇的頁(yè)面的寫入數(shù)據(jù)；列選擇電路170，從地址寄存器130接收列地址信息Ay，對(duì)列地址信息Ay進(jìn)行解碼，并基于該解碼結(jié)果來(lái)進(jìn)行頁(yè)面緩沖器160內(nèi)的數(shù)據(jù)的選擇等；以及內(nèi)部電壓產(chǎn)生電路180，生成數(shù)據(jù)的讀出、編程及抹除等所需的各種電壓(寫入電壓Vpgm、通過(guò)電壓Vpass、讀出通過(guò)電壓Vread、抹除電壓Vers等)。[0065]存儲(chǔ)器陣列100具有沿列方向配置的m個(gè)存儲(chǔ)器區(qū)塊BLK(O)、BLK(I)、…、BLK(m-1)?？拷鼌^(qū)塊BLK(O)而配置有頁(yè)面緩沖器160。除了此種結(jié)構(gòu)以外，頁(yè)面緩沖器160也可配置在區(qū)塊的另一個(gè)端部或者兩側(cè)的端部。[0066]在I個(gè)存儲(chǔ)器區(qū)塊，如圖3所示，形成有多個(gè)NAND串單元(unit)NU，該多個(gè)NAND串單元NU是將多個(gè)存儲(chǔ)單元串聯(lián)連接而成，在I個(gè)存儲(chǔ)器區(qū)塊內(nèi)，沿行方向排列有n+1個(gè)NAND串單元NU。NAND串單元NU包含串聯(lián)連接的多個(gè)存儲(chǔ)單元MCi(i=O、1、…、31)、與其中一個(gè)端部即存儲(chǔ)單元MC31的漏極(drain)側(cè)連接的選擇晶體管(transistor)TD、及與另一個(gè)端部即存儲(chǔ)單元MCO的源極側(cè)連接的選擇晶體管TS，選擇晶體管TD的漏極連接于對(duì)應(yīng)的I條位線(bitline)GBL(GBL0至GBLn)，選擇晶體管TS的源極連接于共用的源極線SL0[0067]存儲(chǔ)單元MCi的控制柵極連接于字線WLi，選擇晶體管TD、TS的柵極連接于與字線WL平行的選擇柵極線S⑶、SGS。字線選擇電路150在基于行地址Ax或經(jīng)轉(zhuǎn)換的地址來(lái)選擇區(qū)塊時(shí)，經(jīng)由區(qū)塊的選擇柵極線SGS、SGD來(lái)選擇性驅(qū)動(dòng)選擇晶體管TD、TS0圖3表示了典型的單元單元的結(jié)構(gòu)，但單元單元也可在NAND串內(nèi)包含I個(gè)或多個(gè)虛設(shè)單元(du_ycell)ο[0068]存儲(chǔ)單元典型的是具有MOS結(jié)構(gòu)，該MOS結(jié)構(gòu)包括:作為N型擴(kuò)散區(qū)域的源極/漏極，形成在P溝道(well)內(nèi)；隧道(tunnel)氧化膜，形成在源極/漏極間的通道(channel)上；浮動(dòng)?xùn)艠O(電荷蓄積層)，形成在隧道氧化膜上；以及控制柵極，經(jīng)由介電質(zhì)膜而形成在浮動(dòng)?xùn)艠O上。當(dāng)浮動(dòng)?xùn)艠O中未蓄積有電荷時(shí)，即寫入有數(shù)據(jù)“I”時(shí)，閾值處于負(fù)狀態(tài)，存儲(chǔ)單元為常通(normallyon)。當(dāng)在浮動(dòng)?xùn)艠O中蓄積有電子時(shí)，即寫入有數(shù)據(jù)“O”時(shí)，閾值偏移為正，存儲(chǔ)單元為常斷(normallyoff)0其中，存儲(chǔ)單元既可為存儲(chǔ)單個(gè)位(二值數(shù)據(jù))的單層單元(SingleLevelCell，以下簡(jiǎn)稱SLC)型，也可為存儲(chǔ)多個(gè)位的多層單元(MultiLevelCell，MLC)型。[0069]圖4是表不在快閃存儲(chǔ)器的各動(dòng)作時(shí)施加的偏電壓的一例的表(table)。在讀出動(dòng)作時(shí)，對(duì)位線施加某正電壓，對(duì)所選擇的字線施加某電壓(例如0V)，對(duì)非選擇字線施加通過(guò)電壓Vpass(例如4.5V)，對(duì)選擇柵極線S⑶、SGS施加正電壓(例如4.5V)，使位線選擇晶體管TD、源極線選擇晶體管TS導(dǎo)通，對(duì)共用源極線施加0V。在編程(寫入)動(dòng)作時(shí)，對(duì)所選擇的字線施加高電壓的編程電壓Vpgm(15V?20V)，對(duì)非選擇的字線施加中間電位(例如10V)，使位線選擇晶體管TD導(dǎo)通，使源極線選擇晶體管TS斷開(kāi)，并將與“O”或“I”的數(shù)據(jù)相應(yīng)的電位供給至位線GBL。在抹除動(dòng)作時(shí)，對(duì)區(qū)塊內(nèi)的被選擇的字線施加0V，對(duì)P溝道施加高電壓(例如20V)，將浮動(dòng)?xùn)艠O的電子抽出至基板，由此以區(qū)塊為單位來(lái)抹除數(shù)據(jù)。[0070]接下來(lái)，對(duì)本實(shí)施例的數(shù)據(jù)混碼處理的詳細(xì)情況進(jìn)行說(shuō)明?；齑a部120如圖5所示，配置在輸入/輸出緩沖器110與頁(yè)面緩沖器160之間，在編程動(dòng)作時(shí)，寫入編碼器200對(duì)從輸入/輸出緩沖器110輸入的數(shù)據(jù)進(jìn)行混碼，并將經(jīng)混碼的數(shù)據(jù)提供給頁(yè)面緩沖器160，在讀出動(dòng)作時(shí)，讀出解碼器220對(duì)從頁(yè)面緩沖器160讀出的數(shù)據(jù)進(jìn)行解混，并將經(jīng)解混的數(shù)據(jù)提供給輸入/輸出緩沖器110。通常，混碼處理對(duì)于所輸入的數(shù)據(jù)，與根據(jù)地址等生成的亂數(shù)種子(seed)進(jìn)行異或(Exclusive0R，以下簡(jiǎn)稱X0R)運(yùn)算。此時(shí)，對(duì)于經(jīng)混碼處理的數(shù)據(jù)，再次進(jìn)行與同一亂數(shù)種子的XOR運(yùn)算，由此可獲得原始輸入數(shù)據(jù)、即經(jīng)解混的數(shù)據(jù)。因此，進(jìn)行混碼處理的寫入編碼器200與進(jìn)行解混處理的讀出解碼器220可包含相同的電路，從而可分別進(jìn)行混碼處理及解混處理。[0071]在NAND型快閃存儲(chǔ)器中，當(dāng)實(shí)施數(shù)據(jù)的混碼時(shí)，在抹除后的讀出時(shí)，必須輸出數(shù)據(jù)“I”。因而，在讀出抹除后的數(shù)據(jù)時(shí)，禁止數(shù)據(jù)的混碼。另一方面，在對(duì)混碼后的數(shù)據(jù)全部為“I”的數(shù)據(jù)進(jìn)行編程時(shí)，該數(shù)據(jù)與抹除后的數(shù)據(jù)不同，是以經(jīng)混碼的狀態(tài)而保持于存儲(chǔ)單元陣列，在讀出時(shí)必須進(jìn)行解混，因此必須與抹除后的數(shù)據(jù)相區(qū)別。以前，為了區(qū)別兩種數(shù)據(jù)而準(zhǔn)備了標(biāo)志位，但在本實(shí)施例中不使用標(biāo)志位，而是基于編程的數(shù)據(jù)或讀出的數(shù)據(jù)的結(jié)構(gòu)來(lái)控制混碼。[0072]寫入編碼器200如上所述，對(duì)從輸入/輸出緩沖器110輸入的要編程的數(shù)據(jù)進(jìn)行混碼，讀出解碼器220對(duì)由頁(yè)面緩沖器160所保持的讀出數(shù)據(jù)進(jìn)行解混。圖6(A)表示寫入編碼器200的混碼的判定基準(zhǔn)。首先，當(dāng)來(lái)自輸入/輸出緩沖器110的輸入數(shù)據(jù)全部為“I”時(shí)(此處為了方便而記作FFh)，不進(jìn)行輸入數(shù)據(jù)“FFh”的混碼，而將輸入數(shù)據(jù)“FFh”直接編程至存儲(chǔ)器陣列。在輸入數(shù)據(jù)為“XXh”的情況下，也不進(jìn)行輸入數(shù)據(jù)“XXh”的混碼，而將輸入數(shù)據(jù)“XXh”直接編程至存儲(chǔ)器陣列。此處，“XXh”是在經(jīng)混碼時(shí)成為“FFh”的數(shù)據(jù)。當(dāng)輸入數(shù)據(jù)皆非“FFh”及“XXh”中的任一者時(shí)(將其統(tǒng)一用“YYh”來(lái)表示)，對(duì)輸入數(shù)據(jù)“YYh”進(jìn)行混碼，并將經(jīng)混碼的數(shù)據(jù)“ZZh”編程至存儲(chǔ)器陣列。[0073]圖6(B)表示讀出解碼器220的解混的判定基準(zhǔn)。在讀出至頁(yè)面緩沖器160的數(shù)據(jù)為“FFh”時(shí)，不進(jìn)行解混，而直接將“FFh”輸出至輸入/輸出緩沖器110。在讀出的數(shù)據(jù)為“XXh”的情況下，也不進(jìn)行解混而將“XXh”直接輸出至輸入/輸出緩沖器110。當(dāng)讀出的數(shù)據(jù)為“ZZh”時(shí)，對(duì)讀出的數(shù)據(jù)“ZZh”進(jìn)行解混，并將經(jīng)解混的數(shù)據(jù)“YYh”輸出至輸入/輸出緩沖器110。[0074]圖7(A)表示寫入編碼器200的結(jié)構(gòu)例，圖7(B)表示讀出解碼器220的結(jié)構(gòu)例。寫入編碼器200具有:第I檢測(cè)器202，接收輸入數(shù)據(jù)，檢測(cè)該輸入數(shù)據(jù)是否相當(dāng)于“FFh”;混碼電路204，接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行混碼；第2檢測(cè)器206，接收從混碼電路204輸出的經(jīng)混碼的數(shù)據(jù)，檢測(cè)該經(jīng)混碼的數(shù)據(jù)是否相當(dāng)于“FFh”;或(Or)電路208，接收第I檢測(cè)器202及第2檢測(cè)器206的檢測(cè)結(jié)果，并輸出其邏輯或；以及多工器(multiplexer)210，接收來(lái)自輸入/輸出緩沖器110的輸入數(shù)據(jù)及從混碼電路204輸出的數(shù)據(jù)，并基于或電路208的輸出來(lái)選擇任一個(gè)數(shù)據(jù)。多工器210在或電路208的輸出為H電位時(shí)，即，在由第I檢測(cè)器202或第2檢測(cè)器206中的任一者檢測(cè)出“FFh”時(shí)，選擇來(lái)自輸入/輸出緩沖器110的輸入數(shù)據(jù)，并將所選擇的數(shù)據(jù)輸出至頁(yè)面緩沖器160，在或電路208的輸出為L(zhǎng)電位時(shí)，選擇經(jīng)混碼電路204混碼的數(shù)據(jù)，并將所選擇的數(shù)據(jù)輸出至頁(yè)面緩沖器160。[0075]讀出解碼器220進(jìn)行與寫入編碼器200同樣的處理。S卩，讀出解碼器220具有:第3檢測(cè)器222，接收來(lái)自頁(yè)面緩沖器160的讀出數(shù)據(jù)，檢測(cè)該讀出數(shù)據(jù)是否相當(dāng)于“FFh”；解混電路224，接收讀出數(shù)據(jù)，并對(duì)該讀出數(shù)據(jù)進(jìn)行解混；第4檢測(cè)器226，接收從解混電路224輸出的經(jīng)解混的數(shù)據(jù)，檢測(cè)該經(jīng)解混的數(shù)據(jù)是否相當(dāng)于“FFh”;或電路228，接收第3檢測(cè)器222及第4檢測(cè)器226的檢測(cè)結(jié)果，并輸出其邏輯或；以及多工器230，接收頁(yè)面緩沖器160的讀出數(shù)據(jù)及從解混電路224輸出的數(shù)據(jù)，并基于或電路228的輸出來(lái)選擇任一個(gè)數(shù)據(jù)。多工器230在或電路228的輸出為H電位時(shí)，由第3檢測(cè)器222或第4檢測(cè)器226中的任一者檢測(cè)出“FFh”時(shí)，選擇讀出數(shù)據(jù)，并將所選擇的數(shù)據(jù)輸出至輸入/輸出緩沖器110，在或電路228輸出為L(zhǎng)電位時(shí)，選擇經(jīng)解混電路224解混的數(shù)據(jù)，并將所選擇數(shù)據(jù)輸出至輸入/輸出緩沖器110。[0076]本實(shí)施例中，當(dāng)要編程的數(shù)據(jù)為“FFh”時(shí)，“FFh”不經(jīng)混碼而編程至存儲(chǔ)器陣列。要編程的數(shù)據(jù)“FFh”在存儲(chǔ)器陣列內(nèi)與抹除后的數(shù)據(jù)相同，但讀出數(shù)據(jù)為“FFh”的情況下，直接輸出“FFh”，因此抹除后的數(shù)據(jù)及要編程的數(shù)據(jù)“FFh”的讀出不會(huì)產(chǎn)生問(wèn)題。[0077]而且，當(dāng)要編程的數(shù)據(jù)為“XXh”時(shí)，“XXh”不經(jīng)混碼而編程至存儲(chǔ)器陣列。S卩，在存儲(chǔ)器陣列，未編程與抹除后的數(shù)據(jù)為相同結(jié)構(gòu)的數(shù)據(jù)，因此可與抹除后的數(shù)據(jù)區(qū)別開(kāi)來(lái)。例如，當(dāng)某區(qū)塊被抹除時(shí)，該區(qū)塊內(nèi)的各頁(yè)面的存儲(chǔ)單元全部為數(shù)據(jù)“I”。當(dāng)將編程數(shù)據(jù)“XXh”編程至被抹除的區(qū)塊內(nèi)的某個(gè)所選擇的頁(yè)面時(shí)，“XXh”將被直接編程至所選擇的頁(yè)面。若對(duì)“XXh”進(jìn)行混碼，則會(huì)編程“FFh”，這樣將無(wú)法與對(duì)要編程的數(shù)據(jù)“FFh”進(jìn)行編程時(shí)的數(shù)據(jù)區(qū)別開(kāi)來(lái)。[0078]如此，本實(shí)施例中，當(dāng)數(shù)據(jù)為“FFh”、“XXh”時(shí)跳過(guò)(skip)混碼，由此，無(wú)須如現(xiàn)有般對(duì)每個(gè)頁(yè)面寫入標(biāo)志位，且在數(shù)據(jù)讀出時(shí)無(wú)須判定標(biāo)志，因此能夠?qū)⒋鎯?chǔ)器陣列的存儲(chǔ)容量有效地利用于其他資源，能夠提高數(shù)據(jù)的讀出速度。而且，本實(shí)施例中，不對(duì)數(shù)據(jù)“FFh”、“XXh”實(shí)施混碼，但這些數(shù)據(jù)的產(chǎn)生頻率非常小，對(duì)整體的可靠性造成的影響有限。[0079]接下來(lái)，對(duì)本發(fā)明的其他實(shí)施例進(jìn)行說(shuō)明。在NAND型快閃存儲(chǔ)器，能夠執(zhí)行對(duì)同一頁(yè)面連續(xù)編程η次(η為2以上的自然數(shù))數(shù)據(jù)的功能(以下，為了方便而稱作局部頁(yè)面編程(partialpageprogram))。若進(jìn)一步推進(jìn)存儲(chǔ)單元的高集成化，貝IjI個(gè)頁(yè)面的大小也將增加，有時(shí)編程的數(shù)據(jù)量不滿I頁(yè)面的大小。若對(duì)同一頁(yè)面只能編程I次數(shù)據(jù)，則各頁(yè)面的利用效率將下降，相反地，若在I頁(yè)面上存在可編程的多個(gè)數(shù)據(jù)時(shí)，必須將這些數(shù)據(jù)編程至多個(gè)頁(yè)面，若如此，則編程所需的時(shí)間將大幅增加。另一方面，對(duì)同一頁(yè)面連續(xù)編程η次，意味著將對(duì)該頁(yè)面施加η次高的編程電壓，因此編程的次數(shù)存在限制。例如，若η=4，則能夠?qū)ν豁?yè)面連續(xù)編程4次數(shù)據(jù)。[0080]局部頁(yè)面編程例如是在從外部的控制器收到編程命令之后，接收行地址Ax及列地址Ayl，接下來(lái)，接收局部數(shù)據(jù)Dl，以根據(jù)行地址Ax所選擇的頁(yè)面的列地址Ayl為先頭來(lái)編程局部數(shù)據(jù)Dl，接下來(lái)，接收列地址Ay2及局部數(shù)據(jù)D2，以同一頁(yè)面的列地址Ay2為先頭來(lái)編程局部數(shù)據(jù)D2，將此種處理反復(fù)進(jìn)行η次，結(jié)果，在I個(gè)頁(yè)面上編程η個(gè)局部數(shù)據(jù)D1、D2、…、Dn0[0081]在可執(zhí)行此種局部頁(yè)面編程的NAND型快閃存儲(chǔ)器中，當(dāng)采用數(shù)據(jù)混碼方案時(shí)，必須判定頁(yè)面內(nèi)的局部數(shù)據(jù)是經(jīng)編程的，抑或是被抹除的。通過(guò)局部頁(yè)面編程而編程的局部數(shù)據(jù)的大小并不固定而為可變的，因此若不判明局部數(shù)據(jù)的邊界，便無(wú)法適當(dāng)?shù)貓?zhí)行數(shù)據(jù)混碼。[0082]當(dāng)使用本實(shí)施例的混碼部120時(shí)，即使在執(zhí)行局部頁(yè)面編程情況，也無(wú)須判別局部數(shù)據(jù)邊界而能夠適當(dāng)?shù)貙?shí)施數(shù)據(jù)混碼。[0083]所述實(shí)施例中，表示了在輸入/輸出緩沖器110與頁(yè)面緩沖器160之間配置混碼部120的例子，但混碼部120例如也可為設(shè)置在頁(yè)面緩沖器160內(nèi)的結(jié)構(gòu)。[0084]最后應(yīng)說(shuō)明的是:以上各實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍?！局鳈?quán)項(xiàng)】1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，包括:存儲(chǔ)器陣列；保持部件，保持從所述存儲(chǔ)器陣列讀出的數(shù)據(jù)，或者保持對(duì)所述存儲(chǔ)器陣列進(jìn)行編程的數(shù)據(jù)；輸入部件，輸入數(shù)據(jù)；以及編碼部件，在來(lái)自所述輸入部件的數(shù)據(jù)為第I特定比特串或第2特定比特串的情況下，將來(lái)自所述輸入部件的數(shù)據(jù)提供給所述保持部件，在來(lái)自所述輸入部件的數(shù)據(jù)皆非第I特定比特串及第2特定比特串中的任一種的情況下，對(duì)來(lái)自所述輸入部件的數(shù)據(jù)進(jìn)行混碼，并將混碼后的數(shù)據(jù)提供給所述保持部件，所述第I特定比特串等于抹除所述存儲(chǔ)器陣列時(shí)的數(shù)據(jù)，所述第2特定比特串在經(jīng)所述編碼部件混碼的情況下成為所述第I特定比特串。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還包括:輸出部件，輸出數(shù)據(jù)；以及解碼部件，在來(lái)自所述保持部件的數(shù)據(jù)為所述第I特定比特串或所述第2特定比特串的情況下，將來(lái)自所述保持部件的數(shù)據(jù)提供給所述輸出部件，在來(lái)自所述保持部件的數(shù)據(jù)皆非所述第I特定比特串及第2特定比特串中的任一種的情況下，對(duì)來(lái)自所述保持部件的數(shù)據(jù)進(jìn)行解混，并將解混后的數(shù)據(jù)提供給所述輸出部件。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述編碼部件包括:第I檢測(cè)器，接收來(lái)自所述輸入部件的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第I特定比特串；混碼電路，接收來(lái)自所述輸入部件的數(shù)據(jù)，對(duì)所述數(shù)據(jù)進(jìn)行混碼；第2檢測(cè)器，接收經(jīng)所述混碼電路混碼的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第2特定比特串；以及第I選擇部，基于所述第I檢測(cè)器及所述第2檢測(cè)器的檢測(cè)結(jié)果，選擇來(lái)自所述輸入部件的數(shù)據(jù)或經(jīng)所述混碼電路混碼的數(shù)據(jù)。4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述解碼部件包括:第3檢測(cè)器，接收來(lái)自所述保持部件的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第I特定比特串；解混電路，接收來(lái)自所述保持部件的數(shù)據(jù)，對(duì)所述數(shù)據(jù)進(jìn)行解混；第4檢測(cè)器，接收經(jīng)所述解混電路解混的數(shù)據(jù)，檢測(cè)所述數(shù)據(jù)中是否包含所述第2特定比特串；以及第2選擇部，基于所述第3檢測(cè)器及所述第4檢測(cè)器的檢測(cè)結(jié)果，選擇來(lái)自所述保持部件的數(shù)據(jù)或經(jīng)所述解混電路解混的數(shù)據(jù)。5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第I特定比特串是包含邏輯I的比特串。6.一種數(shù)據(jù)處理方法，是具有與非型存儲(chǔ)器陣列的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)處理方法，其特征在于，包括:數(shù)據(jù)登錄步驟，從外部輸入要編程的數(shù)據(jù)；以及編碼步驟，在輸入的所述數(shù)據(jù)為第I特定比特串或第2特定比特串的情況下，將輸入的所述數(shù)據(jù)提供給所述存儲(chǔ)器陣列，在輸入的所述數(shù)據(jù)皆非所述第I特定比特串及所述第2特定比特串中的任一種的情況下，對(duì)輸入的所述數(shù)據(jù)進(jìn)行混碼，并將混碼后的數(shù)據(jù)提供給所述存儲(chǔ)器陣列，所述第I特定比特串等于抹除所述存儲(chǔ)器陣列時(shí)的數(shù)據(jù)，所述第2特定比特串在經(jīng)所述混碼的情況下成為所述第I特定比特串。7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)處理方法，其特征在于，還包括:數(shù)據(jù)讀出步驟，從所述存儲(chǔ)器陣列讀出數(shù)據(jù)；以及解碼步驟，在所讀出的數(shù)據(jù)為所述第I特定比特串或所述第2特定比特串的情況下，將讀出的所述數(shù)據(jù)提供給輸出部件，在讀出的所述數(shù)據(jù)皆非所述第I特定比特串及第2特定比特串中的任一種的情況下，對(duì)讀出的所述數(shù)據(jù)進(jìn)行解混，并將解混后的數(shù)據(jù)提供給所述輸出部件。8.根據(jù)權(quán)利要求6所述的數(shù)據(jù)處理方法，其特征在于，所述編碼步驟包括:第I檢測(cè)步驟，檢測(cè)輸入的所述數(shù)據(jù)中是否包含所述第I特定比特串；混碼步驟，對(duì)輸入的所述數(shù)據(jù)進(jìn)行混碼；第2檢測(cè)步驟，檢測(cè)經(jīng)混碼步驟混碼的數(shù)據(jù)是否包含所述第2特定比特串；以及第I選擇步驟，基于所述第I檢測(cè)步驟及所述第2檢測(cè)步驟的檢測(cè)結(jié)果，選擇輸入的所述數(shù)據(jù)或經(jīng)混碼的所述數(shù)據(jù)。9.根據(jù)權(quán)利要求7所述的數(shù)據(jù)處理方法，其特征在于，所述解碼步驟包括:第3檢測(cè)步驟，檢測(cè)從所述存儲(chǔ)器陣列讀出的數(shù)據(jù)中是否包含所述第I特定比特串；解混步驟，對(duì)讀出所述的數(shù)據(jù)進(jìn)行解混；第4檢測(cè)步驟，檢測(cè)經(jīng)解混的所述數(shù)據(jù)中是否包含所述第2特定比特串；以及第2選擇步驟，基于所述第3檢測(cè)步驟及所述第4檢測(cè)步驟的檢測(cè)結(jié)果，選擇讀出的所述數(shù)據(jù)或經(jīng)解混的所述數(shù)據(jù)。10.根據(jù)權(quán)利要求6至9中任一項(xiàng)所述的數(shù)據(jù)處理方法，其特征在于，所述第I特定的比特串是包含邏輯I的比特串?！疚臋n編號(hào)】G11C16/26GK106024058SQ201510434090【公開(kāi)日】2016年10月12日【申請(qǐng)日】2015年7月22日【發(fā)明人】須藤直昭【申請(qǐng)人】華邦電子股份有限公司