信號clkl還為低電平，控 制第二雙向開關(guān)S2使得Vref與Vref2相連，令Vin與Vref2進行比較，第一反相器輸出比 較結(jié)果，當?shù)谝环聪嗥鬏敵霰容^結(jié)果之后，第一時鐘信號clkl跳變到高電平，控制第一D觸 發(fā)器存儲高位數(shù)據(jù)，并由第一D觸發(fā)器的反相輸出端輸出高位數(shù)據(jù)1st，同時，第一時鐘信 號clkl控制第二雙向開關(guān)S2使得Vref與Vref'相連，這時，高位數(shù)據(jù)1st就可以通過控 制第一雙向開關(guān)S1來選擇相對應的參考電壓（Vrefl或者Vref3)與Vref'相連，當高位數(shù) 據(jù)1st為高電平時，第一雙向開關(guān)S1使得Vref'與Vref3相連；當高位數(shù)據(jù)1st為低電平 時，第一雙向開關(guān)S1使得Vref'與Vrefl相連，由此，本專利所設(shè)計的控制邏輯電路就實現(xiàn) 了讀取電路的控制功能。
[0040] 為了減少讀取電路的時鐘輸入端口，本專利采用如圖6所示的時鐘輸出模塊，包 括第一延時電路Bufferl、第二延時電路Buffer2、第三雙向開關(guān)S3和第四雙向開關(guān)S4,圖 中第三雙向開關(guān)S3、第四雙向開關(guān)S4與圖5所示開關(guān)的結(jié)構(gòu)相同，只需要提供一個時鐘信 號CONT即可產(chǎn)生第一時鐘信號clkl與第二時鐘信號clk2信號，當CONT為低電平時，CONT 控制第三雙向開關(guān)S3和第四雙向開關(guān)S4的輸出第一時鐘信號clkl和第二時鐘信號clk2 與GND相連，這樣當CONT為低電平時，第一時鐘信號clkl和第二時鐘信號clk2可以迅速 置為低電平，當CONT為高電平時，控制第三雙向開關(guān)S3和第四雙向開關(guān)S4使得第一時鐘 信號輸出端和第二時鐘信號輸出端分別與第一延時電路Bufferl的輸出端clkl'和第二延 時電路Buffer2的輸出端clk2'相連，第一延時電路Bufferl的延遲時間小于第二延時電 路Buffer2的延遲時間，且第一延時電路Bufferl和第二延時電路Buffer2的延遲時間設(shè) 置必須滿足如下條件：當CONT由低電平跳變?yōu)楦唠娖綍r，整個電路開始進行高位數(shù)據(jù)的比 較，等高位數(shù)據(jù)的比較結(jié)果Vout輸出穩(wěn)定后，第一延時電路Buffer1的延遲時間使得clkl' 由低電平跳變?yōu)楦唠娖?，第一時鐘信號clkl也由低電平跳變?yōu)楦唠娖?，控制第一D觸發(fā)器 存儲高位數(shù)據(jù)；然后電路開始進行低位數(shù)據(jù)的比較，只有等低位數(shù)據(jù)的比較結(jié)果Vout輸出 穩(wěn)定后，第二延時電路Buffer2的延遲作用使得clk2'由低電平跳變?yōu)楦唠娖剑诙r鐘信 號clk2也由高電平跳變?yōu)楦唠娖?，控制第一D觸發(fā)器存儲低位數(shù)據(jù)，這樣，圖6所示的電路 就可以完成降低時鐘輸入端口數(shù)量的功能。
[0041] 本實用新型的所有電路都經(jīng)過Cadence軟件的仿真驗證，采用Global Foundries 0. 18um的工藝進行設(shè)計，以一組典型的STT-RAM參數(shù)指標為例，采用60 y A的讀取電流對所 設(shè)計的電路進行驗證，四種狀態(tài)的阻值和讀取的電壓值如表1所示。
[0042] 選取的參考電壓值如表2所示。
[0043] 以讀取存儲數(shù)據(jù)為11的并行磁隧道結(jié)的數(shù)據(jù)為例，來驗證本實用新型所設(shè)計的 讀取電路的可行性，圖7所示為本實用新型讀取STT-RAM數(shù)據(jù)的仿真圖，由該圖可知，流過 比較器的總電流Itot在CONT為低電平時，基本為0A，在CONT為高電平時，比較器進入工作 狀態(tài)，總電流Itot在30yA左右，故所設(shè)計的比較器改進電路達到了設(shè)計目的，通過觀察其 他的工作信號可知，輸入電壓Vin首先與Vref2 (Vref=l. 67V)進行了比較，第一反相器輸出 端Vout的輸出電壓為0V，讀取的高位數(shù)據(jù)進入第一D觸發(fā)器中，再由第一D觸發(fā)器的反相 輸出端輸出真實的高位數(shù)據(jù)1st為高電平1. 8V(代表高位數(shù)據(jù)為1)，然后控制邏輯電路根 據(jù)讀取出的高位數(shù)據(jù)結(jié)果，選擇Vref3 (1. 64V)與輸入電壓Vin進行比較，第一反相器輸出 端Vout的輸出電壓為0V，讀取的低位數(shù)據(jù)進入第二D觸發(fā)器中，再由第二D觸發(fā)器的反相 輸出端輸出真實的低位數(shù)據(jù)2nd為高電平1. 8V(代表低位數(shù)據(jù)為1)，故本實用新型所設(shè)計 的改進電路在節(jié)省了功耗的基礎(chǔ)之上依然可以正確的讀取出STT-RAM所存儲的數(shù)據(jù)，本實 用新型中圖3電路所采用的關(guān)鍵MOS管尺寸如表3所示。
[0045] 以上是本實用新型的較佳實施例，凡依本實用新型技術(shù)方案所作的改變，所產(chǎn)生 的功能作用未超出本實用新型技術(shù)方案的范圍時，均屬于本實用新型的保護范圍。
【主權(quán)項】
1. 一種基于兩級放大器的低功耗STT-RAM讀取電路，其特征在于：包括控制電路、并行 磁隧道結(jié)、開環(huán)放大器、控制邏輯電路、第一反相器、第一D觸發(fā)器、第二D觸發(fā)器；所述控制 電路、并行磁隧道結(jié)、開環(huán)放大器兩兩相互連接，所述開環(huán)放大器還連接至所述控制邏輯電 路和第一反相器，所述第一反相器與所述第一D觸發(fā)器和第二D觸發(fā)器連接；還包括一時鐘 輸出模塊，所述時鐘輸出模塊的第一時鐘信號輸出端和第二時鐘信號輸出端分別與所述第 一D觸發(fā)器和第二D觸發(fā)器的時鐘控制輸入端連接。2. 根據(jù)權(quán)利要求1所述的基于兩級放大器的低功耗STT-RAM讀取電路，其特征在于： 所述控制電路包括信號控制器、第二反相器、第十至第十二MOS管，所述信號控制器的控制 端口與所述第二反相器的輸入端、第十一MOS管的柵極及第十二MOS管的柵極連接，所述第 二反相器的輸出端與所述第十MOS管的柵極連接，所述第十MOS管的漏極、第十一MOS管的 漏極連接至所述開環(huán)放大器，所述第十MOS管的源極接地，所述第十二MOS管的漏極連接至 所述并行磁隧道結(jié)，所述第十二MOS管的源極接地。3. 根據(jù)權(quán)利要求2所述的基于兩級放大器的低功耗STT-RAM讀取電路，其特征在于： 所述開環(huán)放大器包括第一至第九MOS管，所述第一MOS管的源極、第二MOS管的源極、第六 MOS管的源極和第八MOS管的源極均連接至VDD端，所述第一MOS管的柵極與第二MOS管的 柵極連接，所述第六MOS管的柵極與第一MOS管的漏極相連接至第三MOS管的漏極，所述第 八MOS管的柵極與第二MOS管的漏極相連接至第四MOS管的漏極，所述第三MOS管的源極 與第四MOS管的源極相連接至第五MOS管的漏極，所述第五MOS管的源極連接至地，所述第 六MOS管的漏極連接第七MOS管的漏極、第七MOS管的柵極及第九MOS管的柵極，所述第七 MOS管的源極接GND，所述第八MOS管的漏極與第九MOS管的漏極相連接至所述第一反相器 的輸入端，所述第九MOS管的源極接地，所述第三MOS管的柵極和第一MOS管的源極分別連 接至所述并行磁隧道結(jié)的兩端，且第三MOS管的柵極還與所述第十二MOS管的漏極連接，所 述第四MOS管的柵極連接至所述控制邏輯電路，所述第五MOS管的柵極與所述第十MOS管 的漏極、第十一MOS管的漏極連接。4. 根據(jù)權(quán)利要求1所述的基于兩級放大器的低功耗STT-RAM讀取電路，其特征在于： 所述控制邏輯電路還連接有一用于為其提供參考電壓的外部電壓輸出電路。5. 根據(jù)權(quán)利要求4所述的基于兩級放大器的低功耗STT-RAM讀取電路，其特征在于： 所述控制邏輯電路包括由第一D觸發(fā)器反相輸出信號和第一時鐘信號輸出端輸出的第一 時鐘信號控制的雙向開關(guān)電路，所述雙向開關(guān)電路包括相互連接的第一雙向開關(guān)和第二雙 向開關(guān)，所述雙向開關(guān)電路用于控制第四MOS管柵極與所述外部電壓輸出電路的第一、第 二和第三參考電壓輸出端的連接。6. 根據(jù)權(quán)利要求1所述的基于兩級放大器的低功耗STT-RAM讀取電路，其特征在于： 所述第一D觸發(fā)器和第二D觸發(fā)器的反相輸出端分別輸出所述并行磁隧道結(jié)中存儲的高位 數(shù)據(jù)和低位數(shù)據(jù)。7. 根據(jù)權(quán)利要求2所述的基于兩級放大器的低功耗STT-RAM讀取電路，其特征在于： 所述時鐘輸出模塊包括第一延時電路、第二延時電路、第三雙向開關(guān)和第四雙向開關(guān)，所述 第一延時電路和第二延時電路連接至所述信號控制器的控制端口，所述第三雙向開關(guān)和第 四雙向開關(guān)分別用于控制第一延時電路和第二延時電路與第一時鐘信號輸出端和第二時 鐘信號輸出端的連接。
【專利摘要】本實用新型涉及一種基于兩級放大器的低功耗STT-RAM讀取電路，包括控制電路、并行磁隧道結(jié)、開環(huán)放大器、控制邏輯電路、第一反相器、第一D觸發(fā)器、第二D觸發(fā)器；所述控制電路、并行磁隧道結(jié)、開環(huán)放大器兩兩相互連接，所述開環(huán)放大器還連接至所述控制邏輯電路和第一反相器，所述第一反相器與所述第一D觸發(fā)器和第二D觸發(fā)器連接；還包括一時鐘輸出模塊，所述時鐘輸出模塊的第一時鐘信號輸出端和第二時鐘信號輸出端分別與所述第一D觸發(fā)器和第二D觸發(fā)器的時鐘控制輸入端連接。本實用新型具有較快的讀取速度、較小的硬件消耗、較低的成本等優(yōu)點。
【IPC分類】G11C11/16
【公開號】CN204632340
【申請?zhí)枴緾N201520242390
【發(fā)明人】魏榕山, 劉德鑫, 林心禹, 錢振煌, 于靜, 張澤鵬
【申請人】福州大學
【公開日】2015年9月9日
【申請日】2015年4月21日