一種利用負(fù)電壓進(jìn)入芯片測試模式的電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于集成電路設(shè)計(jì)領(lǐng)域，提出了一種復(fù)用I/O管腳并需要配合施加負(fù)電壓才能進(jìn)入測試模式的電路，簡化了生產(chǎn)測試流程，方便在芯片出現(xiàn)問題時(shí)分析調(diào)試。
【背景技術(shù)】
[0002]半導(dǎo)體工藝中可能引發(fā)各種失效:材料的缺陷以及工藝偏差都可能導(dǎo)致芯片中電路的短路、斷路以及器件結(jié)間穿通等問題。而這樣的物理失效必然導(dǎo)致電路功能或者性能方面的故障。
[0003]通過有效地測試手段用以定位生產(chǎn)制造過程中的故障并且確保連線、晶體管等基本成分生產(chǎn)制造的正確性。原始的設(shè)計(jì)需要進(jìn)行修改，加入只在測試過程中才使用的測試邏輯。測試邏輯不僅便于高質(zhì)量測試向量的自動產(chǎn)生，同時(shí)也提供診斷失效器件的高效率方法。
[0004]故障的檢測包括故障的激活以及故障的傳遞兩個(gè)步驟。在器件管腳上加入一組特定的激勵(lì)信號，激勵(lì)信號傳遞到存在故障的節(jié)點(diǎn)時(shí)，該節(jié)點(diǎn)會呈現(xiàn)出錯(cuò)誤的狀態(tài)，這一過程稱為故障的激活，并且稱這一特定的故障具有可控制性。同時(shí)還要考慮將故障傳遞到芯片的輸出管腳上便于觀測到與預(yù)期不一樣的結(jié)果，這樣的故障也稱為具有可觀察性。由于電路結(jié)構(gòu)、單元和互聯(lián)的高度復(fù)雜，確保每一個(gè)故障都同時(shí)滿足可控制性和可觀察性的要求就變得非常困難，傳遞的測試數(shù)據(jù)和故障狀態(tài)非常容易被“淹沒”在復(fù)雜的電路結(jié)構(gòu)和電路互聯(lián)中，時(shí)序邏輯設(shè)計(jì)中更是如此。所以尋求在設(shè)計(jì)電路中加入某些規(guī)則的傳遞機(jī)制，方便信息的輸入和導(dǎo)出，這樣可以極大地改善故障的可控制性和可觀察性。
[0005]通常1C產(chǎn)品都具有多個(gè)狀態(tài)模式，最常見的是工作模式和測試模式，前者為芯片正常應(yīng)用時(shí)的狀態(tài)，后者是芯片生產(chǎn)測試階段的狀態(tài)。
[0006]芯片封裝過程中產(chǎn)生的應(yīng)力對芯片的性能有一定的影響，所以大部分對精度要求高的芯片都會選擇在封裝后做電路修調(diào)。這會帶來一個(gè)問題，即通常情況下封裝后的芯片管腳都是應(yīng)用中需要用到的管腳，如果要復(fù)用這些管腳進(jìn)入測試模式來實(shí)現(xiàn)電路修調(diào)，則需要確保芯片正常應(yīng)用時(shí)客戶不會觸發(fā)或者說再次進(jìn)入測試模式，所以設(shè)計(jì)者一般會在芯片內(nèi)預(yù)留一些fuse和控制電路，當(dāng)完成電路修調(diào)后就熔斷這些fuse，使得測試模式不可進(jìn)入。上述這種方法涉及到OTP、MTP和flash等非易失性的存儲模塊，這些都會增加芯片成本和設(shè)計(jì)的復(fù)雜度。
[0007]因此，現(xiàn)有技術(shù)存在缺陷，需要改進(jìn)。
【實(shí)用新型內(nèi)容】
[0008]本實(shí)用新型要解決的問題在于提供一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，以解決上述【背景技術(shù)】中提出的問題。
[0009]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供如下技術(shù)方案:
[0010]一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，包括開關(guān)管M0、開關(guān)管M1、電阻R0和非門19，所述開關(guān)管MO的源極連接電源VDD，開關(guān)管M0的漏極連接芯片管腳P1和開關(guān)管Ml的漏極，開關(guān)管M0的柵極連接電阻R0、開關(guān)管Ml的柵極、開關(guān)管M2的柵極和開關(guān)管M3的柵極，電阻R0的另一端接地，開關(guān)管M3的源極連接電源VDD，開關(guān)管Ml的源極連接開關(guān)管M2的源極和非門19的輸入端B，非門19的輸入端A連接觸發(fā)器DFF5的ON腳，觸發(fā)器DFF5的CP腳連接管腳PFI。
[0011]作為本實(shí)用新型的優(yōu)選方案:所述觸發(fā)器DFF5的型號為B418。
[0012]優(yōu)選的，所述芯片管腳P1和管腳PFI分別是芯片封裝后的I/O管腳。
[0013]優(yōu)選的，所述芯片管腳P1施加的電壓為負(fù)電壓。進(jìn)一步而言，所述負(fù)電壓為直流電壓或脈沖電壓。
[0014]優(yōu)選的，所述開關(guān)管Ml為NM0S管、M0S管或三極管。
[0015]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是:本實(shí)用新型提出了一種復(fù)用I/O管腳并需要配合施加負(fù)電壓才能進(jìn)入測試模式的電路，在工藝不具備非易失性存儲的條件下，仍然能在芯片封裝后具有多個(gè)狀態(tài)模式，并且不會影響到客戶正常應(yīng)用。
【附圖說明】
[0016]圖1為利用負(fù)電壓進(jìn)入芯片測試模式的電路的電路圖。
【具體實(shí)施方式】
[0017]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0018]請參閱圖1，一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，包括開關(guān)管M0、開關(guān)管M1、電阻R0和非門19，所述開關(guān)管M0的源極連接電源VDD，開關(guān)管M0的漏極連接芯片管腳P1和開關(guān)管Ml的漏極，開關(guān)管M0的柵極連接電阻R0、開關(guān)管Ml的柵極、開關(guān)管M2的柵極和開關(guān)管M3的柵極，電阻R0的另一端接地，開關(guān)管M3的源極連接電源VDD，開關(guān)管Ml的源極連接開關(guān)管M2的源極和非門19的輸入端B，非門19的輸入端A連接觸發(fā)器DFF5的0N腳，觸發(fā)器DFF5的CP腳連接管腳PFI。
[0019]觸發(fā)器DFF5的型號為B418。
[0020]本實(shí)用新型的工作原理是:電路中的P1和PFI是芯片封裝后的2個(gè)I/O管腳，當(dāng)P1在0?VDD的正常工作電壓范圍內(nèi)時(shí)，由于VG節(jié)點(diǎn)電壓值為GND，所以Ml不開啟、M2和M3開啟，使得TM節(jié)點(diǎn)的電壓值為VDD，而DFF5經(jīng)過上電復(fù)位后的QN節(jié)點(diǎn)的電壓值也為VDD，使得19這個(gè)與非門的邏輯輸出為“0”即GND，這時(shí)不論P(yáng)FI上出現(xiàn)什么樣的波形，都不會改變DFF5的輸出QN = “1”這個(gè)狀態(tài)，該狀態(tài)作為芯片正常工作的標(biāo)識，當(dāng)在P1上施加負(fù)電壓時(shí)，只要該負(fù)電壓絕對值大于Ml的溝道開啟電壓，即閾值電壓VTH，，M1管就會開啟，由于M2和M3組成的上拉電路能力較弱，所以TM節(jié)點(diǎn)的電壓被拉低至“0”，隨后與非門19，邏輯輸出變?yōu)椤?”，這時(shí)只要PFI管腳上提供一個(gè)時(shí)鐘信號，QN的邏輯輸出就會變成“0”，之后不論P(yáng)FI上出現(xiàn)什么樣的波形，都不會改變QN的狀態(tài)，除非DFF5被復(fù)位，該狀態(tài)就作為芯片進(jìn)入測試模式的標(biāo)識。P1上施加的負(fù)電壓可以是直流電壓也可以是脈沖電壓；M1不僅限于NMOS管，也可以是其他類型的MOS管，或者三極管，多組串聯(lián)或并聯(lián)也屬于本電路結(jié)構(gòu)的保護(hù)范圍。上述中，“ 1”對應(yīng)的電壓值為VDD，而“ 0 ”對應(yīng)的電壓值為GND。
[0021]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是:本實(shí)用新型提出了一種復(fù)用I/O管腳并需要配合施加負(fù)電壓才能進(jìn)入測試模式的電路，在工藝不具備非易失性存儲的條件下，仍然能在芯片封裝后具有多個(gè)狀態(tài)模式，并且不會影響到客戶正常應(yīng)用。
【主權(quán)項(xiàng)】
1.一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，包括開關(guān)管M0、開關(guān)管M1、電阻R0和非門19，其特征在于，所述開關(guān)管M0的源極連接電源VDD，開關(guān)管M0的漏極連接芯片管腳P1和開關(guān)管Ml的漏極，開關(guān)管M0的柵極連接電阻R0、開關(guān)管Ml的柵極、開關(guān)管M2的柵極和開關(guān)管M3的柵極，電阻R0的另一端接地，開關(guān)管M3的源極連接電源VDD，開關(guān)管Ml的源極連接開關(guān)管M2的源極和非門19的輸入端B，非門19的輸入端A連接觸發(fā)器DFF5的ON腳，觸發(fā)器DFF5的CP腳連接芯片管腳PFI。2.根據(jù)權(quán)利要求1所述的一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，其特征在于，所述觸發(fā)器DFF5的型號為B418。3.根據(jù)權(quán)利要求1所述的一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，其特征在于，所述芯片管腳P1和管腳PFI分別是芯片封裝后的I/O管腳。4.根據(jù)權(quán)利要求1所述的一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，其特征在于，所述芯片管腳P1施加的電壓為負(fù)電壓。5.根據(jù)權(quán)利要求4所述的一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，其特征在于，所述負(fù)電壓為直流電壓或脈沖電壓。6.根據(jù)權(quán)利要求1所述的一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，其特征在于，所述開關(guān)管Ml為NM0S管、M0S管或三極管。
【專利摘要】本實(shí)用新型公開了一種利用負(fù)電壓進(jìn)入芯片測試模式的電路，所述開關(guān)管M0的源極連接電源VDD，開關(guān)管M0的漏極連接芯片管腳P1和開關(guān)管M1的漏極，開關(guān)管M0的柵極連接電阻RO、開關(guān)管M1的柵極、開關(guān)管M2的柵極和開關(guān)管M3的柵極，電阻R0的另一端接地，開關(guān)管M3的源極連接電源VDD，開關(guān)管M1的源極連接開關(guān)管M2的源極和非門I9的輸入端B，非門I9的輸入端A連接觸發(fā)器DFF5的ON腳，觸發(fā)器DFF5的CP腳連接芯片管腳PFI。本實(shí)用新型提出了一種復(fù)用I/O管腳并需要配合施加負(fù)電壓才能進(jìn)入測試模式的電路，在工藝不具備非易失性存儲的條件下，仍然能在芯片封裝后具有多個(gè)狀態(tài)模式，并且不會影響到客戶正常應(yīng)用。
【IPC分類】H01L21/66, G11C29/56
【公開號】CN204966058
【申請?zhí)枴緾N201520726843
【發(fā)明人】阮為
【申請人】芯佰微電子（北京）有限公司
【公開日】2016年1月13日
【申請日】2015年9月18日