集成電路及用于相變非易失性存儲器器件的行解碼器電路的制作方法
【專利摘要】本公開涉及集成電路及用于相變非易失性存儲器器件的行解碼器電路。該集成電路包括相變存儲器(PCM)單元的陣列、耦合至PCM單元的陣列的多個(gè)字線以及耦合至多個(gè)字線的行解碼器電路。行解碼器電路包括第一低壓邏輯門和耦合至第一低壓邏輯門的第一高壓電平移位器。行解碼器電路還包括第二低壓邏輯門、耦合至第二低壓邏輯門的第二高壓電平移位器以及耦合至第二低壓邏輯門的第一低壓邏輯電路。另外，行解碼器電路包括耦合至第二低壓邏輯門的第二低壓邏輯電路以及具有耦合至第一和第二低壓邏輯門的輸出的輸入和耦合至所選擇的字線的輸出的低壓字線驅(qū)動器。
【專利說明】
集成電路及用于相變非易失性存儲器器件的行解碼器電路
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及存儲器領(lǐng)域，并且更特別地涉及用于非易失性存儲器器件的行解碼器。
【背景技術(shù)】
[0002]非易失性相變存儲器(PCM)包含具有在具有不同電特性的相位之間切換的能力的材料。例如，這些材料可以在無序非晶相與有序結(jié)晶相或多晶相之間切換，并且兩個(gè)相位與明顯不同的值的電阻率相關(guān)聯(lián)并且因此與存儲數(shù)據(jù)的不同值相關(guān)聯(lián)。例如，被稱為硫?qū)倩锘蜓鯇倩锏闹芷诒淼牡诹逯械脑?、諸如碲(Te)、砸(Se)或銻(Sb)可以有利地用于相變存儲器單元。特別地，由鍺(Ge)、鋪(Sb)和碲(Te)制成的被稱為GST的合金(具有化學(xué)組成Ge2Sb2Te5)當(dāng)前廣泛地用在這些存儲器單元中。
[0003]相變可以通過設(shè)置成與氧屬化物材料的相應(yīng)區(qū)域接觸的電阻電極通過局部增加氧屬化物材料的單元的溫度來獲得。訪問器件、例如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)連接至加熱器并且使得電編程電流能夠選擇性地流動通過相應(yīng)的加熱器。這一電流通過焦耳效應(yīng)生成用于相變的溫度。特別地，當(dāng)氧屬化物材料處于非晶狀態(tài)時(shí)，通過高的電阻率(“RESET”狀態(tài))，施加某個(gè)持續(xù)時(shí)間和幅度的電流/電壓脈沖(或者適當(dāng)數(shù)目的電流/電壓脈沖)以使得氧屬化物材料能夠緩慢冷卻。經(jīng)過這一處理，氧屬化物材料的狀態(tài)發(fā)生改變并且從高電阻率狀態(tài)切換至低電阻率狀態(tài)(“SET”狀態(tài))。當(dāng)氧屬化物材料處于SET狀態(tài)時(shí)，施加某個(gè)適當(dāng)持續(xù)時(shí)間和高幅度的電流/電壓脈沖以引起氧屬化物材料返回高電阻率非晶狀態(tài)。
[0004]在讀取期間，通過施加足夠低以不會引起相變的電壓以及通過讀取在存儲器單元中流動的電流的值來檢測氧屬化物材料的狀態(tài)。由于電流與氧屬化物材料的電導(dǎo)率成比例，所以可以確定材料的狀態(tài)，并且因此也可以確定存儲器單元中存儲的數(shù)據(jù)。通常，PCM具有優(yōu)點(diǎn)，其包括高的可擴(kuò)展性和讀取速度以及低的電流消耗和高的效率。
[0005]非易失性PCM器件通常包括具有以行(字線一WL)和列(位線一 BL)組織的存儲器單元的存儲器陣列。每個(gè)存儲器單元包括存儲元件以及在相應(yīng)位線BL與參考電勢端子(例如接地GND)之間串聯(lián)連接的訪問元件。特別地，字線WL由沿著同一行對準(zhǔn)的訪問元件的全部控制端子的集合來定義。
[0006]存儲元件包括相變材料，例如硫?qū)倩?，并且能夠存儲與材料呈現(xiàn)的各種相位相關(guān)聯(lián)的電阻水平形式的數(shù)據(jù)。訪問元件可以包括N溝道互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管，N溝道CMOS晶體管的柵極端子連接至相應(yīng)字線WL，其漏極端子連接至存儲元件，并且其源極端子連接至參考電勢端子。訪問元件被控制和偏置成在被選擇時(shí)使得讀取/編程(修改)驅(qū)動電流能夠流動通過存儲元件，從而在相應(yīng)讀取/編程操作期間具有適當(dāng)?shù)闹怠?br>[0007]列解碼器和行解碼器實(shí)現(xiàn)了在每次尋址時(shí)基于在存儲器單元的輸入處、并且特別地是對應(yīng)字線WL和位線BL的輸入處接收的地址信號進(jìn)行選擇，以使得能夠?qū)⑵淦玫竭m當(dāng)?shù)碾妷汉碗娏髦?。列解碼器另外有利地被配置成在每次被選擇時(shí)在內(nèi)部定義朝著存儲器陣列的位線BL的兩個(gè)不同的路徑。例如，一個(gè)路徑是讀取路徑，其用于在所選擇的位線BL與感測放大器級之間選擇性地產(chǎn)生傳導(dǎo)路徑以將尋址的存儲器單元中循環(huán)的電流與參考電流相比較從而確定所存儲的數(shù)據(jù)。第二路徑是編程路徑，其用于在所選擇的位線BL與驅(qū)動級之間選擇性地產(chǎn)生傳導(dǎo)路徑，其被配置成供應(yīng)高電流用于在SET和RESET狀態(tài)下在編程操作期間生成狀態(tài)變化。
[0008]在PCM的特定情況下，還已知，與編程操作相比，讀取操作使用較低的值用于向字線施加的偏置電壓，以使得期望的電流能夠通過存儲元件，尤其是在使用MOS類型的選擇器晶體管時(shí)。例如，可以在讀取期間使用1.2V的值以及在編程期間使用2.8V的值。在這點(diǎn)上，存儲器器件利用兩個(gè)內(nèi)部可用的電源電壓工作。這包括第一電源電壓Vdd和第二電源電壓Vcc，Vdd具有大致在1.08V到1.32V之間的邏輯值，例如為1.2V，Vcc具有更高的值，通常在3V到3.6V之間。在存儲器器件內(nèi)，另外通過例如電平移位器級生成中間電壓，其用于存儲器單元的編程操作。
[0009]現(xiàn)在參考圖1描述現(xiàn)有的行解碼器20的示例，其中解碼信號耦合至NAND(與非)門21的輸入。NAND門21的輸出通過NMOS開關(guān)22被施加給高壓反相器23的輸入。反相器23的輸出作為反饋通過PMOS開關(guān)24被提供給反相器的輸入，以迫使反相器23的輸入變?yōu)槿?full positive)電壓并且避免通過反相器的靜態(tài)電流消耗。另外，反相器的輸出被施加給字線WL驅(qū)動器電路裝置的輸入，WL驅(qū)動器電路裝置進(jìn)一步驅(qū)動存儲器陣列中的字線WL。
[0010]現(xiàn)在參考圖2描述現(xiàn)有的預(yù)解碼器級30的示例，其包括數(shù)字邏輯31以及用于將低壓信號轉(zhuǎn)化為高壓信號的兩個(gè)電平移位器32、33。
[0011]參考圖3闡釋現(xiàn)有的行解碼器40。例如，預(yù)解碼級包括高壓電平移位器32、33和高壓邏輯41、42。預(yù)解碼級的輸出被施加給高壓NAND門43的輸入，其還進(jìn)一步驅(qū)動高壓字線WL驅(qū)動器44。特別地，電路裝置40包括高壓晶體管，因?yàn)楦邏涸诰幊滩僮髦斜粋鬟f到字線WL上。
[0012]由于行解碼器(包括預(yù)解碼器和字線WL驅(qū)動器)中高壓晶體管的使用，字線WL的快速充電可能由于高壓晶體管的較低的跨導(dǎo)而受到影響。因此，讀取操作訪問定時(shí)也可能受到影響。另外，高壓晶體管大于低壓晶體管并且使用更多面積。雖然以低壓執(zhí)行讀取操作，然而高壓電平移位器在字線WL充電路徑中，導(dǎo)致在讀取操作期間電平移位器中的開關(guān)。因此，這導(dǎo)致更多功耗。
【實(shí)用新型內(nèi)容】
[0013]本公開的目的是提供一種集成電路及用于相變非易失性存儲器器件的行解碼器電路，以至少部分地解決現(xiàn)有技術(shù)中的上述問題。
[0014]根據(jù)本公開的一個(gè)方面，提供了一種集成電路包括相變存儲器(PCM)單元的陣列、耦合至PCM單元的陣列的多個(gè)字線、以及耦合至多個(gè)字線的行解碼器電路。行解碼器電路包括第一低壓邏輯門、以及具有耦合至第一低壓邏輯門的輸入的輸出的第一高壓電平移位器，其中高壓大于低壓。另外，行解碼器電路包括第二低壓邏輯門、具有耦合至第二低壓邏輯門的輸入的輸出的第二高壓電平移位器、以及具有耦合至第二低壓邏輯門的輸入的輸出的第一低壓邏輯電路。另外，行解碼器包括具有耦合至第二低壓邏輯門的輸入的輸出的第二低壓邏輯電路、以及具有耦合至第一和第二低壓邏輯門的輸出的輸入以及耦合至多個(gè)字線中的所選擇的字線的輸出的低壓字線驅(qū)動器。
[0015]根據(jù)一個(gè)實(shí)施例，所述第一低壓邏輯門和所述第二低壓邏輯門均包括NAND門。
[0016]根據(jù)一個(gè)實(shí)施例，所述行解碼器電路被配置成分別在讀取操作和修改操作期間交替地啟用第一低壓路徑和第二高壓路徑。
[0017]根據(jù)一個(gè)實(shí)施例，所述第一低壓電路包括:第三低壓邏輯門，被配置成接收預(yù)解碼的邏輯信號；第一反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入;第二反相器，耦合至所述第一反相器的輸出并且具有耦合至所述字線驅(qū)動器的輸出；以及第三反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入并且具有耦合至所述第二低壓邏輯門的輸入的輸出。
[0018]根據(jù)一個(gè)實(shí)施例，所述第二低壓電路包括:第四低壓邏輯門，被配置成接收所述預(yù)解碼的邏輯信號；第四反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入;第五反相器，耦合至所述第四反相器的輸出并且具有耦合至所述第二低壓邏輯門的輸入的輸出；以及第六反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入并且具有耦合至所述字線驅(qū)動器的輸出。
[0019]根據(jù)一個(gè)實(shí)施例，所述第一反相器包括第一PMOS晶體管和第一匪OS晶體管，所述第一 PMOS晶體管的柵極端子和所述第一 NMOS晶體管的柵極端子耦合在一起以接收預(yù)解碼的邏輯信號并且所述第一 PMOS晶體管的漏極端子和所述第一 NMOS晶體管的漏極端子一起耦合至所述第二反相器的輸入。
[0020]根據(jù)一個(gè)實(shí)施例，所述第二反相器包括第二PMOS晶體管和第三匪OS晶體管，所述第二 PMOS晶體管的柵極端子和所述第三NMOS晶體管的柵極端子一起耦合至所述第一反相器的輸出并且所述第二 PMOS晶體管的漏極端子和所述第三NMOS晶體管的漏極端子耦合在一起。
[0021 ]根據(jù)一個(gè)實(shí)施例，所述第三反相器包括第四PMOS晶體管和第四匪OS晶體管，所述第四PMOS晶體管的柵極端子和所述第四NMOS晶體管的柵極端子一起耦合至所述第三低壓邏輯門的輸出并且所述第四PMOS晶體管的漏極端子和所述第四NMOS晶體管的漏極端子耦合在一起。
[0022]根據(jù)一個(gè)實(shí)施例，所述第四反相器包括第五PMOS晶體管和第六匪OS晶體管，所述第五PMOS晶體管的柵極端子和所述第六NMOS晶體管的柵極端子耦合在一起以接收預(yù)解碼的邏輯信號并且所述第五PMOS晶體管的漏極端子和所述第六NMOS晶體管的漏極端子一起耦合至所述第五反相器的輸入。
[0023]根據(jù)一個(gè)實(shí)施例，所述第五反相器包括第六PMOS晶體管和第八匪OS晶體管，所述第六PMOS晶體管的柵極端子和所述第八NMOS晶體管的柵極端子一起耦合至所述第四反相器的輸出。
[0024]根據(jù)一個(gè)實(shí)施例，所述第六反相器包括第八PMOS晶體管和第九匪OS晶體管，所述第八PMOS晶體管的柵極端子和所述第九NMOS晶體管的柵極端子一起耦合至所述第四低壓邏輯門的輸出并且所述第八PMOS晶體管的漏極端子和所述第九NMOS晶體管的漏極端子耦合在一起。
[0025]根據(jù)本公開的另一方面，提供了一種用于相變非易失性存儲器器件的行解碼器電路，所述相變非易失性存儲器器件包括多個(gè)相變存儲器單元和耦合至所述多個(gè)相變存儲器單元的多個(gè)字線，所述行解碼器電路包括:第一低壓邏輯門；第一高壓電平移位器，具有耦合至所述第一低壓邏輯門的輸入的輸出，所述高壓大于所述低壓;第二低壓邏輯門；第二高壓電平移位器，具有耦合至所述第二低壓邏輯門的輸入的輸出；第一低壓邏輯電路，具有耦合至所述第二低壓邏輯門的輸入的輸出；第二低壓邏輯電路，具有耦合至所述第二低壓邏輯門的輸入的輸出；以及字線驅(qū)動器，具有耦合至所述第一低壓邏輯門和所述第二低壓邏輯門的輸出的輸入以及耦合至所述多個(gè)字線中的所選擇的字線的輸出。
[0026]根據(jù)一個(gè)實(shí)施例，所述第一低壓邏輯門和所述第二低壓邏輯門均包括NAND門。
[0027]根據(jù)一個(gè)實(shí)施例，所述行解碼器電路被配置成分別在讀取操作和修改操作期間交替地啟用第一低壓路徑和第二高壓路徑。
[0028]根據(jù)一個(gè)實(shí)施例，所述第一低壓電路包括:第三低壓邏輯門，被配置成接收預(yù)解碼的邏輯信號；第一反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入;第二反相器，耦合至所述第一反相器的輸出并且具有耦合至所述第二低壓邏輯門的輸入的輸出；以及第三反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入并且具有耦合至所述字線驅(qū)動器的輸出。
[0029]根據(jù)一個(gè)實(shí)施例，所述第二低壓電路包括:第四低壓邏輯門，被配置成接收所述預(yù)解碼的邏輯信號；第四反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入;第五反相器，耦合至所述第四反相器的輸出并且具有耦合至所述第二低壓邏輯門的輸入的輸出；以及第六反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入并且具有耦合至所述字線驅(qū)動器的輸出。
[0030]在另一實(shí)施例中，公開了一種使用耦合至相變存儲器單元的陣列的行解碼器電路的方法。行解碼器電路包括第一預(yù)解碼器級和第二預(yù)解碼器級，每個(gè)預(yù)解碼器級分別具有高壓電平移位器和低壓邏輯電路，高壓電平移位器在修改操作期間限定高壓路徑并且低壓邏輯電路在讀取操作期間限定低壓路徑，并且第一和第二預(yù)解碼器級的輸出耦合至第一和第二低壓邏輯門，第一和第二低壓邏輯門具有耦合至字線驅(qū)動器的輸出。方法包括:在讀取操作期間迫使高壓電平移位器中的每個(gè)進(jìn)入已知狀態(tài)以激活低壓路徑;在修改操作期間迫使低壓邏輯電路中的每個(gè)進(jìn)入已知狀態(tài)以激活高壓路徑；向第一和第二低壓邏輯門施加第一和第二預(yù)解碼器級的輸出；以及利用第一和第二低壓邏輯門的輸出驅(qū)動字線驅(qū)動器。
[0031]根據(jù)本公開的實(shí)施例能夠提供多種有益效果。例如，由于低壓晶體管的跨導(dǎo)與高壓晶體管相比非常高，所以WL充電時(shí)間遠(yuǎn)遠(yuǎn)更少。行解碼器還具有用于本地行解碼的更小的面積占用，這是由于WL驅(qū)動器中的低壓晶體管的使用。由于單獨(dú)的高壓和低壓路徑，每個(gè)路徑具有不同的設(shè)計(jì)約束并且因此可以根據(jù)相應(yīng)精確性約束來減小尺寸，這需要更少的面積。另外，跨在整個(gè)行驅(qū)動器中使用的結(jié)沒有電壓應(yīng)力。
【附圖說明】
[0032]圖1是非易失性存儲器器件(特別地是PCM類型)的部分以及對應(yīng)的現(xiàn)有技術(shù)的行解碼器的示意性電路圖；
[0033]圖2是現(xiàn)有技術(shù)的預(yù)解碼器級的示意性電路圖；
[0034]圖3是現(xiàn)有技術(shù)中的行解碼器的框圖；
[0035]圖4是根據(jù)本實(shí)用新型的非易失性存儲器器件(特別地是PCM類型)的部分的示意性電路圖；
[0036]圖5是根據(jù)本實(shí)用新型的實(shí)施例的行解碼器的框圖；
[0037]圖6是根據(jù)本實(shí)用新型的實(shí)施例的用作預(yù)解碼器的SPGEN級的示意性電路圖；
[0038]圖7是根據(jù)本實(shí)用新型的實(shí)施例的用作預(yù)解碼器的GPGEN級的示意性電路圖；
[0039]圖8是根據(jù)本實(shí)用新型的實(shí)施例的字線WL驅(qū)動器的示意性電路圖；
[0040]圖9是根據(jù)本實(shí)用新型的在讀取操作和修改操作期間的行解碼器的不同節(jié)點(diǎn)處的電壓的表格；
[0041]圖10是根據(jù)本實(shí)用新型的預(yù)解碼器級和行解碼器的WL驅(qū)動器的建議的定時(shí)預(yù)算的表示；以及
[0042]圖11是根據(jù)本實(shí)用新型的行解碼器的功耗的仿真結(jié)果。
【具體實(shí)施方式】
[0043]現(xiàn)在將在下文中參考其中示出本實(shí)用新型的優(yōu)選實(shí)施例的附圖更全面地描述本實(shí)用新型。然而，本實(shí)用新型可以用很多不同形式來實(shí)施，而不應(yīng)當(dāng)被理解為限于本文中給出的實(shí)施例。相反，這些實(shí)施例被提供以使得本公開能夠透徹和全面，并且向本領(lǐng)域技術(shù)人員全面地傳達(dá)本實(shí)用新型的范圍。相似的附圖標(biāo)記始終指代相似的元素。
[0044]初始參考圖4，現(xiàn)在描述整體表示為附圖標(biāo)記50的非易失性存儲器器件、特別是PCM類型的非易失性存儲器器件。特別地，非易失性存儲器器件50包括根據(jù)陣列字線WL和陣列位線BL布置的多個(gè)存儲器單元52的存儲器陣列51，其對于本領(lǐng)域技術(shù)人員而言已知。存儲器單元52彼此相同并且包括相變元件53和在操作上耦合至相變元件53的選擇器元件54。相變元件53包括相變材料(例如硫?qū)倩?，并且能夠存儲與相變材料呈現(xiàn)的各種相位相關(guān)聯(lián)的電阻水平形式的數(shù)據(jù)。在圖示實(shí)施例中，選擇器元件54是NMOS晶體管，NMOS晶體管的柵極端子連接至陣列字線WL，其漏極端子連接至相變元件，其源極端子連接至參考電勢(特別地是接地GND)。選擇器元件54被控制成在被選擇時(shí)使得讀取/編程電流能夠在相應(yīng)讀取/編程操作期間通過相變元件53。
[0045]存儲器器件50還包括選擇對應(yīng)于待尋址的存儲器單元52的陣列字線WL的行解碼器55以及選擇對應(yīng)于待尋址的存儲器單元的陣列位線BL的列解碼器(未示出)。
[0046]行解碼器55接收用沒有詳細(xì)圖示的已知方式生成的解碼地址信號和偏置信號。行解碼器55被配置以便尋址給定的陣列字線WL，即以便基于解碼地址信號來選擇給定的陣列字線WL以及以給定的電平實(shí)現(xiàn)其偏置。
[0047]現(xiàn)在參考圖5，現(xiàn)在描述行解碼器55的框圖。行解碼器55包括預(yù)解碼器級SPGEN 56和GPGEN 57，其每個(gè)可以分別包括高壓電平移位器58和59。高壓電平移位器58和59每個(gè)可以包括多個(gè)高壓晶體管。另外，預(yù)解碼器級SPGEN 56和GPGEN 57每個(gè)分別包括邏輯電路裝置LV邏輯60和61。高壓電平移位器58和59在存儲器的修改操作期間使用。低壓路徑在讀取操作期間使用。
[0048]在讀取操作期間，高壓電平移位器58和59被迫使變?yōu)橐阎獱顟B(tài)并且預(yù)解碼器級SPGEN 56和GPGEN 57的輸出分別被施加給低壓NAND門62和63。熟冊門62和63的輸出驅(qū)動WL驅(qū)動器64的柵極。WL驅(qū)動器64還包括低壓晶體管。NAND門62從高壓電平移位器58和59分別接收信號GP_HV和SP_HV，并且在其輸出處提供信號PGATEJlVt3NAND門63從級SPGEN 56和GPGEN 57分別接收信號GP_LV和SP_LV，并且在其輸出處提供信號PRE。因此，預(yù)解碼級SPGEN56和GPGEN 57的輸出以如下方式被生成和使用:該方式使得在修改或編程操作期間減少了低壓電路裝置中的可靠性問題，其通過使用高壓來執(zhí)行。
[0049]現(xiàn)在參考圖6，現(xiàn)在描述預(yù)解碼級SPGEN 56的示意性電路圖，其包括具有高壓晶體管和低壓邏輯的高壓電平移位器58。最終的驅(qū)動器長度取決于電容負(fù)載來維持。高壓電平移位器58在其輸入處接收信號SP、SPN-LV、PROG_LV和PR0GN-LV，并且在其輸出處生成信號SPJW0
[0050]預(yù)解碼級SPGEN56包括NAND門65，其在其輸上接收預(yù)解碼的邏輯信號并且其輸出親合至反相器66和反相器67的輸入。反相器67由PMOS晶體管68和NMOS晶體管69形成，這兩個(gè)晶體管是低壓晶體管(即利用不高于第一電源電壓的電壓來操作)，并且其柵極端子一起耦合至NAND門65的輸出，并且其漏極端子耦合在一起并且耦合至反相器70的輸入和NMOS晶體管80的漏極端子。兩個(gè)NMOS晶體管69和80的源極端子耦合至參考電壓。晶體管80的柵極端子耦合至PR0GN_LV。反相器70由PMOS晶體管71和匪OS晶體管72形成，并且其柵極端子一起耦合至反相器67的輸出并且其漏極端子耦合在一起并且耦合至SPN_LV JMOS晶體管68的源極端子耦合至PMOS晶體管73的漏極端子，PMOS晶體管73的源極端子耦合至Vdda并且其柵極耦合至PR0GN_LV。
[0051 ]類似地，反相器66由PMOS晶體管74和匪OS晶體管75形成，并且其柵極端子一起耦合至NAND門65的輸出并且其漏極端子耦合在一起并且耦合至NOT(非)門77的輸入以及NMOS晶體管76的漏極端子。NMOS晶體管76的源極端子耦合至參考電壓并且其柵極耦合至PR0G_LVoNOT門77的輸出耦合至NOT門79的輸入，NOT門79的輸出為SPJVt3PMOS晶體管74的源極端子耦合至PMOS晶體管78的漏極端子，PMOS晶體管78的源極端子耦合至Vdda并且其柵極耦合至PR0G_LV。晶體管75的源極端子耦合至接地。
[0052]現(xiàn)在參考圖7，現(xiàn)在描述預(yù)解碼級GPGEN 57的示意性電路圖，其類似于SPGEN 56，但是不同之處在于最終驅(qū)動器長度，其基于待充電的電容負(fù)載來決定。GPGEN 57包括具有高壓晶體管和低壓邏輯的高壓電平移位器59。高壓電平移位器59在其輸入處接收信號GP、GPN_LV、PR0G_LV和PR0GN_LV，并且在其輸出處生成信號GP_HV。
[0053]預(yù)解碼級GPGEN 57包括NAND門81，NAND門81在其輸入處接收預(yù)解碼的邏輯信號并且其輸出耦合至反相器82和反相器83的輸入。反相器83由PMOS晶體管84和NMOS晶體管85形成，這兩個(gè)晶體管都是低壓晶體管并且其柵極端子一起耦合至NAND門81的輸出并且其漏極端子親合在一起并且親合至反相器86的輸入以及NMOS晶體管96的漏極端子。兩個(gè)NMOS晶體管85和96的源極端子耦合至參考電壓。晶體管96的柵極端子耦合至PR0GN_LV。
[0054]反相器86由PMOS晶體管87和NMOS晶體管88形成，并且PMOS晶體管87和NMOS晶體管88的柵極端子一起耦合至反相器83的輸出并且其漏極端子耦合在一起并且耦合至GPN_LV。PMOS晶體管84的源極端子耦合至PMOS晶體管89的漏極端子，PMOS晶體管89的源極端子耦合至Vdda并且其柵極耦合至PR0GN_LV。
[0055]反相器82由PMOS晶體管90和NMOS晶體管91形成，并且PMOS晶體管90和NMOS晶體管91的柵極端子一起耦合至NAND門81的輸出并且其漏極端子耦合在一起并且耦合至GP_LV和匪OS晶體管92的漏極端子。NMOS晶體管92的源極端子耦合至參考電壓并且其柵極耦合至PROGJVt3PMOS晶體管90的源極端子耦合至PMOS晶體管94的漏極端子，PMOS晶體管94的源極端子耦合至Vdda并且其柵極耦合至PROG_LV。晶體管91的源極端子耦合至參考電壓。
[0056]現(xiàn)在參考圖8，現(xiàn)在描述WL驅(qū)動器64的示意性電路圖。如以上所描述的，NAND門62和63以及WL驅(qū)動器64包括低壓晶體管。NAND門62在其耦合至PMOS晶體管97的柵極的輸出處提供信號PGATEJlVt3NAND門63在其耦合至反相器98的輸入的輸出處提供信號PRE。反相器98由PMOS晶體管99和NMOS晶體管100形成，這兩個(gè)晶體管都是低壓晶體管并且其柵極端子一起耦合至NAND門63的輸出并且其漏極端子耦合在一起并且耦合至字線WL JMOS晶體管97的源極端子耦合至VXS并且其漏極端子耦合至PMOS晶體管99的源極端子。
[0057]匪OS晶體管100的源極端子耦合至匪OS晶體管101和102的漏極端子，匪OS晶體管101和102的源極端子耦合至參考電壓。匪OS晶體管101的柵極耦合至SPGEN 56的反相器70的輸出并且接收信號SPN_LVο匪OS晶體管102的柵極耦合至GPGEN 57的反相器86的輸出并且接收信號GPN_LV。
[0058]如附圖中所圖示的，低壓路徑和高壓路徑被分離以分別用于讀取操作和修改操作。
[0059]—種使用行解碼器的方法包括:在讀取操作期間，激活低壓路徑使得PGATE_HV信號(如圖8所示)被鉗位至參考電壓并且PRE信號被切換以改變WL驅(qū)動器64的柵極并且選擇/取消選擇字線WL。類似地，在修改操作期間，PRE信號被固定至電壓(即共源共柵電壓)并且PGATE_HV信號被切換以選擇/取消選擇字線WL JXS信號在存儲器讀取操作期間去往Vdd電平并且在修改操作期間去往高電壓。
[0060]圖9中示出了在讀取操作和修改操作期間不同節(jié)點(diǎn)處的電壓的表格。圖10是特定場景中預(yù)解碼器級SPGEN 56和GPGEN 57以及WL驅(qū)動器64的建議的定時(shí)預(yù)算的表示。定時(shí)被認(rèn)為是WL充電的90%以及WL充電的95 %。
[0061]圖11示出了行解碼器55的功耗的仿真結(jié)果，包括在多個(gè)讀取操作期間消耗的總電流。例如，在圖11中，圖示了總共三十二( 32)個(gè)順序讀取操作。I VVDDA_GP表示GPGEN電路裝置57消耗的電流，IVVDDA_SP表示SPGEN電路裝置56消耗的電流，IVVDDA_WL表示W(wǎng)L驅(qū)動器電路裝置64在三十二 (32)個(gè)順序讀取操作期間消耗的電流。來自行驅(qū)動器和預(yù)驅(qū)動器級的靜態(tài)電流消耗減小，使得三十二 (32)個(gè)順序讀取操作的平均導(dǎo)致動態(tài)電流消耗。如圖11所示，使用接近66%的電流對WL驅(qū)動器64充電，其表示最大電容。
[0062]根據(jù)先前描述和圖示的內(nèi)容，根據(jù)本公開的行解碼器實(shí)現(xiàn)的優(yōu)點(diǎn)很明顯。特別地，所描述的方法使得能夠使用相變存儲器陣列的特性，以在讀取和編程時(shí)分離行解碼路徑，從而減小用于行選擇的靜態(tài)功率，并且同時(shí)減小動態(tài)功率并且改善讀取操作期間的性能。例如，所描述的行解碼器具有特定的優(yōu)點(diǎn)，包括低的功耗，這是由于在架構(gòu)中使用的低壓器件并且也因?yàn)楦邏弘娖揭莆黄髟谧x取操作期間不切換。另外，行解碼器比現(xiàn)有的行解碼器快，因?yàn)樵谧x取操作期間，僅行電壓晶體管進(jìn)入WL充電路徑。
[0063]由于低壓晶體管的跨導(dǎo)與高壓晶體管相比非常高，所以WL充電時(shí)間遠(yuǎn)遠(yuǎn)更少。行解碼器還具有用于本地行解碼的更小的面積占用，這是由于WL驅(qū)動器中的低壓晶體管的使用。由于單獨(dú)的高壓和低壓路徑，每個(gè)路徑具有不同的設(shè)計(jì)約束并且因此可以根據(jù)相應(yīng)精確性約束來減小尺寸，這需要更少的面積。另外，跨在整個(gè)行驅(qū)動器中使用的結(jié)沒有電壓應(yīng)力。
[0064]本領(lǐng)域技術(shù)人員得益于以上描述和相關(guān)聯(lián)的附圖中呈現(xiàn)的教導(dǎo)示能夠想到本實(shí)用新型的很多修改和其他實(shí)施例。因此，應(yīng)當(dāng)理解，本實(shí)用新型不限于所公開的具體實(shí)施例，并且修改和實(shí)施例意圖被包括在所附權(quán)利要求的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種集成電路，其特征在于，包括: 相變存儲器(PCM)單元的陣列； 多個(gè)字線，耦合至所述相變存儲器單元的陣列；以及 行解碼器電路，耦合至所述多個(gè)字線，所述行解碼器電路包括: 第一低壓邏輯門， 第一高壓電平移位器，具有耦合至所述第一低壓邏輯門的輸入的輸出，所述高壓大于所述低壓， 第二低壓邏輯門， 第二高壓電平移位器，具有耦合至所述第二低壓邏輯門的輸入的輸出， 第一低壓邏輯電路，具有耦合至所述第二低壓邏輯門的輸入的輸出， 第二低壓邏輯電路，具有耦合至所述第二低壓邏輯門的輸入的輸出，以及低壓字線驅(qū)動器，具有耦合至所述第一低壓邏輯門和所述第二低壓邏輯門的輸出的輸入以及耦合至所述多個(gè)字線中的所選擇的字線的輸出。2.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述第一低壓邏輯門和所述第二低壓邏輯門均包括NAND門。3.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述行解碼器電路被配置成分別在讀取操作和修改操作期間交替地啟用第一低壓路徑和第二高壓路徑。4.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述第一低壓電路包括: 第三低壓邏輯門，被配置成接收預(yù)解碼的邏輯信號； 第一反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入； 第二反相器，耦合至所述第一反相器的輸出并且具有耦合至所述字線驅(qū)動器的輸出；以及 第三反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入并且具有耦合至所述第二低壓邏輯門的輸入的輸出。5.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述第二低壓電路包括: 第四低壓邏輯門，被配置成接收所述預(yù)解碼的邏輯信號； 第四反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入； 第五反相器，耦合至所述第四反相器的輸出并且具有耦合至所述第二低壓邏輯門的輸入的輸出；以及 第六反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入并且具有耦合至所述字線驅(qū)動器的輸出。6.根據(jù)權(quán)利要求5所述的集成電路，其特征在于，所述第一反相器包括第一PMOS晶體管和第一 NMOS晶體管，所述第一 PMOS晶體管的柵極端子和所述第一 NMOS晶體管的柵極端子耦合在一起以接收預(yù)解碼的邏輯信號并且所述第一 PMOS晶體管的漏極端子和所述第一 NMOS晶體管的漏極端子一起耦合至所述第二反相器的輸入。7.根據(jù)權(quán)利要求6所述的集成電路，其特征在于，所述第二反相器包括第二PMOS晶體管和第三NMOS晶體管，所述第二 PMOS晶體管的柵極端子和所述第三NMOS晶體管的柵極端子一起耦合至所述第一反相器的輸出并且所述第二 PMOS晶體管的漏極端子和所述第三NMOS晶體管的漏極端子親合在一起。8.根據(jù)權(quán)利要求7所述的集成電路，其特征在于，所述第三反相器包括第四PMOS晶體管和第四NMOS晶體管，所述第四PMOS晶體管的柵極端子和所述第四NMOS晶體管的柵極端子一起耦合至所述第三低壓邏輯門的輸出并且所述第四PMOS晶體管的漏極端子和所述第四NMOS晶體管的漏極端子耦合在一起。9.根據(jù)權(quán)利要求5所述的集成電路，其特征在于，所述第四反相器包括第五PMOS晶體管和第六NMOS晶體管，所述第五PMOS晶體管的柵極端子和所述第六NMOS晶體管的柵極端子耦合在一起以接收預(yù)解碼的邏輯信號并且所述第五PMOS晶體管的漏極端子和所述第六NMOS晶體管的漏極端子一起耦合至所述第五反相器的輸入。10.根據(jù)權(quán)利要求9所述的集成電路，其特征在于，所述第五反相器包括第六PMOS晶體管和第八NMOS晶體管，所述第六PMOS晶體管的柵極端子和所述第八NMOS晶體管的柵極端子一起耦合至所述第四反相器的輸出。11.根據(jù)權(quán)利要求10所述的集成電路，其特征在于，所述第六反相器包括第八PMOS晶體管和第九NMOS晶體管，所述第八PMOS晶體管的柵極端子和所述第九NMOS晶體管的柵極端子一起耦合至所述第四低壓邏輯門的輸出并且所述第八PMOS晶體管的漏極端子和所述第九NMOS晶體管的漏極端子耦合在一起。12.—種用于相變非易失性存儲器器件的行解碼器電路，其特征在于，所述相變非易失性存儲器器件包括多個(gè)相變存儲器單元和耦合至所述多個(gè)相變存儲器單元的多個(gè)字線，所述行解碼器電路包括: 第一低壓邏輯門； 第一高壓電平移位器，具有耦合至所述第一低壓邏輯門的輸入的輸出，所述高壓大于所述低壓； 第二低壓邏輯門； 第二高壓電平移位器，具有耦合至所述第二低壓邏輯門的輸入的輸出； 第一低壓邏輯電路，具有耦合至所述第二低壓邏輯門的輸入的輸出； 第二低壓邏輯電路，具有耦合至所述第二低壓邏輯門的輸入的輸出；以及 字線驅(qū)動器，具有耦合至所述第一低壓邏輯門和所述第二低壓邏輯門的輸出的輸入以及耦合至所述多個(gè)字線中的所選擇的字線的輸出。13.根據(jù)權(quán)利要求12所述的行解碼器電路，其特征在于，所述第一低壓邏輯門和所述第二低壓邏輯門均包括NAND門。14.根據(jù)權(quán)利要求12所述的行解碼器電路，其特征在于，所述行解碼器電路被配置成分別在讀取操作和修改操作期間交替地啟用第一低壓路徑和第二高壓路徑。15.根據(jù)權(quán)利要求12所述的行解碼器電路，其特征在于，所述第一低壓電路包括: 第三低壓邏輯門，被配置成接收預(yù)解碼的邏輯信號； 第一反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入； 第二反相器，耦合至所述第一反相器的輸出并且具有耦合至所述第二低壓邏輯門的輸入的輸出；以及 第三反相器，具有耦合至所述第三低壓邏輯門的輸出的輸入并且具有耦合至所述字線驅(qū)動器的輸出。16.根據(jù)權(quán)利要求12所述的行解碼器電路，其特征在于，所述第二低壓電路包括: 第四低壓邏輯門，被配置成接收所述預(yù)解碼的邏輯信號； 第四反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入； 第五反相器，耦合至所述第四反相器的輸出并且具有耦合至所述第二低壓邏輯門的輸入的輸出；以及 第六反相器，具有耦合至所述第四低壓邏輯門的輸出的輸入并且具有耦合至所述字線驅(qū)動器的輸出。
【文檔編號】G11C13/00GK205656857SQ201620486731
【公開日】2016年10月19日
【申請日】2016年5月25日 公開號201620486731.6, CN 201620486731, CN 205656857 U, CN 205656857U, CN-U-205656857, CN201620486731, CN201620486731.6, CN205656857 U, CN205656857U
【發(fā)明人】M·帕索蒂, V·拉納
【申請人】意法半導(dǎo)體股份有限公司, 意法半導(dǎo)體國際有限公司