專利名稱：非易失性半導體存儲裝置及其制造方法
技術領域：
本發(fā)明涉及非易失性半導體存儲裝置及其制造方法，特別是涉及在具有把控制柵極疊層到作為電荷儲存層的浮置柵極上邊的所謂疊層柵極構造的存儲單元(單元晶體管)的半導體存儲器中使用的非易失性半導體存儲裝置及其制造方法。
眾所周知，半導體存儲器的構成為把單元晶體管或外圍晶體管配設到同一襯底上。作為其一個例子，例如，人們熟知用電進行數(shù)據(jù)的寫入和擦除的EEPROM(Electrically Erasable andProgrammable Read Only Memory，電可擦寫可編程只讀存儲器)。


圖10概略性地示出了一個EEPROM的現(xiàn)有的NAND型EEPROM中的單元晶體管(所含有的選擇柵極晶體管)和外圍晶體管的構成。
以下，對NAND型EEPROM中的單元晶體管和外圍晶體管的構成，按照其形成工藝進行說明。
就是說，圖11示出了上邊所說的現(xiàn)有的NAND型EEPROM中的單元晶體管和外圍晶體管的形成工藝，首先，例如如同圖(a)所示，在硅襯底101的表面上形成了阱區(qū)和器件隔離區(qū)(兩者都未畫出來)之后，在上述阱區(qū)上邊形成柵極絕緣膜或將成為隧道氧化膜的熱氧化膜102。
然后，在存儲單元區(qū)域內，在上述熱氧化膜(隧道氧化膜)102上邊形成疊層柵極構造的柵極電極部分103，在其外圍電路區(qū)域內，在上述熱氧化膜(柵極絕緣膜)102上邊，形成由單層構成的柵極電極部分104。
在上述存儲單元區(qū)域中的柵極電極部分103是眾所周知的構成例如，在作為電荷儲存層的浮置柵極103a的上邊，中間存在著將成為柵極間絕緣膜的ONO膜(氧化膜/氮化膜/氧化膜)103b，疊層構成控制柵極電極103c。
接著，例如如同圖(b)所示，形成后氧化膜105，用來恢復柵極電極部分103、104的加工損傷。
接著，例如如同圖(c)所示，對于每一個晶體管注入雜質106，用來形成源漏擴散層。
接著，例如如同圖(d)所示，借助于退火使該雜質激活化，并采用趕入到溝道區(qū)域一側中去的辦法，形成源漏擴散層106’。
接著，在埋入了層間絕緣膜107之后，進行連接到上述柵極電極部分104上的接觸(電極)108或布線109和連接到源·漏擴散層106’上的接觸110或布線111等的形成，形成圖10所示構成的單元晶體管和外圍晶體管。
但是，在上邊所說的現(xiàn)有單元晶體管和外圍晶體管的情況下，各個源·漏擴散層106’與柵極電極部分103、104之間的重疊長度受注入雜質后的退火條件左右。
例如，當退火不足，源·漏擴散層106’不能與柵極電極部分103、104重疊，變成為剩余偏差時，該部分將變成為寄生電阻，因而得不到足夠的漏電流。
反過來，當因過退火，而使源·漏擴散層106’深深地侵入到溝道區(qū)域時，短溝效應就變得顯著起來，招致使源漏間耐壓的降低等裝置特性劣化。
一般說，存儲單元與外圍晶體管比較柵極長度短。為此，短溝道效應易于見效。即，對于外圍晶體管來說，當進行恰到好處的退火后，單元晶體管或選擇柵極晶體管有發(fā)生穿通的危險。
在NAND型的EEPROM的情況下，由于原本存儲單元的源·漏擴散層106’，只要可以對串聯(lián)配置的單元彼此間進行電連即可，故不需要與柵極電極部分103牢固地重疊。就是說，從單元晶體管和選擇柵極晶體管的特性來看，毋寧可以說應當使注入雜質106后的退火謹慎地進行。
此外，對于柵極加工后的后氧化量來說，本來，雖然僅僅可以足夠地恢復加工損傷的后氧化是必要的，但是后氧化仍要使鳥喙量增加。在柵極長度短的存儲單元的情況下，因后氧化而帶來的鳥喙量的增加(例如，參照圖10的A部分)，由于會使耦合比降低等寫入·擦除特性劣化，故是不理想的。
另一方面，在外圍晶體管的情況下，由于柵極長度比較長，故允許充分地進行后氧化(例如，參照圖10的B部分)。
如上所述，在NAND型的EEPROM中，雖然存在著柵極長度不同的晶體管，但是，由于相應于晶體管的柵極長度，后氧化量或雜質擴散的最佳退火條件不同，故這已成為使工藝允許偏差減少的一個大原因。
如上邊所說的那樣，在現(xiàn)有技術中，由于相應于晶體管的柵極長度后氧化量或雜質擴散的最佳的退火條件不同，故存在著該不同將減少工藝允許偏差的問題。
于是，本發(fā)明的目的是提供可以根據(jù)晶體管的柵極長度控制后氧化量或用來進行雜質擴散的退火條件，且可以實現(xiàn)裝置的高性能化的非易失性半導體存儲裝置及其制造方法。
此外，本發(fā)明的目的還在于即便是在用來根據(jù)晶體管的柵極長度使后氧化量或雜質擴散進行退火的退火條件最佳化的情況下，也可以降低硅氮化膜中的氫濃度，可以減少整個隧道氧化膜中的電子陷阱量的非易失性半導體存儲裝置及其制造方法。
為了實現(xiàn)上述目的，在既是本發(fā)明的非易失性半導體存儲裝置，又是在半導體襯底上邊設置存儲單元部分和外圍電路部分構成的非易失性半導體存儲裝置中，該裝置由下述部分構成第1晶體管，具有構成上述外圍電路部分的由第1柵極長度構成的第1柵極電極部分；第2晶體管，具有構成上述存儲單元部分的由長度比上述第1柵極電極部分短的第2柵極長度構成的第2柵極電極部分；第1絕緣膜，使得僅僅覆蓋該第2晶體管，且僅僅在上述存儲單元部分內選擇性地設置。
此外，在是本發(fā)明的非易失性半導體存儲裝置的制造方法，且在半導體襯底上邊設置存儲單元部分和外圍電路部分的非易失性半導體存儲裝置的情況下，具備下述工序在上述半導體襯底與上述外圍電路部分對應的區(qū)域內，形成由第1柵極長度構成的第1柵極電極部分，而在與上述存儲單元部分對應的區(qū)域內，形成由長度比該第1柵極電極部分短的第2柵極電極長度構成的第2柵極電極部分的工序；分別以上述第1、第2柵極電極部分為掩模，向上述半導體襯底的表面上注入雜質的工序；制作成把上述第2柵極電極部分覆蓋起來，僅僅在形成具有該第2柵極電極部分的第2晶體管的上述存儲單元部分內選擇性地形成第1絕緣膜的工序；采用在氧化氣氛中進行退火處理，使上述雜質激活化的辦法，分別形成具有上述第1柵極電極部分的第1晶體管的擴散層，和具有上述第2柵極電極部分的第2晶體管的擴散層的工序。
倘采用本發(fā)明的非易失性半導體存儲裝置及其制造方法，則變成為可以僅僅使外圍晶體管的區(qū)域選擇性地氧化。借助于此，即便是在晶體管的柵極長度不同的情況下，也可以同時滿足用來對每一種晶體管的后氧化量或雜質擴散進行退火的退火條件。
此外，在既是本發(fā)明的非易失性半導體存儲裝置，又是在半導體襯底上邊設置至少具有疊層構造部分的存儲單元的非易失性半導體存儲裝置中，其構成為用表面已經氧化的硅氮化膜被覆上述存儲單元。
再有，在既是本發(fā)明的非易失性半導體存儲裝置，又是在半導體襯底上邊設置至少具有疊層構造部分的存儲單元的非易失性半導體存儲裝置中，具備用硅氮化膜被覆上述存儲單元的工序；強制性地使上述硅氮化膜的表面氧化的工序。
倘采用本發(fā)明的非易失性半導體存儲裝置和制造方法，結果就變成為可以減少因硅氮化膜中的氫引起的對隧道氧化膜的影響。借助于此，就變成為可以防止溝道氧化膜的可靠性劣化。
圖1的概略剖面圖，以NAND型EEPROM為例，示出了本發(fā)明的實施例1的非易失性半導體存儲裝置的構成。
圖2的概略剖面圖，示出了該實施例的NAND型EEPROM中的單元陣列的構成例。
圖3的電路構成圖，概略性地示出了該實施例的NAND型EEPROM中的單元陣列。
圖4的工序剖面圖用來說明該實施例的NAND型EEPROM中的各個晶體管的形成工藝。
圖5的工序剖面圖用來說明該實施例的NAND型EEPROM中的擴散層接觸的形成工藝。
圖6概略剖面圖示出了該實施例的NAND型EEPROM中的存儲單元的另一構成例。
圖7的電路構成圖概略性地示出了該實施例的NAND型EEPROM中的存儲單元。
圖8的工序剖面圖，以NAND型EEPROM為例，示出了本發(fā)明的實施例2的非易失性半導體存儲裝置的概略。
圖9的概略圖，與現(xiàn)有技術進行比較，示出了該實施例的NAND型EEPROM中的特性。
圖10的概略剖面圖，為了說明現(xiàn)有技術及其問題，示出了NAND型EEPROM的構成。
圖11的工序剖面圖，同樣，用來說明現(xiàn)有的NAND型EEPROM中的各個晶體管的形成工藝。
以下，參照附圖對本發(fā)明的實施例進行說明。
實施例1圖1以NAND型EEPROM為例，示出了本發(fā)明的一個實施例的非易失性半導體存儲裝置的概略構成。
就是說，NAND型EEPROM的構成為例如，在同一硅襯底11上邊，具有存儲單元區(qū)域(單元陣列)12和含有核心電路部分的外圍電路區(qū)域13。
在上述存儲單元區(qū)域12內，例如如圖2所示，在上述硅襯底11的表面上，分別形成了島狀的阱區(qū)12a和條帶狀的器件隔離區(qū)12b。阱區(qū)12a設置于列方向上，在各個阱區(qū)12a之間，分別設有器件隔離區(qū)12b。
此外，在上述阱區(qū)12a的一部分內，形成源擴散層21a，在上述阱區(qū)12a的另外一部分內，形成漏擴散層21b。而在源擴散層21a和漏擴散層21b之間，串聯(lián)地連接例如18個晶體管(第2晶體管)。
在這種情況下，在18個晶體管之內，除去連接到上述源擴散層21a上的選擇柵極晶體管SGS和連接到上述漏擴散層21b上的選擇柵極晶體管SGD外，用剩下的16個晶體管(WL0～WL15)STI，構成作為單元部件的NAND型存儲單元。
各個單元晶體管ST，例如如圖1所示，由熱氧化膜(隧道氧化膜)31、浮置柵極電極(電荷儲存層)32、柵極間絕緣膜(ONO膜等)33、控制柵極電極(WL0～WL15)34和源·漏擴散層21構成。
在這種情況下，在浮置柵極電極32上邊，中間存在著柵極間絕緣膜33地疊層控制柵極電極34，形成比后邊要講的外圍晶體管的柵極電極部分(第1柵極電極部分)的柵極長度短、由第2柵極長度構成的疊層柵極構造的柵極電極部分(第2柵極電極部分)35。
連接到漏擴散層21b上的選擇柵極晶體管SGD，除上邊所說的單元晶體管ST的源·漏擴散層21的一方變成為漏擴散層21b以外，變成為與各個單元晶體管ST同樣的構成(在連接到源擴散層21a上的選擇柵極晶體管SGS的情況下，則源·漏擴散層21的一方變成為源擴散層21a)。
另外，源·漏擴散層21分別形成于與各個單元晶體管ST的柵極電極部分35間對應的上述阱區(qū)12a的表面部分上。
上述各個柵極電極部分35的周圍，中間存在著后氧化膜36地被由硅氮化(SiN)膜等構成的第1絕緣膜37覆蓋起來。就是說，該第1絕緣膜，僅僅選擇性地設置在上述存儲單元區(qū)域12上邊，使得把上述晶體管ST、SGS、SGD的全部都覆蓋起來。
然后，在該第1絕緣膜37上邊埋入層間絕緣膜38的同時，形成對于該層間絕緣膜38來說，貫通上述第1絕緣膜37和上述熱氧化膜31，連接到上述漏擴散層21b(或源擴散層21a)上的接觸39。
此外，在上述層間絕緣膜38上邊，中間存在著上述接觸39地沿著列方向，形成連接到上述漏擴散層21b上的位線(BL1、BL2、～)40，實現(xiàn)了例如圖3所示的那種構造的存儲單元·陣列。
另一方面，在上述外圍電路區(qū)域中的外圍晶體管CT，例如如圖1所示，由熱氧化膜(柵極絕緣膜)31、由單層構成的柵極電極部分(具有第1柵極長度的第1柵極電極部分)41和源·漏擴散層42、43構成。
此外，上述柵極電極部分41的周圍，僅僅被后氧化膜36覆蓋起來。
然后，在該后氧化膜36上邊埋入上述層間絕緣膜38的同時，形成對于該層間絕緣膜38來說，貫通上述后氧化膜36，連接到上述柵極電極部分41上的接觸44。
此外，在上述層間絕緣膜38上邊，中間存在著上述接觸44地形成連接到上述柵極電極部分41上的布線45。
圖4概略性地示出了上邊所說構成的NAND型EEPROM中的單元晶體管(包括選擇柵極晶體管SGS、SGD)ST和外圍晶體管CT的形成工藝。
首先，例如如同圖(a)所示，在硅襯底11的表面上形成了阱區(qū)和器件隔離區(qū)(兩者都未畫出來)后，在上述阱區(qū)上邊，形成將成為柵極絕緣膜或隧道氧化膜的熱氧化膜31。
然后，在存儲單元區(qū)域12中，在上述熱氧化膜(隧道氧化膜)31上邊，形成疊層構造的柵極電極部分(作為電荷儲存層的浮置柵極電極32、將成為柵極間絕緣膜的ONO膜(氧化膜/氮化膜/氧化膜)33、控制柵極電極(字線WL0～WL15)34)35，此外，在其外圍電路區(qū)域13中，在上述熱氧化膜(柵極絕緣膜)31上邊，在與器件隔離區(qū)垂直的方向上條帶狀地分別形成由單層構成的柵極電極部分41。
接著，形成用來恢復電極部分35、41的加工損傷的后氧化膜36。
接著，對于每一個晶體管ST、SGS、SGD、CT，注入用來形成源·漏擴散層21(源擴散層21a和漏擴散層21b)、42、43的雜質21’。
接著，例如如同圖(b)所示，在整個面上淀積由硅氮化膜構成的第1絕緣膜37。另外，作為該第1絕緣膜37，不限于硅氮化膜，只要是在后邊的氧化氣氛中進行的退火時不使氧化劑(氧化類)通過那樣的膜即可。
接著，例如如同圖(c)所示，用CDE(Chemical Dry Etching，化學干法刻蝕)等的方法，以用光刻技術使之圖形化的光刻膠(圖中未畫出來)為掩模，僅僅剝離向外圍電路區(qū)域13上邊淀積的第1絕緣膜37。
接著，例如如同圖(d)所示，采用借助于在氧化氣氛中進行的退火使已導入進來的雜質21’激活化，并趕入到各個溝道區(qū)域一側中去的辦法，分別形成源·漏擴散層21(源擴散層21a和漏擴散層21b)、42、43。
如上所述，僅僅在存儲單元區(qū)域12中，在已加上第1絕緣膜37的狀態(tài)下，在氧化氣氛中，進行退火。這時，由于在外圍電路區(qū)域13上邊沒有第1絕緣膜37，故到達硅襯底11上的氧化劑比到達存儲單元區(qū)域12上的氧化劑還多。為此，在外圍電路區(qū)域13中進行的雜質21’的擴散被加速，使源·漏擴散層42、43與柵極電極部分41充分地重疊。
另一方面，存儲單元區(qū)域12由于已經被第1絕緣膜37覆蓋，故即便是在氧化氣氛中退火，氧化劑也幾乎達不到硅襯底11上。為此，雜質21’不能擴散到外圍晶體管CT那么遠，可以抑制短溝效應。
特別是在柵極電極34中使用了鎢硅化物(WSi)的情況下，存在有因在氧化氣氛中進行退火引起的WSi的異常氧化的懸念。這是因為在單元晶體管ST等的柵極長度短的地方易于產生的緣故。但是，采用用第1絕緣膜37覆蓋存儲單元區(qū)域12的辦法，變成為可以防止氧化劑到達柵極電極部分35的現(xiàn)象，結果是可以阻止由WSi構成的控制柵極電極34的異常氧化。
此外，對隧道氧化膜31的鳥喙量和在柵極電極部分35的側壁上的后氧化量，采用使第1絕緣膜37殘存下來的辦法，與剝離第1絕緣膜37的情況比，變成為可以減少(耦合比降低的抑制)。
即，可以根據(jù)第1絕緣膜37的形成/非形成，可以用企圖增加后氧化以恢復柵極電極部分41的加工損傷的外圍晶體管CT和不希望過度后氧化的存儲單元(單元晶體管ST和選擇柵極晶體管SGS、SGD)改變后氧化量。
以后，在埋入了層間絕緣膜38之后，進行連接到上述柵極電極部分41上的接觸44或布線45的形成，和連接到漏擴散層21b(或源擴散層21a)上的接觸39或布線40等的形成，完成圖1所示構成的NAND型EEPROM。
如上所述，變成為使得可以僅僅選擇性地氧化外圍晶體管的區(qū)域。
就是說，變成為在僅僅使存儲單元區(qū)域被第1絕緣膜37覆蓋起來的狀態(tài)下，進行在氧化氣氛中進行的退火。借助于此，即便是在晶體管的柵極長度不同的情況下，也可以同時滿足用來對于各種晶體管的后氧化量或雜質擴散進行退火的退火條件。因此，可以抑制因相應于晶體管的柵極長度，后氧化量或雜質擴散的最佳的退火條件不同而招致的工藝允許偏差的減少，在謀求裝置的高性能化方面是非常有用的。
在上邊所說的本發(fā)明的實施例1中，雖然是以外圍晶體管的柵極構造部分由單層構成的情況為例進行了說明，但是并不限于此，例如，與存儲單元區(qū)域內的各個晶體管一樣，也可以作成為中間存在著柵極間絕緣膜(輔助電極)的2層構造。在這種情況下，只要作成為引出第1層的柵極電極以得到柵極接觸即可。
倘采用這樣的構成，結果就變成為可以采用在外圍晶體管的柵極電極部分內也配置柵極間絕緣膜的辦法，使在剩下了第1絕緣膜的區(qū)域和已剝離了第1絕緣膜的區(qū)域中，柵極間絕緣膜的鳥喙量發(fā)生變化。
此外，即便是在選擇柵極晶體管中，也可以將其柵極電極部分的構成作成例如沒有柵極間絕緣膜的構成，而不限于作成為與單元晶體管的柵極電極部分同一的構成的情況。
此外，在剝離第1絕緣膜的情況下，也可以變成為僅僅對于那些例如對于柵極電極部分，打算使源·漏擴散層充分地重疊的晶體管，或者打算使后氧化進行得多的晶體管，才剝離第1絕緣膜。
此外，作為第1絕緣膜使用的硅氮化膜，一般說，由于氫含得多或力學性的膜應力大，故擔心會使存儲單元的隧道氧化膜的可靠性劣化。
在這種情況下，可以采用在硅氮化膜的淀積后，在氧化氣氛中進行退火的辦法，除掉硅氮化膜中的氫，改善膜質。因此，可以充分地期待抑制存儲單元的隧道氧化膜的可靠性劣化的效果。
但是，在進行了在氧化氣氛中進行的退火之后，就不再需要硅氮化膜。于是，變成為在退火后剝離所有的硅氮化膜也是可能的。
在這里，第1絕緣膜，除去使得對擴散層的重疊量具有選擇性這種作用之外，還可以期待具有防止擴散層接觸的結漏電流(iunction leak)的效果(所謂作為刻蝕阻擋層的功能)。
例如如圖5所示，在接觸39的形成位置因掩模對準偏差等的理由而到達器件隔離區(qū)12b上邊的情況下，采用使之對于接觸開孔時的RIE(Reactive Ion Etching，反應性離子刻蝕)具有選擇性的辦法，就可以先用第1絕緣膜37阻止刻蝕(參看同圖(b))。
這樣一來，在形成了達到第1絕緣膜37的接觸孔(第1接觸孔)39a的開孔之后，切換刻蝕的條件對第1絕緣膜37進行刻蝕，形成用來實現(xiàn)與漏擴散層21b(或源擴散層21a)之間的接觸的接觸孔(第2接觸孔)39b的開孔(參看同圖(b))。
采用這種辦法，就可以防止把器件隔離區(qū)刻蝕得大。
如上所述，由于還可以期待防止擴散層接觸的結漏電流的效果，故在進行了在氧化氣氛中進行的退火之后，在剝離硅氮化膜的情況下，也可以至少剩下擴散層接觸的形成部分的硅氮化膜進行剝離。
此外，在上邊所說的本發(fā)明的實施例1中，雖然作成為在后氧化膜36上邊形成第1絕緣膜37，但是，并不限于此，例如如圖6所示，也可以在后氧化膜36與第1絕緣膜37之間形成通過TEOS(TetraEthoxy Silane，四乙氧基硅烷)膜等的氧化劑的第2絕緣膜51。
在這種情況下，第2絕緣膜51，由于起著例如剝離第1絕緣膜37之際的阻擋層的作用，故可以展寬工藝允許偏差。
此外，不限于NAND型EEPROM，也可以在具有例如圖7所示的那種構成的存儲單元·陣列的AND型EEPROM或NOR型EEPROM等中應用。
實施例2圖8概略性地示出了本發(fā)明的實施例2的非易失性半導體存儲裝置的單元晶體管(所含有的選擇柵極晶體管)和外圍晶體管的形成工藝。另外，在這里，以NAND型EEPROM為例進行說明。
首先，如同圖(a)所示，在硅襯底11的表面上形成了阱區(qū)和器件隔離區(qū)(兩者都未畫出來)之后，在上述阱區(qū)上邊形成將成為柵極絕緣膜或隧道絕緣膜的熱氧化膜31。
然后，在存儲單元區(qū)域12中，在上述熱氧化膜(隧道氧化膜)31上邊，形成疊層構造的柵極電極部分(作為電荷儲存層的浮置柵極電極32、將成為柵極間絕緣膜的ONO膜(氧化膜/氮化膜/氧化膜)33、控制柵極電極(字線WL0～WL15)34)35，此外，在其外圍電路區(qū)域13中，在上述熱氧化膜(柵極絕緣膜)31上邊，在與器件隔離區(qū)垂直的方向上條帶狀地分別形成由單層構成的柵極電極部分41。
接著，形成用來恢復電極部分35、41的加工損傷的后氧化膜36。
接著，對于每一種晶體管，注入用來形成源·漏擴散層21(源擴散層21a和漏擴散層21b)、42、43的雜質21’。
接著，例如如同圖(b)所示，至少在存儲單元區(qū)域12上邊淀積由硅氮化膜構成的第1絕緣膜37。
接著，借助于在氧化氣氛中進行的退火，使已導入的雜質激活化。
這時，例如如同圖(c)所示，使第1絕緣膜37的表面氧化形成表面氧化膜37’。該表面氧化膜37’，在上述第1絕緣膜37的表面上的氧化量，例如，要形成為使得變成為10埃以上～100埃以下。
另外，已形成了表面氧化膜37’的上述第1絕緣膜37，具有氫濃度從其表面一側漸漸變高這樣的濃度梯度。
這樣一來，采用在已減少了硅氮化膜中的氫對隧道氧化膜的影響的狀態(tài)下，把雜質21’趕入各個溝道區(qū)域一側的辦法，例如如同圖(d)所示，分別形成源·漏擴散層21(源擴散層21a和漏擴散層21b)、42、43。
以后，在埋入了層間絕緣膜38之后，同樣地進行連接到上述柵極電極部分41上的接觸44或布線45的形成，和連接到漏擴散層21b(或源擴散層21a)上的接觸39或布線40等的形成，完成圖1所示構成的NAND型EEPROM。
如上所述，采用在第1絕緣膜37的表面上強制性地形成表面氧化膜37’的辦法，例如如圖9所示，可以減少硅氮化膜中的氫濃度，可以減少熱氧化膜(隧道氧化膜)31中的電子陷阱量dVg。
就是說，在作成為使得在淀積層間絕緣膜38之前，使第1絕緣膜37的表面氧化的情況下，可以減少硅氮化膜中的氫濃度，可以降低熱氧化膜31中的氫濃度。其結果是有可能減少熱氧化膜31中的電子陷阱量dVg，因而可以防止隧道氧化膜的可靠性的劣化。
順便說一下，如本圖9所示，隧道氧化膜中的氫濃度(本發(fā)明的)，是把未形成表面氧化膜37’的情況(現(xiàn)有技術)當作‘1’時的相對值。
此外，電子陷阱量dVg，是例如在給柵極加上負電壓，向隧道氧化膜內流入0.1A/cm2這種程度的直流恒流20秒左右時、在該20秒間的柵極電壓的最小值和最大值之間的差。在這種情況下，在整個隧道氧化膜中的電子陷阱的發(fā)生量越大則dVg的值就越大。
倘采用這樣的構成，如上邊所說的那樣，即便是保持剩下第1絕緣膜的狀態(tài)不變，也可以抑制存儲單元的隧道氧化膜的可靠性的劣化。
另外，在上邊所說的本發(fā)明的實施例2中，雖然要在形成第1絕緣膜之前導入雜質，但是并不限于此，例如，也可以在形成了第1絕緣膜之后導入雜質。
此外，不限于NAND型的EEPROM，也可以同樣地應用于AND型或NOR型的EEPROM中去。
除此之外，在不改變本發(fā)明的要旨的范圍內，可以有種種的變形，這是理所當然的。
如以上所詳述的那樣，倘采用本發(fā)明，則可以提供可以根據(jù)晶體管的柵極長度控制用來使后氧化量或雜質擴散進行退火的退火條件，可以實現(xiàn)裝置的高性能化的非易失性半導體存儲裝置及其制造方法。
此外，倘采用本發(fā)明，即便是在根據(jù)晶體管的柵極長度使后氧化量或用來使雜質擴散的退火條件最佳化的情況下，也可以提供可以減少硅氮化膜中的氫濃度，可以減少在整個隧道氧化膜中的電子陷阱量的非易失性半導體存儲裝置及其制造方法。
權利要求
1.一種在半導體襯底上邊設置存儲單元部分和外圍電路部分的非易失性半導體存儲裝置，其特征是具備第1晶體管，具有構成上述外圍電路部分的由第1柵極長度構成的第1柵極電極部分；第2晶體管，具有構成上述存儲單元部分的由長度比上述第1柵極電極部分短的第2柵極長度構成的第2柵極電極部分；第1絕緣膜，使得僅僅覆蓋該第2晶體管，且僅僅在上述存儲單元部分內選擇性地設置。
2.權利要求1所述的非易失性半導體存儲裝置，其特征是上述第2柵極電極部分中間存在著柵極絕緣膜地設置在上述半導體襯底上邊，而且，具有使浮置柵極、柵極間絕緣膜和控制柵極進行疊層的疊層柵極構造。
3.權利要求1所述的非易失性半導體存儲裝置，其特征是在上述第1絕緣膜和上述第2晶體管之間，設置與上述第1絕緣膜不同的第2絕緣膜。
4.權利要求1所述的非易失性半導體存儲裝置，其特征是上述第1絕緣膜將成為形成接觸孔的開孔時的刻蝕阻擋層。
5.權利要求1所述的非易失性半導體存儲裝置，其特征是上述第1、第2柵極電極部分的表面分別被后氧化膜覆蓋。
6.一種在半導體襯底上邊設置存儲單元部分和外圍電路部分的非易失性半導體存儲裝置的制造方法，其特征是具備下述工序在上述半導體襯底與上述外圍電路部分對應的區(qū)域內，形成由第1柵極長度構成的第1柵極電極部分，在與上述存儲單元部分對應的區(qū)域內，形成由長度比該第1柵極電極部分短的第2柵極電極長度構成的第2柵極電極部分的工序；分別以上述第1、第2柵極電極部分為掩模，向上述半導體襯底的表面上注入雜質的工序；制作成把上述第2柵極電極部分覆蓋起來，僅僅在形成具有該第2柵極電極部分的第2晶體管的上述存儲單元部分內選擇性地形成第1絕緣膜的工序；采用在氧化氣氛中進行退火處理，使上述雜質激活化的辦法，分別形成具有上述第1柵極電極部分的第1晶體管的擴散層，和具有上述第2柵極電極部分的第2晶體管的擴散層的工序。
7.權利要求6所述的非易失性半導體存儲裝置的制造方法，其特征是其形成為上述第2柵極電極部分，中間存在著柵極絕緣膜地設置在上述半導體襯底上邊，且具有使浮置柵極、柵極間絕緣膜和控制柵極進行疊層的疊層柵極構造。
8.權利要求6所述的非易失性半導體存儲裝置的制造方法，其特征是還具有在上述第1絕緣膜和上述第2晶體管之間，形成與上述第1絕緣膜不同的第2絕緣膜的工序。
9.權利要求6所述的非易失性半導體存儲裝置的制造方法，其特征是還具有下述工序向整個面上淀積層間絕緣膜的工序；對該層間絕緣膜進行刻蝕，形成到達上述第1絕緣膜的第1接觸孔的開孔工序；對在上述第1接觸孔的底部露出來的上述第1絕緣膜進行刻蝕，形成連接到上述第2晶體管的擴散層上的第2接觸孔的開孔工序。
10.權利要求6所述的非易失性半導體存儲裝置的制造方法，其特征是還具有用后氧化膜分別把上述第1、第2柵極電極部分的表面被覆起來的工序。
11.一種在半導體襯底上邊，至少設置具有疊層柵極構造部分的存儲單元的非易失性半導體存儲裝置，其特征是用表面已經氧化的硅氮化膜被覆上述存儲單元。
12.權利要求11所述的非易失性半導體存儲裝置，其特征是上述硅氮化膜，其表面的氧化量在10埃以上，且在100埃以下。
13.權利要求11所述的非易失性半導體存儲裝置，其特征是上述硅氮化膜，其膜中的氫濃度在3×1021atom/cm3以下。
14.一種在半導體襯底上邊，至少設置具有疊層柵極構造的存儲單元的非易失性半導體存儲裝置的制造方法，其特征是具備下述工序用硅氮化膜被覆上述存儲單元的工序；強制性地使上述硅氮化膜的表面氧化的工序。
15.權利要求14所述的非易失性半導體存儲裝置的制造方法，其特征是強制性地使上述硅氮化膜的表面氧化的工序，至少在向上述硅氮化膜上邊淀積層間絕緣膜之前進行。
全文摘要
在同一襯底上邊設置單元晶體管和外圍晶體管的EEPROM中,即便各自柵極長度不同,也可以使后氧化量或退火的條件最佳化。例如,在用第1絕緣膜37覆蓋柵極長度比外圍CT的柵極電極41還短的單元晶體管ST一側的狀態(tài)下,在氧化氣氛中進行退火。充分生長外圍晶體管CT的源·漏擴散層42、43與柵極電極部分41重疊。在單元晶體管ST一側抑制氧化的進行,使得抑制因后氧化而形成的鳥喙量的增加或因雜質的過度擴散所引起的短溝效應。
文檔編號H01L27/105GK1277460SQ0010696
公開日2000年12月20日 申請日期2000年4月26日 優(yōu)先權日1999年4月26日
發(fā)明者合田晃, 白田理一郎, 清水和裕, 間博顯, 飯塚裕久, 有留誠一, 森山和歌子 申請人:株式會社東芝