專利名稱：非易失性半導(dǎo)體存儲器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器，特別是涉及使用槽分離區(qū)以自對準(zhǔn)的方式形成了浮柵電極的非易失性半導(dǎo)體存儲器及其制造方法。


圖16至圖18中示出現(xiàn)有的非易失性半導(dǎo)體存儲器的制造方法。
如圖16(a)中所示，首先，使用一般的方法，在硅半導(dǎo)體襯底1的主表面上形成線狀的槽分離區(qū)2。接著，對半導(dǎo)體襯底1的表面進(jìn)行氧化，形成由氧化硅構(gòu)成的隧道膜3。接著，淀積多晶硅層，使用光刻技術(shù)形成浮柵電極4。在與槽分離區(qū)2相同的方向上以線狀形成浮柵電極4。其次，注入N型的離子，與槽分離區(qū)2平行地形成N-擴(kuò)散層5。
其次，如圖16(b)中所示，在半導(dǎo)體襯底1的整個面上淀積由氧化硅構(gòu)成的絕緣膜。接著，對絕緣膜進(jìn)行刻蝕，在浮柵電極4的側(cè)壁上留下絕緣膜，形成側(cè)襯墊6。接著，利用離子注入，與槽分離區(qū)2平行地形成N+擴(kuò)散層7。
其次，如圖16(c)中所示，在半導(dǎo)體襯底1的整個面上淀積厚膜絕緣膜8’。厚膜絕緣膜8’的膜厚約為5000-8000_。
其次，如圖17(d)中所示，使用CMP法，除去厚膜絕緣膜8’，直到露出浮柵電極4的表面為止，形成平坦化膜8。
其次，如圖17(e)中所示，為了形成翅型浮柵電極9，淀積多晶硅層，接著，對多晶硅層進(jìn)行加工，形成翅型浮柵電極9。在與浮柵電極4相同的方向上以線狀形成翅型浮柵電極9。
其次，如圖17(f)中所示，在翅型浮柵電極9和平坦化膜8上形成多晶硅間絕緣膜10。例如使用氧化硅膜/氮化硅膜/氧化硅膜的層疊膜(ONO膜)或氧化硅膜/氮化硅膜/氧化硅膜/氮化硅膜的層疊膜(ONON膜)作為多晶硅間絕緣膜10。
其次，在多晶硅間絕緣膜10上淀積導(dǎo)電膜/絕緣膜這2層膜11。
其后，如圖18(g)中所示，在字線的區(qū)域上留下2層膜，將其作為控制電極11。另一方面，在字線以外的區(qū)域上，如圖18(h)中所示，除去2層膜11。
再者，在字線以外的區(qū)域上，如圖18(i)中所示，除去多晶硅間絕緣膜10、翅型浮柵電極9、浮柵電極4。
通過以上的工序，完成圖19中示出的非易失性半導(dǎo)體存儲器。圖19(a)是非易失性半導(dǎo)體存儲器的俯視圖。此外，圖19(b)是字線的區(qū)域中的剖面圖(A-A的剖面圖)，圖19(c)是字線以外的區(qū)域中的剖面圖(B-B的剖面圖)。
在圖19中示出的非易失性半導(dǎo)體存儲器中，N-擴(kuò)散層5和N+擴(kuò)散層7與槽分離區(qū)2平行地被形成，形成了存儲單元的源/漏區(qū)。將這樣的源區(qū)、漏區(qū)稱為源線、漏線，將這兩者合起來稱為位線。此外，控制電極11與槽分離區(qū)2正交地被設(shè)置，被稱為字線。
圖20中示出這樣的非易失性半導(dǎo)體存儲器的等效電路圖。
在這樣的等效電路圖中，在n個存儲單元中的第1個至第n-1個存儲單元被寫入的狀態(tài)下，在只有第n個存儲單元處于擦除狀態(tài)的情況下，在讀出第n個存儲單元時，例如，如圖20中所示，必須對漏線施加約1V、對源線施加0V、對半導(dǎo)體襯底施加0V、對第1至第n-1條字線施加0V、對第n條字線施加約5V的電壓。
但是，在這樣的非易失性半導(dǎo)體存儲器中，因光刻的精度的緣故，也有浮柵電極4偏離2個槽分離區(qū)2的中央而被形成的情況。即，雖然在形成了2個槽分離區(qū)2后相對于2個槽分離區(qū)2進(jìn)行掩模重合、在2個槽分離區(qū)2的中央形成浮柵電極4，但因光刻的精度的緣故，也有浮柵電極4偏離中央的情況。
因而，在圖19(b)中，在偏向右側(cè)的槽分離區(qū)2形成了浮柵電極4的情況下，右側(cè)的N-擴(kuò)散層5和N+擴(kuò)散層7的寬度變窄，另一方面，左側(cè)的N-擴(kuò)散層5和N+擴(kuò)散層7的寬度變寬。其結(jié)果，右側(cè)的漏線的電阻值變得比左側(cè)的源線的電阻值高。
這樣，在漏線的電阻值高的情況下，由于因漏線的電阻的緣故產(chǎn)生電壓降，故即使對漏線施加1V的電壓，1V的電壓也施加不到第n個存儲單元的漏上。其結(jié)果，在存儲單元處于擦除狀態(tài)下，在第n個存儲單元中只流過比應(yīng)流過第n個存儲單元的電流Iread小的電流，也有錯誤地判定第n個存儲單元處于寫入狀態(tài)的情況。
此外，如果考慮浮柵電極4偏離2個槽分離區(qū)2的中央而被形成、源線或漏線的電阻值變高的情況，則必須將槽分離區(qū)2的間隔定為光刻工序的最小解像度F的3倍以上。因此，如圖19(a)中所示，單位存儲單元20在縱向上最小為2F、在橫向上最小為4F，其面積不能比8F2小。
再者，如圖18(i)中所示，在對字線以外的區(qū)域的浮柵電極4進(jìn)行干法刻蝕時，在成為側(cè)襯墊6的影子的部分上留下刻蝕殘渣12，也有相鄰的存儲單元的浮柵電極4間發(fā)生電短路的情況。
因此，本發(fā)明的第1個目的在于提供一種在槽分離區(qū)2的中央形成浮柵電極4且能正確地檢測出存儲單元的寫入/擦除的信息的非易失性半導(dǎo)體存儲器。
此外，本發(fā)明的第2個目的在于提供一種使單位存儲單元的面積比8F2小且提高了集成度的非易失性半導(dǎo)體存儲器。
再者，本發(fā)明的第3個目的在于提供一種在側(cè)襯墊6的側(cè)壁上不留下刻蝕殘渣12且防止了存儲單元間的短路的非易失性半導(dǎo)體存儲器。
本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法，其中，在被槽分離區(qū)夾住的半導(dǎo)體襯底的表面上形成源區(qū)和漏區(qū)，在被該源區(qū)和該漏區(qū)夾住的溝道區(qū)上經(jīng)隧道膜形成浮柵電極，其特征在于，包括下述工序形成其上端從該半導(dǎo)體襯底的表面突出的至少2個槽分離區(qū)的工序；形成該源區(qū)和該漏區(qū)的源/漏區(qū)形成工序；以及在該源/漏區(qū)形成工序后形成該浮柵電極的柵電極形成工序。
這樣，通過在源/漏區(qū)形成工序后形成浮柵電極，可使浮柵電極在槽分離區(qū)的中央被形成，可使源區(qū)與漏區(qū)的寬度相等。由此，源區(qū)與漏區(qū)的電阻值相等，可防止存儲單元的存儲內(nèi)容的讀出錯誤。
此外，本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法，其中，上述源/漏區(qū)形成工序包括下述工序在設(shè)置了上述槽分離區(qū)的上述半導(dǎo)體襯底的整個面上形成包含導(dǎo)電性雜質(zhì)的氧化膜的工序；對該氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該氧化膜從而成為側(cè)襯墊的工序；以及使該側(cè)襯墊中包含的該導(dǎo)電性雜質(zhì)擴(kuò)散到該側(cè)襯墊的下部的該半導(dǎo)體襯底中、形成與該槽分離區(qū)鄰接的擴(kuò)散區(qū)、從而使該擴(kuò)散區(qū)成為該源區(qū)或該漏區(qū)的工序。
這樣，通過使用以自對準(zhǔn)的方式形成的側(cè)襯墊來形成源/漏區(qū)，可在槽分離區(qū)的中央形成浮柵電極。
此外，本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法，其中，上述源/漏區(qū)形成工序包括下述工序在設(shè)置了上述槽分離區(qū)的上述半導(dǎo)體襯底的整個面上形成包含導(dǎo)電性雜質(zhì)的第1氧化膜的工序；對該第1氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該第1氧化膜從而成為第1側(cè)襯墊的工序；在該半導(dǎo)體襯底的整個面上形成包含其濃度比該第1側(cè)襯墊的濃度低的導(dǎo)電性雜質(zhì)的第2氧化膜的工序；對該第2氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在該第1側(cè)襯墊的側(cè)壁上留下該第2氧化膜從而成為第2側(cè)襯墊的工序；以及使該第1側(cè)襯墊和該第2側(cè)襯墊中包含的該導(dǎo)電性雜質(zhì)擴(kuò)散到該第1側(cè)襯墊和該第2側(cè)襯墊的下部的該半導(dǎo)體襯底中、形成與該槽分離區(qū)鄰接的高濃度擴(kuò)散區(qū)和與該高濃度擴(kuò)散區(qū)鄰接的低濃度擴(kuò)散區(qū)、從而形成由該高濃度擴(kuò)散區(qū)和該低濃度擴(kuò)散區(qū)構(gòu)成的該源區(qū)或該漏區(qū)的工序。
通過使用這樣的制造方法，可在槽分離區(qū)的中央形成浮柵電極。
再者，通過使用這樣的制造方法，可將存儲單元作成LDD結(jié)構(gòu)，可得到穩(wěn)定性高的存儲單元。
此外，本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法，其中，上述源/漏區(qū)形成工序包括下述工序?qū)⒌?導(dǎo)電型雜質(zhì)注入到被上述槽分離區(qū)夾住的上述半導(dǎo)體襯底的表面中、形成第1導(dǎo)電性區(qū)的工序；在上述半導(dǎo)體襯底的整個面上形成氧化膜的工序；對該氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該氧化膜從而成為側(cè)襯墊的工序；以及將該側(cè)襯墊作為注入掩模、將第2導(dǎo)電型雜質(zhì)注入到該半導(dǎo)體襯底中、使注入了第2導(dǎo)電型雜質(zhì)的該第1導(dǎo)電性區(qū)成為第2導(dǎo)電型的上述溝道區(qū)，使以夾住該溝道區(qū)的方式留下的該第1導(dǎo)電性區(qū)成為該源區(qū)或該漏區(qū)的工序。
這樣，通過使用以自對準(zhǔn)的方式形成的側(cè)襯墊來形成源/漏區(qū)，可在槽分離區(qū)的中央形成浮柵電極。
此外，本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法，其中，上述源/漏區(qū)形成工序包括下述工序?qū)⒌?導(dǎo)電型雜質(zhì)注入到被上述槽分離區(qū)夾住的上述半導(dǎo)體襯底的表面中、形成第1導(dǎo)電性區(qū)的工序；在上述半導(dǎo)體襯底的整個面上形成第1氧化膜的工序；對該第1氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該第1氧化膜從而成為第1側(cè)襯墊的工序；將該第1側(cè)襯墊作為注入掩模、將第2導(dǎo)電型雜質(zhì)注入到該半導(dǎo)體襯底中、使注入了該第2導(dǎo)電型雜質(zhì)的該第1導(dǎo)電性區(qū)成為其雜質(zhì)濃度比該第1導(dǎo)電性區(qū)的該第1導(dǎo)電型雜質(zhì)濃度低的第2導(dǎo)電性區(qū)的工序；在該半導(dǎo)體襯底的整個面上形成第2氧化膜的工序；對該第2氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在該第1側(cè)襯墊的側(cè)壁上留下該第2氧化膜從而成為第2側(cè)襯墊的工序；以及將該第2側(cè)襯墊作為注入掩模、將第2導(dǎo)電型雜質(zhì)注入到該半導(dǎo)體襯底中、使注入了該第2導(dǎo)電型雜質(zhì)的該第2導(dǎo)電性區(qū)成為第2導(dǎo)電型的上述溝道區(qū)，使以夾住該溝道區(qū)的方式留下的該第1導(dǎo)電性區(qū)和該第2導(dǎo)電性區(qū)成為該源區(qū)或該漏區(qū)的工序。
通過使用這樣的制造方法，可在槽分離區(qū)的中央形成浮柵電極。
再者，通過使用這樣的制造方法，可將存儲單元作成LDD結(jié)構(gòu)，可得到穩(wěn)定性高的存儲單元。
上述氧化膜的膜厚最好為在該制造方法中使用的光刻法的最小解像度F的大致4分之1。
所以，能實現(xiàn)存儲單元的小型化。
上述氧化膜的膜厚最好為上述浮柵電極的柵長的大致4分之1。
所以，能實現(xiàn)存儲單元的小型化。
此外，本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法，其中，上述源/漏區(qū)形成工序是以自對準(zhǔn)的方式在上述槽分離區(qū)的側(cè)壁上形成側(cè)襯墊、使該側(cè)襯墊的下部的上述半導(dǎo)體襯底成為該源區(qū)或該漏區(qū)的工序，上述柵電極形成工序是在被該源區(qū)和該漏區(qū)夾住的該半導(dǎo)體襯底上層疊隧道膜和多晶硅層的工序。
通過使用這樣的制造方法，可在槽分離區(qū)的中央形成浮柵電極。
上述隧道膜可以是氮化氧化膜。
也在上述側(cè)襯墊上形成上述多晶硅層。
利用這樣的結(jié)構(gòu)，可減小單位存儲單元的面積，而不會減小浮柵電極與控制柵電極的相對面積。
此外，本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法，其中，上述分離工序包括下述工序在上述半導(dǎo)體襯底上形成包含下敷氧化膜和氮化硅膜的多層膜、使該多層膜的膜厚比制造方法中使用的光刻法的最小解像度F大的工序；在該多層膜上形成到達(dá)該半導(dǎo)體襯底的開口部的工序；用填埋氧化膜填埋該開口部的工序；以及除去該多層膜、使該填埋氧化膜從該半導(dǎo)體襯底的表面突出、成為槽分離區(qū)的工序。
通過使用這樣的方法，可使槽分離區(qū)的高度比最小解像度F大。因而，在側(cè)襯墊上也形成了浮柵電極的情況下，一邊可使浮柵電極與控制柵電極的相對面積為3F2以上，一邊可減小單位存儲單元的面積。
此外，本發(fā)明也是一種非易失性半導(dǎo)體存儲器的制造方法，其中，上述分離工序包括下述工序在上述半導(dǎo)體襯底上形成包含下敷氧化膜和氮化硅膜的多層膜、使該多層膜的膜厚比上述浮柵電極的柵長大的工序；在該多層膜上形成到達(dá)該半導(dǎo)體襯底的開口部的工序；用填埋氧化膜填埋該開口部的工序；以及除去該多層膜、使該填埋氧化膜從該半導(dǎo)體襯底的表面突出、成為槽分離區(qū)的工序。
通過使用這樣的方法，可使槽分離區(qū)的高度比浮柵電極的柵長大。因而，在側(cè)襯墊上也形成了浮柵電極的情況下，一邊可使浮柵電極與控制柵電極的相對面積為3F2以上，一邊可減小單位存儲單元的面積。
上述分離工序是使上述槽分離區(qū)間的距離成為在該制造方法中使用的光刻法的最小解像度F的大致2倍的工序。
在與本發(fā)明有關(guān)的制造方法中，由于以自對準(zhǔn)的方式在槽分離區(qū)的中央形成浮柵電極，故可使槽分離區(qū)的間隔變窄。由此，可使基本存儲單元的面積成為6F2。
上述分離工序是使上述槽分離區(qū)間的距離成為上述柵電極的柵長的大致2倍的工序。
在與本發(fā)明有關(guān)的制造方法中，由于以自對準(zhǔn)的方式在槽分離區(qū)的中央形成浮柵電極，故可使槽分離區(qū)的間隔變窄。
此外，本發(fā)明是一種非易失性半導(dǎo)體存儲器，其中，在被槽分離區(qū)夾住的半導(dǎo)體襯底的表面上形成源區(qū)和漏區(qū)，在被該源區(qū)和該漏區(qū)夾住的溝道區(qū)上經(jīng)隧道膜形成浮柵電極，其特征在于，具備該半導(dǎo)體襯底；在該半導(dǎo)體襯底上大致平行地形成的、其上端從該半導(dǎo)體襯底的表面突出的至少2個槽分離區(qū)；以自對準(zhǔn)的方式在沿該槽分離區(qū)的側(cè)壁的該半導(dǎo)體襯底上形成的側(cè)襯墊；在該半導(dǎo)體襯底的被該側(cè)襯墊覆蓋的區(qū)域上形成的該源區(qū)或該漏區(qū)；被該源區(qū)與該漏區(qū)夾住的溝道區(qū)；以及在該溝道區(qū)上經(jīng)隧道膜形成的浮柵電極。
在這樣的非易失性半導(dǎo)體存儲器中，在槽分離區(qū)的中央形成浮柵電極，可使源布線、漏布線的電阻值相等。由此，可防止存儲單元的存儲內(nèi)容的讀出錯誤。
此外，由于以自對準(zhǔn)的方式在槽分離區(qū)的中央形成浮柵電極，故可減小槽分離區(qū)的間隔，可減小單位存儲單元的面積。
上述源區(qū)和上述漏區(qū)最好是使上述側(cè)襯墊中包含的雜質(zhì)擴(kuò)散到上述半導(dǎo)體襯底中、以自對準(zhǔn)的方式在該側(cè)襯墊的下方形成的區(qū)域。
在這樣的結(jié)構(gòu)中，使源區(qū)與漏區(qū)的寬度相等，而且，可在在槽分離區(qū)的中央形成浮柵電極。
上述源區(qū)和上述漏區(qū)最好在使用了上述側(cè)襯墊為掩模的離子注入中、將被該側(cè)襯墊覆蓋的上述半導(dǎo)體襯底作為該源區(qū)和該漏區(qū)而構(gòu)成。
在這樣的結(jié)構(gòu)中，使源區(qū)與漏區(qū)的寬度相等，而且，可在在槽分離區(qū)的中央形成浮柵電極。
上述源區(qū)和上述漏區(qū)可由沿上述槽分離區(qū)的第1區(qū)和其雜質(zhì)濃度比該第1區(qū)的雜質(zhì)濃度低的第2區(qū)構(gòu)成。
可將存儲單元作成LDD結(jié)構(gòu)，可得到穩(wěn)定性高的存儲單元。
上述隧道膜的膜厚在膜內(nèi)大致為恒定。
在這樣的結(jié)構(gòu)中，不發(fā)生隧道膜的變薄，膜厚為恒定。由此，可防止在隧道膜變得薄膜化的部分中發(fā)生的電場集中。
上述側(cè)襯墊的寬度大致為恒定。
在這樣的結(jié)構(gòu)中，由于以自對準(zhǔn)的方式形成側(cè)襯墊，故其寬度大致為恒定。
上述源區(qū)與上述漏區(qū)的寬度大致相同。在以這一點為特征的結(jié)構(gòu)中，由于以自對準(zhǔn)的方式形成源區(qū)和漏區(qū)，故其寬度大致相同。
上述槽分離區(qū)的間隔為在上述非易失性半導(dǎo)體存儲器的制造中使用的光刻法的最小解像度F的大致2倍。
在這樣的結(jié)構(gòu)中，由于以自對準(zhǔn)的方式形成源區(qū)，故可減小制造工藝的容限。因而，可使槽分離區(qū)的間隔減小到光刻法的最小解像度F的大致2倍。
上述槽分離區(qū)的間隔為上述浮柵電極的柵長的大致2倍。
在這樣的結(jié)構(gòu)中，由于以自對準(zhǔn)的方式形成源區(qū)等，故可減小制造工藝的容限。因而，可使槽分離區(qū)的間隔減小到浮柵電極的柵長的大致2倍。
從上述半導(dǎo)體襯底突出的上述槽分離區(qū)的高度與在上述非易失性半導(dǎo)體存儲器的制造中使用的光刻工序中能形成的最小解像度F大致相同。
在這樣的結(jié)構(gòu)中，一邊可使浮柵電極與控制柵電極的相對面積成為3F2以上，一邊可減小單位存儲單元的面積。
從上述半導(dǎo)體襯底突出的上述槽分離區(qū)的高度與上述浮柵電極的柵長大致相同。
在這樣的結(jié)構(gòu)中，一邊可使浮柵電極與控制柵電極的相對面積為3F2以上，一邊可減小單位存儲單元的面積。
將上述浮柵電極形成為覆蓋上述側(cè)襯墊的側(cè)壁。
在這樣的結(jié)構(gòu)中，一邊可使浮柵電極與控制柵電極的相對面積為3F2以上，一邊可減小單位存儲單元的面積。
圖1是與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖2是與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖3是與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖4是與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖5是與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖6(a)是與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的俯視圖。(b)是圖6(a)的A-A的剖面圖。(c)是圖6(a)的B-B的剖面圖。
圖7是與本發(fā)明的實施例1有關(guān)的存儲單元的剖面圖。
圖8是與本發(fā)明的實施例1有關(guān)的存儲單元的柵電壓Vg與源/漏電流Ids的關(guān)系。
圖9是與本發(fā)明的實施例1有關(guān)的存儲單元的等效電路圖。
圖10是與本發(fā)明的實施例2有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖11是與本發(fā)明的實施例2有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖12是與本發(fā)明的實施例2有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖13是與本發(fā)明的實施例2有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖14是與本發(fā)明的實施例2有關(guān)的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖15(a)是與本發(fā)明的實施例2有關(guān)的非易失性半導(dǎo)體存儲器的俯視圖。(b)是圖15(a)的A-A的剖面圖。(c)是圖15(a)的B-B的剖面圖。
圖16是現(xiàn)有的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖17是現(xiàn)有的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖18是現(xiàn)有的非易失性半導(dǎo)體存儲器的制造工序的剖面圖。
圖19(a)是與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的俯視圖。(b)是圖19(a)的A-A的剖面圖。(c)是圖19(a)的B-B的剖面圖。
圖20是現(xiàn)有的非易失性半導(dǎo)體存儲器的等效電路圖。
實施例1使用圖1至圖6說明與本發(fā)明的實施例1有關(guān)的非易失性半導(dǎo)體存儲器的制造方法。
首先，如圖1(a)中所示，使用熱氧化法，對硅的半導(dǎo)體襯底301的主表面進(jìn)行氧化，形成膜厚約為250_的下敷氧化膜312。接著，利用LPCVD法，淀積氮化硅膜313。此時，使由下敷氧化膜312和氮化硅膜313構(gòu)成的多層膜的膜厚比該非易失性半導(dǎo)體存儲器的制造中使用的光刻法中的最小解像度F厚。通常，光刻法中的最小解像度F約為所制造的半導(dǎo)體存儲器的存儲單元晶體管的柵長。
在此，所謂最小解像度F，指的是利用與本實施例有關(guān)的非易失性半導(dǎo)體存儲器的制造工序能在半導(dǎo)體襯底301上形成的最小線寬。
其次，使用光刻法和干法刻蝕技術(shù)，對氮化硅膜313、下敷氧化膜312、半導(dǎo)體襯底301進(jìn)行刻蝕。由此，開出約2F的間隔，形成寬度約為F的槽分離用溝314。其后，除去作為刻蝕的掩模使用的光致抗蝕劑。
再有，作為其它槽分離區(qū)的形成方法，還有下述方法利用熱氧化法，對半導(dǎo)體襯底301的主表面進(jìn)行氧化，在形成膜厚約為250_的下敷氧化膜312之后，利用LPCVD法淀積多晶硅膜，再利用LPCVD法，淀積氮化硅膜313。此時，使由下敷氧化膜312、多晶硅膜、氮化硅膜313構(gòu)成的多層膜的膜厚比最小解像度F厚。即使在淀積了下敷氧化膜312后，如果直接在將來成為溝道區(qū)的區(qū)域上淀積應(yīng)力強(qiáng)的氮化硅膜313，則也有在溝道區(qū)中留下?lián)p傷的可能性。因而，在該方法中，在下敷氧化膜312與氮化硅膜313之間夾住多晶硅膜作為緩沖層，減少了在溝道區(qū)中發(fā)生的損傷。一般將用這樣的方法形成的槽分離區(qū)稱為多晶硅緩沖槽分離區(qū)。
其次，如圖1(b)中所示，形成厚膜氧化膜315，使其完全填埋槽分離用溝314。例如可使用由將硅烷氣體作為原料氣體的LPCVD法形成的高溫氧化膜、或由將TEOS氣體作為原料氣體的LPCVD法形成的TEOS氧化膜、或由高密度等離子CVD法形成的HDP-SiO2膜等作為厚膜氧化膜315。
圖1(b)是填埋了高溫氧化膜或TEOS氧化膜的情況。再有，在填埋了HDP-SiO2膜的情況下，可防止在利用LPCVD法形成的氧化膜中在槽分離區(qū)的中央容易發(fā)生的凹陷。由此，浮柵電極或控制柵電極的刻蝕變得容易。
其次，如圖1(c)中所示，例如利用CMP法，除去不需要的厚膜氧化膜315，直到露出氮化硅膜313的表面為止。在CMP法中，雖然氧化膜被拋光，但由于氮化膜幾乎不被拋光，故在氮化硅膜313的表面已露出的時刻，停止拋光。其結(jié)果，從半導(dǎo)體襯底301的表面到槽分離區(qū)302的上端為止的高度比最小解像度F高。
其次，如圖2(d)中所示，利用熱磷酸液除去不需要的氮化硅膜313，接著，利用氫氟酸溶液除去不需要的下敷氧化膜312。
在此，在使用了高溫氧化膜或TEOS氧化膜等的情況下，半導(dǎo)體襯底301的背面上也淀積了厚膜氧化膜315。在這樣的情況下，與半導(dǎo)體襯底301的主表面上的不需要的氮化硅膜313一起除去淀積在半導(dǎo)體襯底301的背面上的不需要的氮化硅膜。
具體地說，在利用CMP法使氮化硅膜313的表面露出后，在半導(dǎo)體襯底301的主表面上涂敷光致抗蝕劑，利用這樣的光致抗蝕劑一邊保護(hù)半導(dǎo)體襯底301的主表面，一邊利用氫氟酸溶液除去淀積在半導(dǎo)體襯底301的背面上的高溫氧化膜或TEOS氧化膜。接著，除去光致抗蝕劑，利用熱磷酸液同時除去半導(dǎo)體襯底301的主表面上的不需要的氮化硅膜313和半導(dǎo)體襯底301的背面的不需要的氮化硅膜。
這是因為，如果按原樣留下半導(dǎo)體襯底301的背面的不需要的氮化硅膜，則由于氮化硅膜的應(yīng)力的緣故，半導(dǎo)體襯底301產(chǎn)生大的翹曲(例如，約為60～80μm)，由此，在半導(dǎo)體襯底301的表面上發(fā)生結(jié)晶缺陷等，使非易失性半導(dǎo)體存儲器的可靠性下降。
另一方面，在用HDP-SiO2膜形成厚膜氧化膜315的情況下，在半導(dǎo)體襯底301的背面上不形成不需要的厚膜氧化膜315。在這樣的情況下，由于在半導(dǎo)體襯底301的背面形成的氮化硅膜313露出，故在除去半導(dǎo)體襯底301的表面上的不需要的氮化硅膜313的同時，也除去半導(dǎo)體襯底301的背面的不需要的氮化硅膜。
此外，在半導(dǎo)體襯底301的主表面上淀積了下敷氧化膜312、多晶硅膜、氮化硅膜313的情況下，在不需要的氮化硅膜313、不需要的多晶硅膜的除去方法中，利用干法刻蝕法除去不需要的多晶硅膜。這樣的干法刻蝕希望是物理、化學(xué)的損傷少的多晶硅干法刻蝕法。這是為了對將來成為溝道區(qū)的半導(dǎo)體襯底301的刻蝕損傷少。
再有，當(dāng)然可將多晶硅膜浸到氨雙氧水(NH4OH/H2O2)溶液中將其除去。按照該方法，沒有物理、化學(xué)的損傷，此外，由于有下敷氧化膜312，故也沒有因氨雙氧水引起的對半導(dǎo)體襯底301的化學(xué)的損傷。
其次，如圖2(e)中所示，使用LPCVD法，以約F/4的膜厚淀積包含約1×1021/cm3的磷或砷的N型雜質(zhì)的高濃度氧化膜303。接著，使用干法回刻(etchback)技術(shù)，進(jìn)行干法回刻，使半導(dǎo)體襯底301表面上的高濃度氧化膜303的膜厚約為100_，形成側(cè)襯墊。
其次，如圖2(f)中所示，用氫氟酸溶液除去在半導(dǎo)體襯底301上以約100_的膜厚留下的高濃度氧化膜303。此時，由于所除去的高濃度氧化膜303的膜厚薄到約100_，故側(cè)襯墊幾乎不被刻蝕，保持了原來的形狀。
之所以以約100_的膜厚在半導(dǎo)體襯底301上留下高濃度氧化膜303、其后用氫氟酸溶液除去留下的高濃度氧化膜303的原因是，如果利用干法回刻法在不留下半導(dǎo)體襯底301上的高濃度氧化膜303的情況下進(jìn)行干法回刻，則在成為溝道區(qū)的半導(dǎo)體襯底301的表面上產(chǎn)生刻蝕損傷，發(fā)生結(jié)晶缺陷或界面能級。
其次，如圖3(g)中所示，例如使用LPCVD法，以約F/4的膜厚淀積包含約1×1019/cm3的磷或砷的N型雜質(zhì)的低濃度氧化膜305。
其次，如圖3(h)中所示，利用與圖2(f)相同的工序，除去在半導(dǎo)體襯底301上留下的低濃度氧化膜305，形成低濃度氧化膜305的側(cè)襯墊。
其次，如圖3(i)中所示，利用熱氧化法，對將來成為溝道區(qū)的部分的半導(dǎo)體襯底301進(jìn)行氧化，形成約200_的犧牲氧化膜316。其后，在氮氣的氣氛中，進(jìn)行溫度約900～1000℃、時間約30分～1小時的退火。由此，濃度高的N型雜質(zhì)從高濃度氧化膜303的側(cè)襯墊擴(kuò)散到半導(dǎo)體襯底301中，在側(cè)襯墊的下部形成N+擴(kuò)散層304。另一方面，濃度低的N型雜質(zhì)從低濃度氧化膜305的側(cè)襯墊擴(kuò)散到半導(dǎo)體襯底301中，在側(cè)襯墊的下部形成N-擴(kuò)散層306。
其結(jié)果，在圖3(i)的右側(cè)的槽分離區(qū)302的左側(cè)形成的N+擴(kuò)散層304和N-擴(kuò)散層306成為漏線(漏區(qū))，在左側(cè)的槽分離區(qū)302的右側(cè)形成的N+擴(kuò)散層304和N-擴(kuò)散層306成為源線(源區(qū))。
再有，當(dāng)然也可將在右側(cè)的槽分離區(qū)302的左側(cè)形成的N+擴(kuò)散層304和N-擴(kuò)散層306定為源線，將在左側(cè)的槽分離區(qū)302的右側(cè)形成的N+擴(kuò)散層304和N-擴(kuò)散層306定為漏線。
在此，重要的是，由于側(cè)襯墊以自對準(zhǔn)的方式被形成，故在各槽分離區(qū)302的側(cè)壁上被形成的側(cè)襯墊的寬度大體相等。因此，使側(cè)襯墊中的雜質(zhì)擴(kuò)散而形成的高濃度氧化膜303、低濃度氧化膜305的寬度也分別大體相等。因而，漏線與源線的寬度、進(jìn)而是電阻值也相等。
再有，所謂側(cè)襯墊的寬度，指的是與半導(dǎo)體襯底301的表面鄰接的側(cè)襯墊的柵長方向的長度。
此外，由于側(cè)襯墊以自對準(zhǔn)的方式被形成，故具有夾住溝道區(qū)305的對稱的形狀。
在此，在與本實施例有關(guān)的結(jié)構(gòu)中，漏線與源線的電阻值大體相等。因此，在讀出與圖20中示出的1組漏線和源線并列地連接的n個存儲單元的第m個的擦除狀態(tài)的存儲單元的情況下，可防止如現(xiàn)有的結(jié)構(gòu)那樣的因漏線的電阻值高引起的第m個存儲單元的誤讀取。
其次，利用離子注入法，對半導(dǎo)體襯底301進(jìn)行決定存儲單元的閾值電壓(UV-Vth)的溝道劑量注入。具體地說，以高濃度氧化膜303的側(cè)襯墊、低濃度氧化膜305的側(cè)襯墊、槽分離區(qū)302為掩模，通過犧牲氧化膜316在半導(dǎo)體襯底301中注入離子317，形成溝道劑量注入?yún)^(qū)307。
離子317的注入是這樣來進(jìn)行的例如將硼等的P型雜質(zhì)以注入能量約30KeV、注入量1×1013/cm2來注入。
在此，之所以通過犧牲氧化膜316進(jìn)行溝道劑量注入，是因為，如果不設(shè)置犧牲氧化膜316而在保持露出半導(dǎo)體襯底301表面的原樣下進(jìn)行離子注入，則損傷進(jìn)入半導(dǎo)體襯底301的表面。這樣的損傷成為在半導(dǎo)體襯底301中發(fā)生結(jié)晶缺陷或界面能級的原因。
其次，如圖4(j)中所示，在利用氫氟酸溶液除去了犧牲氧化膜316后，在溝道區(qū)中形成膜厚為100_以下的隧道膜308。在氧化氣氛中對半導(dǎo)體襯底301的表面進(jìn)行氧化來形成隧道膜308。此外，這樣的隧道膜308可以是在添加了氨氣(NH3)、NO氣或N2O氣的氧化氣氛中形成的氮化氧化膜。
在此，重要的是，與側(cè)襯墊鄰接的隧道膜308難以引起變薄的情況。所謂變薄，是下述的現(xiàn)象在圖4(j)中所示的隧道膜308的形成工序中，由于使半導(dǎo)體襯底氧化的氧化物質(zhì)難以到達(dá)側(cè)襯墊的立體角窄的部位上，故在與側(cè)襯墊鄰接的區(qū)域中隧道膜308的膜厚變薄。如果隧道膜308的膜厚由于變薄現(xiàn)象而變薄，則在該膜厚薄的部分處引起電場集中。其結(jié)果，或是隧道膜308的膜質(zhì)變壞、或是引起絕緣破壞、或是不能使電子蓄積在浮柵電極上。
與此不同，與本實施例有關(guān)的側(cè)襯墊由包含N型雜質(zhì)的氧化膜來形成。在此，由于N型雜質(zhì)使氧化增速，故可防止與側(cè)襯墊鄰接的隧道膜308的變薄現(xiàn)象。再者，也可使與側(cè)襯墊鄰接的隧道膜308比其它部分厚。因而，在隧道膜308中不會引起電場集中，可形成可靠性高的存儲單元。
接著，例如用LPCVD法淀積摻了約2～5×1020/cm3的磷等N型雜質(zhì)的多晶硅材料。
接著，使用光刻技術(shù)和各向異性多晶硅刻蝕技術(shù)，除去槽分離區(qū)302的上表面的多晶硅材料，形成浮柵電極309。
在以這種方式形成的浮柵電極309中，與側(cè)襯墊夾住的隧道膜308相接的部分的浮柵電極309的長度為柵長Lg。通常，在光刻法中的最小解像度F與這樣的柵長為同等程度。
在此，為了加快寫入速度，必須增大控制柵電極與浮柵電極間的電容Ccg-fg。
與此不同，在現(xiàn)有結(jié)構(gòu)中，如圖19中所示，使用與浮柵電極4導(dǎo)電性地連接的翅型浮柵電極9，把控制柵電極與浮柵電極的相對面積定為3F2。即，在現(xiàn)有的結(jié)構(gòu)中，在只使用了浮柵電極4的情況下，控制柵電極與浮柵電極4的相對面積小到1F×1F=1F2，電容也為使用翅型浮柵電極9的情況的約1/3。
與此不同，在與本實施例有關(guān)的結(jié)構(gòu)中，如圖4(j)中所示，在側(cè)襯墊上也形成浮柵電極309，此外，由于槽分離區(qū)的高度也比F大，故可把浮柵電極與控制柵電極的相對面積定為3F2以上。即，一邊可省略翅型浮柵電極9的形成工序，一邊可使電容為現(xiàn)有結(jié)構(gòu)的電容以上。
再有，浮柵電極309的柵寬為與最小解像度F同等程度的尺寸。
其次，如圖4(k)中所示，在整個面上形成多晶硅間絕緣膜310。多晶硅間絕緣膜310一般是層疊膜，例如，為氧化硅膜/氮化硅膜/氧化硅膜這樣的層疊結(jié)構(gòu)(ONO膜結(jié)構(gòu))或氧化硅膜/氮化硅膜/氧化硅膜/氮化硅膜這樣的層疊結(jié)構(gòu)(ONON膜結(jié)構(gòu))。用LPCVD法或熱氧化法形成氧化硅膜或氮化硅膜。此外，多晶硅間絕緣膜310的膜厚約為150～200_。
其次，如圖4(1)中所示，在多晶硅間絕緣膜304上依次淀積導(dǎo)電膜和絕緣膜，形成層疊膜。導(dǎo)電膜、絕緣膜的膜厚分別約為2000_。
此外，可使用摻了約6～8×1020/cm3的磷等N型雜質(zhì)的多晶硅單層膜或這樣的多晶硅膜與例如WSi2或MoSi2等的高熔點金屬的硅化膜的層疊膜(policide膜)作為導(dǎo)電膜。
在這樣的工序中，如圖6(a)的非易失性半導(dǎo)體存儲器的俯視圖所示那樣，完成字線部分的結(jié)構(gòu)。即，圖4(1)相當(dāng)于圖6(a)的的A-A的剖面圖。
其次，如圖5(m)中所示，使用光刻法和干法刻蝕技術(shù)，留下字線部分的控制柵電極311，對控制柵電極311進(jìn)行刻蝕。在此，圖5(m)相當(dāng)于圖6(a)的B-B的剖面圖。
最后，如圖5(n)中所示，除去在圖5(m)中除去了控制柵電極311的部分的多晶硅間絕緣膜310、浮柵電極309。具體地說，利用氧化膜干法刻蝕技術(shù)，對多晶硅間絕緣膜310進(jìn)行刻蝕，接著，利用各向異性多晶硅干法刻蝕技術(shù)，對浮柵電極309進(jìn)行刻蝕。
在多晶硅間絕緣膜310的刻蝕工序中，在留下了控制柵電極311的字線區(qū)域中，雖然控制柵電極311的絕緣膜也被刻蝕，但由于絕緣膜的膜厚(約2000_)為多晶硅間絕緣膜310的膜厚(150～200_)的10倍以上，故控制柵電極311的絕緣膜不會消失。
此外，在浮柵電極309的刻蝕工序中，由于控制柵電極311的絕緣膜留下，故該絕緣膜的下部的導(dǎo)電膜不被刻蝕。
在此，重要的是，如圖5(n)中所示，在浮柵電極309的各向異性多晶硅干法刻蝕工序中，浮柵電極309與半導(dǎo)體襯底301之間的角度α＞90°。因此，可防止象現(xiàn)有的結(jié)構(gòu)的情況(參照圖18(i))那樣，浮柵電極的殘渣12留在低濃度氧化膜305的側(cè)襯墊側(cè)壁上。因而，可防止相鄰的存儲單元的浮柵電極間由于這樣的殘渣而導(dǎo)電性地連接、從而成為相同的電位而發(fā)生誤操作的情況。即，可提高在大容量的非易失性半導(dǎo)體存儲器的芯片上被形成的幾億個存儲單元的各自的可靠性，最終可得到可靠性高的非易失性半導(dǎo)體存儲器。
圖6(a)是與本實施例有關(guān)的非易失性半導(dǎo)體存儲器的俯視圖。此外，圖6(b)是圖6(a)的A-A的剖面圖、即字線區(qū)域的剖面圖。此外，圖6(c)是圖6(a)的B-B的剖面圖、即字線以外的區(qū)域的剖面圖。
如圖6(a)中所示，控制柵電極311的寬度(字線的寬度)約為在該半導(dǎo)體存儲器的制造方法中使用的光刻法的最小解像度F、或約為半導(dǎo)體存儲器的柵長。
此外，字線以外的區(qū)域的寬度、即鄰接的控制柵電極311的間隔也同樣地約為最小解像度F、或約為該半導(dǎo)體存儲器的柵長。
因而，與本實施例有關(guān)的非易失性半導(dǎo)體存儲器的1個存儲單元30的面積為(F+F)×(F+2F)=6F2，可比上述的現(xiàn)有結(jié)構(gòu)的存儲單元的面積8F2小。
因而，可得到其集成度比現(xiàn)有的結(jié)構(gòu)的非易失性半導(dǎo)體存儲器的集成度高的非易失性半導(dǎo)體存儲器。
再有，在特開平2-151074號公報中也記載了使用以自對準(zhǔn)的方式形成的側(cè)襯墊的非易失性半導(dǎo)體存儲器。但是，在這樣的存儲器中，沒有提及源/漏區(qū)，沒有記載如本申請的發(fā)明那樣的使源線與漏線的電阻值相同的內(nèi)容。
其次，使用圖7至圖9，說明與本實施例有關(guān)的非易失性半導(dǎo)體存儲器的工作原理。
圖7是與本實施例有關(guān)的非易失性半導(dǎo)體存儲器的1個存儲單元的剖面圖。在此，說明Fowler-Nordheim型隧道電流寫入、Fowler-Nordheim型隧道電流擦除方式。
在圖7的存儲單元中，根據(jù)浮柵電極是否處于帶電狀態(tài)來進(jìn)行信息的存儲。在將電子注入到浮柵電極中、使浮柵電極帶了負(fù)電的情況下，在浮柵電極的上方被形成的控制柵電極的閾值電壓Vth變高。該狀態(tài)是寫入狀態(tài)。
另一方面，在浮柵電極沒有帶負(fù)電的情況下，閾值電壓Vth變低。該狀態(tài)是擦除狀態(tài)。
因而，對控制柵電極施加這樣的寫入狀態(tài)和擦除狀態(tài)的各自的閾值電壓Vth的中間的電位，可根據(jù)存儲單元是否導(dǎo)通來讀出存儲內(nèi)容。
圖8是，(a)擦除狀態(tài)、(b)寫入狀態(tài)下的柵電壓Vg與源/漏間的電流Ids的關(guān)系。
從圖8可明白，通過檢測出對控制柵電極施加例如約5V的電壓的情況的源/漏間的電流Ids的值，可讀出存儲單元的存儲內(nèi)容。
如圖7(a)中所示，對控制柵電極施加約17V的正的高電壓來進(jìn)行對存儲單元的信息的寫入。如果施加這樣的高電壓，則由于Fowler-Nordheim型隧道電流現(xiàn)象，電子通過隧道膜從半導(dǎo)體襯底注入到浮柵電極中，使浮柵電極帶負(fù)電。由此，存儲單元變成被寫入的狀態(tài)。
參照圖9，說明存儲單元從擦除狀態(tài)變成寫入狀態(tài)的情況的1個存儲單元的工作。
關(guān)于各電極的電位假定，控制柵電極的電位為Vcg、浮柵電極的電位為Vfg、半導(dǎo)體襯底的電位為Vsub。此外假定，控制柵電極與浮柵電極間的電容為Ccg-fg、浮柵電極與半導(dǎo)體襯底間的電容為Cfg-sub。
在被擦除的狀態(tài)下，由于任一個電容Ccg-fg、Cfg-sub中都沒有蓄積電荷，故浮柵電極的電位Vfg可用下式來表示Vfg=Vcg×Ccg-fg÷(Ccg-fg+Cfg-sub)再有，將Ccg-fg/(Ccg-fg+Cfg-sub)稱為「耦合比」。
由于利用隧道電流現(xiàn)象將電子注入到浮柵電極中，故浮柵電極與半導(dǎo)體襯底間的電位差變大，寫入速度加快。
由于半導(dǎo)體襯底的電位Vsub在進(jìn)行寫入的情況下為0V，故浮柵電極與半導(dǎo)體襯底間的電位差為Vfg-Vsub=Vfg-0=Vcg×Ccg-fg÷(Ccg-fg+Cfg-sub)。如果按照該式，則為了加快寫入速度，必須增大耦合比。即，必須增大控制柵電極與浮柵電極間的電容Ccg-fg。
另一方面，在擦除存儲單元的信息的情況下，對控制柵電極施加約-16V的負(fù)的高電壓，對漏電極、源電極、半導(dǎo)體襯底分別施加約2V的正電壓。由此，使電子從浮柵電極放出到半導(dǎo)體襯底中，變成浮柵電極沒有帶電的狀態(tài)。由此，變成存儲單元的信息被擦除的狀態(tài)。
再有，由于用高品質(zhì)的絕緣膜覆蓋浮柵電極的周圍，故被注入到浮柵電極中的電子，只要不在上述工序中被放出，就滯留在浮柵電極中。因而，即使切斷非易失性半導(dǎo)體存儲器的電源，也保持存儲內(nèi)容。
實施例2使用圖10至圖15，說明與本發(fā)明的實施例2有關(guān)的非易失性半導(dǎo)體存儲器的制造方法。
圖10(a)至圖10(c)的工序與實施例1相同，使用這樣的工序，在槽分離溝414內(nèi)填埋厚膜氧化膜415。
其次，如圖11(d)中所示，用熱磷酸液除去不需要的氮化硅膜413。將留下的下敷氧化膜412在下一個制造工序中作為犧牲氧化膜來使用。
再有，在半導(dǎo)體襯底401的背面也淀積厚膜氧化膜415等的情況下，利用與上述實施例1同樣的工序，來除去厚膜氧化膜415。此外，在半導(dǎo)體襯底301的主表面上淀積了下敷氧化膜312、多晶硅膜、氮化硅膜313的情況的不需要的氮化硅膜313、多晶硅膜的除去方法也與實施例1相同。
其次，如圖11(e)中所示，利用眾所周知的離子注入法，以槽分離區(qū)402為掩模，以下敷氧化膜412作為犧牲氧化膜，注入約5×1015/cm3的例如磷或砷的N型雜質(zhì)416，形成N+擴(kuò)散層404。之所以以下敷氧化膜412作為犧牲氧化膜來進(jìn)行離子注入，是為了不因離子注入的損傷而在將來成為溝道區(qū)的半導(dǎo)體襯底401的表面中形成結(jié)晶缺陷或界面能級。
其次，如圖11(f)中所示，利用氫氟酸溶液除去下敷氧化膜412，使半導(dǎo)體襯底401的表面露出。在利用氫氟酸溶液除去下敷氧化膜412的情況下，由于下敷氧化膜412的膜厚薄，在氫氟酸溶液中處理的時間短，故槽分離區(qū)402幾乎不被刻蝕，從半導(dǎo)體襯底401的表面到槽分離區(qū)402的上表面的高度幾乎不變化，維持比F大的值。
其次，如圖12(g)中所示，例如，使用LPCVD法，在半導(dǎo)體襯底401的表面上、槽分離區(qū)402的側(cè)壁面和上表面上淀積膜厚約為F/4的第1氧化膜403。
接著，利用氧化膜干法刻蝕法，對第1氧化膜403進(jìn)行刻蝕，以便在半導(dǎo)體襯底401的將來成為溝道區(qū)的部位上留下膜厚約為200_的第1氧化膜403。其結(jié)果，以自對準(zhǔn)的方式在槽分離區(qū)402的側(cè)壁上形成第1氧化膜403的側(cè)襯墊。
接著，以槽分離區(qū)402、第1氧化膜403的側(cè)襯墊為掩模，將半導(dǎo)體襯底401上的第1氧化膜403用作犧牲氧化膜，注入約4.95×1015/cm3的硼等的P型雜質(zhì)417。由此，在N+擴(kuò)散層404中形成N-擴(kuò)散層406。之所以以第1氧化膜403作為犧牲氧化膜來使用，是為了不因離子注入的損傷而在半導(dǎo)體襯底401的表面中形成結(jié)晶缺陷或界面能級。
其次，如圖12(h)中所示，使用氫氟酸溶液除去第1氧化膜403。此時，與圖11(f)的工序相同，從半導(dǎo)體襯底401到槽分離區(qū)402的上表面的高度幾乎不變化。
其次，如圖12(i)中所示，利用與圖12(g)同樣的方法，例如利用LPCVD法，在整個面上淀積膜厚約為F/4的第2氧化膜405。
接著，利用氧化膜干法刻蝕法，對第2氧化膜405進(jìn)行刻蝕，以便在將來成為溝道區(qū)的部位上留下膜厚約為200_的第2氧化膜405。其結(jié)果，以自對準(zhǔn)的方式形成與第1氧化膜403的側(cè)襯墊鄰接的第2氧化膜405的側(cè)襯墊。
接著，以第2氧化膜405的側(cè)襯墊為掩模，將半導(dǎo)體襯底401上的第2氧化膜405用作犧牲氧化膜，注入約6×1013/cm3的硼等的P型雜質(zhì)418。由此，在N-擴(kuò)散層406之間形成寬度約為F的、決定存儲單元的閾值電壓用的溝道劑量區(qū)407。
其結(jié)果，在圖12(i)的右側(cè)的槽分離區(qū)402的左側(cè)形成的N+擴(kuò)散層404和N-擴(kuò)散層406成為漏線，在左側(cè)的槽分離區(qū)402的右側(cè)形成的N+擴(kuò)散層404和N-擴(kuò)散層406成為源線。
再有，當(dāng)然可將在右側(cè)的槽分離區(qū)402的左側(cè)形成的N+擴(kuò)散層404和N-擴(kuò)散層406定為源線，在左側(cè)的槽分離區(qū)402的右側(cè)形成的N+擴(kuò)散層404和N-擴(kuò)散層406定為漏線。
與實施例1相同，由于在圖12(i)中也利用由對于槽分離區(qū)402以自對準(zhǔn)的方式形成的第1氧化膜403形成的側(cè)襯墊來決定N+擴(kuò)散層404及N-擴(kuò)散層406的寬度，故源線與漏線的寬度相等。其結(jié)果，源線與漏線的電阻值也相等。因而，可防止因漏線的電阻值比源線的電阻值高而產(chǎn)生的誤操作。
其后，如圖13(j)中所示，利用氫氟酸溶液除去第2氧化膜405。此時，從半導(dǎo)體襯底401的表面到槽分離區(qū)402的上表面的高度幾乎不變化。
其次，如圖13(k)中所示，與實施例1相同，在溝道區(qū)中形成膜厚為100_以下的隧道膜408，接著，在整個面上淀積多晶硅材料，對其進(jìn)行構(gòu)圖，形成浮柵電極409。
其次，如圖13(1)中所示，在整個面上形成多晶硅間絕緣膜410。
其次，如圖14(m)(n)(o)中所示，通過進(jìn)行與上述實施例1相同的工序，形成非易失性半導(dǎo)體存儲器的字線區(qū)域(圖14(m))、字線以外的區(qū)域(圖14(o))。
在與本實施例有關(guān)的方法中，也與實施例1相同，可防止圖14(o)的刻蝕工序中的刻蝕殘渣的發(fā)生。其結(jié)果，可提高在大容量的非易失性半導(dǎo)體存儲器的芯片上被形成的幾億個存儲單元的各自的可靠性，最終可得到可靠性高的非易失性半導(dǎo)體存儲器。
圖15(a)是與本實施例有關(guān)的非易失性半導(dǎo)體存儲器的俯視圖。此外，圖15(b)是圖15(a)的A-A的剖面圖、即字線區(qū)域的剖面圖。此外，圖15(c)是圖15(a)的B-B的剖面圖、即字線以外的區(qū)域的剖面圖。
在與本實施例有關(guān)的非易失性半導(dǎo)體存儲器中，也與實施例1的非易失性半導(dǎo)體存儲器相同，1個存儲單元40的面積為6F2，可比現(xiàn)有結(jié)構(gòu)的存儲單元的面積8F2小。
因而，可得到其集成度比現(xiàn)有的結(jié)構(gòu)的非易失性半導(dǎo)體存儲器的集成度高的非易失性半導(dǎo)體存儲器。
再有，與實施例2有關(guān)的非易失性半導(dǎo)體存儲器的工作原理也與實施例l的情況相同。
從以上的說明可明白，通過使用與本發(fā)明有關(guān)的非易失性半導(dǎo)體存儲器的制造方法，可在槽分離區(qū)的中央形成浮柵電極，可得到源線、漏線的電阻值相等的非易失性半導(dǎo)體存儲器。
此外，通過使用與本發(fā)明有關(guān)的非易失性半導(dǎo)體存儲器的制造方法，可使單位存儲單元的面積為6F2，可得到集成度高的非易失性半導(dǎo)體存儲器。
再者，通過使用與本發(fā)明有關(guān)的非易失性半導(dǎo)體存儲器的制造方法，可得到防止了因刻蝕殘渣引起的存儲單元間的短路的非易失性半導(dǎo)體存儲器。
權(quán)利要求
1．一種非易失性半導(dǎo)體存儲器的制造方法，其中，在被槽分離區(qū)夾住的半導(dǎo)體襯底的表面上形成源區(qū)和漏區(qū)，在被該源區(qū)和該漏區(qū)夾住的溝道區(qū)上經(jīng)隧道膜形成浮柵電極，其特征在于，包括下述工序形成其上端從該半導(dǎo)體襯底的表面突出的至少2個槽分離區(qū)的分離工序；形成該源區(qū)和該漏區(qū)的源/漏區(qū)形成工序；以及在該源/漏區(qū)形成工序后形成該浮柵電極的柵電極形成工序。
2．如權(quán)利要求1中所述的制造方法，其特征在于上述源/漏區(qū)形成工序包括下述工序在設(shè)置了上述槽分離區(qū)的上述半導(dǎo)體襯底的整個面上形成包含導(dǎo)電性雜質(zhì)的氧化膜的工序；對該氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該氧化膜從而成為側(cè)襯墊的工序；以及使該側(cè)襯墊中包含的該導(dǎo)電性雜質(zhì)擴(kuò)散到該側(cè)襯墊的下部的該半導(dǎo)體襯底中、形成與該槽分離區(qū)鄰接的擴(kuò)散區(qū)、從而使該擴(kuò)散區(qū)成為該源區(qū)或該漏區(qū)的工序。
3．如權(quán)利要求1中所述的制造方法，其特征在于上述源/漏區(qū)形成工序包括下述工序在設(shè)置了上述槽分離區(qū)的上述半導(dǎo)體襯底的整個面上形成包含導(dǎo)電性雜質(zhì)的第1氧化膜的工序；對該第1氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該第1氧化膜從而成為第1側(cè)襯墊的工序；在該半導(dǎo)體襯底的整個面上形成包含其濃度比該第1側(cè)襯墊的濃度低的導(dǎo)電性雜質(zhì)的第2氧化膜的工序；對該第2氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在該第1側(cè)襯墊的側(cè)壁上留下該第2氧化膜從而成為第2側(cè)襯墊的工序；以及使該第1側(cè)襯墊和該第2側(cè)襯墊中包含的該導(dǎo)電性雜質(zhì)擴(kuò)散到該第1側(cè)襯墊和該第2側(cè)襯墊的下部的該半導(dǎo)體襯底中、形成與該槽分離區(qū)鄰接的高濃度擴(kuò)散區(qū)和與該高濃度擴(kuò)散區(qū)鄰接的低濃度擴(kuò)散區(qū)、從而形成由該高濃度擴(kuò)散區(qū)和該低濃度擴(kuò)散區(qū)構(gòu)成的該源區(qū)或該漏區(qū)的工序。
4．如權(quán)利要求1中所述的制造方法，其特征在于上述源/漏區(qū)形成工序包括下述工序?qū)⒌?導(dǎo)電型雜質(zhì)注入到被上述槽分離區(qū)夾住的上述半導(dǎo)體襯底的表面中、形成第1導(dǎo)電性區(qū)的工序；在上述半導(dǎo)體襯底的整個面上形成氧化膜的工序；對該氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該氧化膜從而成為側(cè)襯墊的工序；以及將該側(cè)襯墊作為注入掩模、將第2導(dǎo)電型雜質(zhì)注入到該半導(dǎo)體襯底中、使注入了第2導(dǎo)電型雜質(zhì)的該第1導(dǎo)電性區(qū)成為第2導(dǎo)電型的上述溝道區(qū)，使以夾住該溝道區(qū)的方式留下的該第1導(dǎo)電性區(qū)成為該源區(qū)或該漏區(qū)的工序。
5． 如權(quán)利要求1中所述的制造方法，其特征在于上述源/漏區(qū)形成工序包括下述工序?qū)⒌?導(dǎo)電型雜質(zhì)注入到被上述槽分離區(qū)夾住的上述半導(dǎo)體襯底的表面中、形成第1導(dǎo)電性區(qū)的工序；在上述半導(dǎo)體襯底的整個面上形成第1氧化膜的工序；對該第1氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在從該半導(dǎo)體襯底的表面突出的槽分離區(qū)的側(cè)壁上留下該第1氧化膜從而成為第1側(cè)襯墊的工序；將該第1側(cè)襯墊作為注入掩模、將第2導(dǎo)電型雜質(zhì)注入到該半導(dǎo)體襯底中、使注入了該第2導(dǎo)電型雜質(zhì)的該第1導(dǎo)電性區(qū)成為其雜質(zhì)濃度比該第1導(dǎo)電性區(qū)的該第1導(dǎo)電型雜質(zhì)濃度低的第2導(dǎo)電性區(qū)的工序；在該半導(dǎo)體襯底的整個面上形成第2氧化膜的工序；對該第2氧化膜進(jìn)行刻蝕、以自對準(zhǔn)的方式在該第1側(cè)襯墊的側(cè)壁上留下該第2氧化膜從而成為第2側(cè)襯墊的工序；以及將該第2側(cè)襯墊作為注入掩模、將第2導(dǎo)電型雜質(zhì)注入到該半導(dǎo)體襯底中、使注入了該第2導(dǎo)電型雜質(zhì)的該第2導(dǎo)電性區(qū)成為第2導(dǎo)電型的上述溝道區(qū)，使以夾住該溝道區(qū)的方式留下的該第1導(dǎo)電性區(qū)和該第2導(dǎo)電性區(qū)成為該源區(qū)或該漏區(qū)的工序。
6．如權(quán)利要求1中所述的制造方法，其特征在于上述氧化膜的膜厚為上述浮柵電極的柵長的大致4分之1。
7．如權(quán)利要求1中所述的制造方法，其特征在于上述源/漏區(qū)形成工序是以自對準(zhǔn)的方式在上述槽分離區(qū)的側(cè)壁上形成側(cè)襯墊、使該側(cè)襯墊的下部的上述半導(dǎo)體襯底成為該源區(qū)或該漏區(qū)的工序，上述柵電極形成工序是在被該源區(qū)與該漏區(qū)夾住的該半導(dǎo)體襯底上層疊隧道膜和多晶硅層的工序。
8．如權(quán)利要求1中所述的制造方法，其特征在于上述分離工序包括下述工序在上述半導(dǎo)體襯底上形成包含下敷氧化膜和氮化硅膜的多層膜、使該多層膜的膜厚比上述浮柵電極的柵長大的工序；在該多層膜上形成到達(dá)該半導(dǎo)體襯底的開口部的工序；用填埋氧化膜填埋該開口部的工序；以及除去該多層膜、使該填埋氧化膜從該半導(dǎo)體襯底的表面突出、成為槽分離區(qū)的工序。
9．如權(quán)利要求8中所述的制造方法，其特征在于上述分離工序是使上述槽分離區(qū)間的距離成為上述柵電極的柵長的大致2倍的工序。
10．一種非易失性半導(dǎo)體存儲器，其中，在被槽分離區(qū)夾住的半導(dǎo)體襯底的表面上形成源區(qū)和漏區(qū)，在被該源區(qū)和該漏區(qū)夾住的溝道區(qū)上經(jīng)隧道膜形成浮柵電極，其特征在于，具備該半導(dǎo)體襯底；在該半導(dǎo)體襯底上大致平行地形成的、其上端從該半導(dǎo)體襯底的表面突出的至少2個槽分離區(qū)；以自對準(zhǔn)的方式在沿該槽分離區(qū)的側(cè)壁的該半導(dǎo)體襯底上形成的側(cè)襯墊；在該半導(dǎo)體襯底的被該側(cè)襯墊覆蓋的區(qū)域上形成的該源區(qū)或該漏區(qū)；被該源區(qū)與該漏區(qū)夾住的溝道區(qū)；以及在該溝道區(qū)上經(jīng)隧道膜形成的浮柵電極。
11．如權(quán)利要求10中所述的非易失性半導(dǎo)體存儲器，其特征在于上述源區(qū)和上述漏區(qū)是使上述側(cè)襯墊中包含的雜質(zhì)擴(kuò)散到上述半導(dǎo)體襯底中、以自對準(zhǔn)的方式在該側(cè)襯墊的下方形成的區(qū)域。
12．如權(quán)利要求10中所述的非易失性半導(dǎo)體存儲器，其特征在于上述源區(qū)和上述漏區(qū)在使用了上述側(cè)襯墊為掩模的離子注入中、將被該側(cè)襯墊覆蓋的上述半導(dǎo)體襯底作為該源區(qū)和該漏區(qū)而構(gòu)成。
13．如權(quán)利要求10中所述的非易失性半導(dǎo)體存儲器，其特征在于上述隧道膜的膜厚在膜內(nèi)大致為恒定。
14．如權(quán)利要求10中所述的非易失性半導(dǎo)體存儲器，其特征在于上述槽分離區(qū)的間隔為上述浮柵電極的柵長的大致2倍。
15．如權(quán)利要求10中所述的非易失性半導(dǎo)體存儲器，其特征在于從上述半導(dǎo)體襯底突出的上述槽分離區(qū)的高度與上述浮柵電極的柵長大致相同。
全文摘要
提供一種可進(jìn)行正確的存儲單元的讀出、適合于高集成化、制造成品率高的非易失性半導(dǎo)體存儲器。本發(fā)明是一種非易失性半導(dǎo)體存儲器的制造方法,其中,在被槽分離區(qū)夾住的半導(dǎo)體襯底的表面上形成源區(qū)和漏區(qū),在被該源區(qū)和該漏區(qū)夾住的溝道區(qū)上經(jīng)隧道膜形成浮柵電極,該方法包括下述工序:形成其上端從該半導(dǎo)體襯底的表面突出的至少2個槽分離區(qū)的分離工序;形成該源區(qū)和該漏區(qū)的源/漏區(qū)形成工序;以及在該源/漏區(qū)形成工序后形成該浮柵電極的柵電極形成工序。
文檔編號H01L29/788GK1303127SQ00129268
公開日2001年7月11日 申請日期2000年9月28日 優(yōu)先權(quán)日2000年1月5日
發(fā)明者坂本治, 辻直樹, 清水悟 申請人:三菱電機(jī)株式會社