專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是涉及一種SOI(Silicon On Insulator絕緣體上的硅)結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法，特別是涉及其底面具有不到達(dá)埋入氧化膜的隔離絕緣膜(以下稱為局部STI(Partial Shallow TrenchIsolation))的半導(dǎo)體裝置及其制造方法。
具有由半導(dǎo)體襯底、埋入氧化膜和半導(dǎo)體層組成的SOI結(jié)構(gòu)的半導(dǎo)體裝置，因?yàn)橛寐袢胙趸ず推涞酌娴竭_(dá)埋入氧化膜的元件隔離(以下稱為全STI(Full Shallow Trench Isolation))包圍有源區(qū)，所以即使形成CMOS晶體管也沒有引起鎖定(latch up)的擔(dān)心，并且，因?yàn)樵?漏區(qū)接到埋入氧化膜上，與半導(dǎo)體襯底表面上直接形成了晶體管的半導(dǎo)體裝置比較，具有結(jié)電容小、能高速工作，同時(shí)備用時(shí)漏電流也減少，并能抑制功耗的優(yōu)點(diǎn)。
可是，在埋入氧化膜表面上形成的半導(dǎo)體層膜厚例如為0．15μm以上的場(chǎng)合，因碰撞電離現(xiàn)象而產(chǎn)生的載流子(nMOS中為空穴，pMOS為電子)停留在溝道形成區(qū)下方的半導(dǎo)體層內(nèi)，因此或發(fā)生扭曲(kink)或工作耐壓劣化，并且，因?yàn)榇嬖跍系佬纬蓞^(qū)電位不穩(wěn)定，故出現(xiàn)延遲時(shí)間的與頻率相關(guān)性等的襯底浮游效應(yīng)而發(fā)生的種種問題，所以一般地說要固定溝道形成區(qū)的電位。特開昭58-124243號(hào)公報(bào)中已公開了固定溝道形成區(qū)的電位的半導(dǎo)體裝置。
近年來，為了不僅固定每個(gè)晶體管中溝道形成區(qū)的電位，而且一并固定同一導(dǎo)電型的多個(gè)晶體管的溝道形成區(qū)電位，用局部STI進(jìn)行隔離來謀求微細(xì)化，這種結(jié)構(gòu)已公開于IEEE International SOIConference，Oct．1997等。
圖26示出現(xiàn)有半導(dǎo)體裝置的頂視圖，圖中，104為隔離絕緣膜、106為柵電極、107和108為源-漏區(qū)、109為布線。如圖26所示，在局部STI的場(chǎng)合，對(duì)同一導(dǎo)電型的多個(gè)晶體管，形成用于固定溝道形成區(qū)電位的布線109。
圖27示出現(xiàn)有半導(dǎo)體裝置的剖面圖，就是圖26的X-X線剖開的剖面圖。圖中，101為半導(dǎo)體襯底、102為埋入氧化膜、1010為溝道形成區(qū)、105為柵絕緣膜、103為半導(dǎo)體層，及1011為溝道阻斷層。如圖27所示，鄰接的兩個(gè)晶體管間的隔離絕緣膜104沒有到達(dá)埋入氧化膜102，并在隔離絕緣膜104下，形成含有與溝道形成區(qū)1010為同一導(dǎo)電型的高濃度雜質(zhì)的溝道阻斷層1011。而且，兩個(gè)溝道形成區(qū)1010通過溝道阻斷層1011成為連接的狀態(tài)，它與布線109連接而固定溝道形成區(qū)1010的電位。
不過，在局部STI結(jié)構(gòu)中，因元件間隔離耐壓低，在對(duì)分別連接鄰接的晶體管源-漏區(qū)的布線(未圖示)的某一條加源電壓對(duì)另一條加上漏電壓等的經(jīng)溝道阻斷層鄰接的源-漏區(qū)間發(fā)生電位差的情況下，因?yàn)樵跍系雷钄鄬佑休^大的漏電流流過，必須保留較大元件間隔離寬度，因此存在妨礙微細(xì)化的問題。
圖28示出現(xiàn)有半導(dǎo)體裝置的剖面圖，就是圖26的Y-Y線剖開的剖面圖。由該圖可以看出，在鄰接的晶體管源-漏區(qū)間，由于隔離絕緣膜104不到達(dá)埋入氧化膜102，所以有漏電流通過溝道阻斷層1011流動(dòng)。
本發(fā)明就是為解決上述問題而進(jìn)行的，其目的在于提供這樣一種半導(dǎo)體裝置及其制造方法，該半導(dǎo)體裝置具備能夠一并固定多個(gè)晶體管溝道形成區(qū)電位的局部STI結(jié)構(gòu)的隔離絕緣膜，抑制了經(jīng)該隔離絕緣膜下的溝道阻斷層流動(dòng)的漏電流，并提高了隔離特性和耐壓。
本發(fā)明的半導(dǎo)體裝置具備由半導(dǎo)體襯底、埋入氧化膜、和半導(dǎo)體層構(gòu)成的SOI襯底，其特征在于具備包圍半導(dǎo)體層主表面上配置的第1和第2有源區(qū)并形成距埋入氧化膜規(guī)定距離的隔離絕緣膜；第1有源區(qū)上形成的第1有源元件；第2有源區(qū)上形成的第2有源元件；在與埋入氧化膜的界面附近的半導(dǎo)體襯底一主表面上形成的雜質(zhì)層；以及導(dǎo)電性地連接雜質(zhì)層的布線。由于形成了雜質(zhì)層，即使在經(jīng)隔離絕緣膜鄰接的晶體管間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓。
進(jìn)而，本發(fā)明的半導(dǎo)體裝置的特征在于，雜質(zhì)層和半導(dǎo)體層為第1導(dǎo)電型，第1有源元件為具有從第1有源區(qū)的主表面到達(dá)埋入氧化膜的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管，第2有源元件為具有從第2有源區(qū)的主表面到達(dá)埋入氧化膜的第2導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管，固定了雜質(zhì)層和隔離絕緣膜下半導(dǎo)體層的電位。由于固定了隔離絕緣膜下半導(dǎo)體層的電位，同時(shí)用與晶體管相反導(dǎo)電型的雜質(zhì)形成半導(dǎo)體襯底表面的雜質(zhì)層并使其電位固定，所以即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，并能夠提高耐壓。
并且，本發(fā)明的半導(dǎo)體裝置的特征在于雜質(zhì)層和半導(dǎo)體層為第1導(dǎo)電型，第1有源元件為具有從第1有源區(qū)的主表面到達(dá)埋入氧化膜的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管，第2有源元件為具有從第2有源區(qū)的主表面到達(dá)埋入氧化膜的第2導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管，固定了雜質(zhì)層的電位，沒有固定隔離絕緣膜下半導(dǎo)體層的電位。因?yàn)椴还潭ǜ綦x絕緣膜下半導(dǎo)體層的電位而使鄰接的晶體管溝道形成區(qū)浮游并共用，可以使彼此的閾值電壓精確一致，同時(shí)在隔離絕緣膜下的半導(dǎo)體表面上形成與晶體管相反導(dǎo)電型的雜質(zhì)層并使其電位固定，所以即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，并能夠提高耐壓。
并且，本發(fā)明的半導(dǎo)體裝置的特征在于半導(dǎo)體層為第1導(dǎo)電型，雜質(zhì)層為第2導(dǎo)電型，第1有源元件是具有從第1有源區(qū)的主表面形成距埋入氧化膜規(guī)定距離的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管，第2有源元件是具有從第2有源區(qū)的主表面形成距埋入氧化膜規(guī)定距離的第2導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管，施加于雜質(zhì)層上的電壓為對(duì)半導(dǎo)體襯底的反向偏壓。在源-漏區(qū)不到達(dá)埋入氧化膜的結(jié)構(gòu)的場(chǎng)合，由于將對(duì)半導(dǎo)體襯底為反向偏壓這樣的電壓加到雜質(zhì)層上，所以即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，并能夠提高耐壓。
并且，本發(fā)明的半導(dǎo)體裝置的特征在于還備有從隔離絕緣膜下的半導(dǎo)體層表面到達(dá)埋入氧化膜并互相鄰接地分別施加成為反偏的電壓的第1導(dǎo)電型的第1雜質(zhì)區(qū)和第2導(dǎo)電型的第2雜質(zhì)區(qū)，第1有源元件是從第1有源區(qū)主表面到達(dá)埋入氧化膜并具有某一方與第1雜質(zhì)區(qū)鄰接的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管，第2有源元件是從第2有源區(qū)主表面到達(dá)埋入氧化膜并具有某一方與第2雜質(zhì)區(qū)鄰接的第1導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管，加到雜質(zhì)層上的電壓為對(duì)半導(dǎo)體襯底反向的偏壓。由于固定了第1、第2雜質(zhì)區(qū)和雜質(zhì)層的電位，所以即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，并能夠提高耐壓。
并且，本發(fā)明的半導(dǎo)體裝置的特征在于還備有從隔離絕緣膜下的半導(dǎo)體層表面到達(dá)埋入氧化膜并互相鄰接地分別施加成為反偏的電壓的第1導(dǎo)電型的第1雜質(zhì)區(qū)和第2導(dǎo)電型的第2雜質(zhì)區(qū)，第1有源元件是備有與第1雜質(zhì)區(qū)鄰接的第2導(dǎo)電型的第3雜質(zhì)區(qū)和與該第3雜質(zhì)區(qū)鄰接的第1導(dǎo)電型的第4雜質(zhì)區(qū)的二極管，第2有源元件是備有與第2雜質(zhì)區(qū)鄰接的第1導(dǎo)電型的第5雜質(zhì)區(qū)，和與該第5雜質(zhì)區(qū)鄰接的第2導(dǎo)電型的第6雜質(zhì)區(qū)的二極管，加到雜質(zhì)層上的電壓為對(duì)半導(dǎo)體襯底反向的偏壓。由于形成第1、第2雜質(zhì)區(qū)和雜質(zhì)層并固定了其電位，所以即使在經(jīng)隔離絕緣膜鄰接的二極管相反導(dǎo)電型雜質(zhì)區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，并能夠提高耐壓。
進(jìn)而，本發(fā)明的半導(dǎo)體裝置的特征在于雜質(zhì)層延伸到有源區(qū)下。因半導(dǎo)體襯底表面形成雜質(zhì)層，即使在形成源-漏區(qū)時(shí)注入的雜質(zhì)穿透埋入氧化膜到達(dá)半導(dǎo)體襯底，也由于被取入雜質(zhì)層中并使其電位固定，所以不擔(dān)心成為電路誤操作的原因，并起到提高半導(dǎo)體裝置可靠性的效果。
此外，本發(fā)明的半導(dǎo)體裝置的特征在于還具備與形成了第1有源元件和第2有源元件的功能塊不同的功能塊。該功能塊中，可以在需要共同固定溝道形成區(qū)電位的部分，根據(jù)功能需要形成由局部STI隔離的第1和第2有源元件，并決定與其相一致的雜質(zhì)層的導(dǎo)電型及所加的電壓。
并且，本發(fā)明的半導(dǎo)體裝置的制造方法具備在半導(dǎo)體襯底表面上經(jīng)埋入氧化膜形成有半導(dǎo)體層的SOI襯底的半導(dǎo)體襯底表面上形成雜質(zhì)層的工序；包圍半導(dǎo)體層主表面上配置的第1和第2有源區(qū)并在其下形成殘留半導(dǎo)體層一部分的隔離絕緣膜的工序；在第1有源區(qū)中形成第1有源元件的工序；在第2有源區(qū)中形成第2有源元件的工序；及形成連接到雜質(zhì)層上的布線的工序。采用本方法，可以制造能通過布線固定雜質(zhì)層電位的半導(dǎo)體裝置。
進(jìn)而，因?yàn)榭梢圆粌H在隔離區(qū)而且在有源區(qū)下形成雜質(zhì)層，故即使在雜質(zhì)區(qū)形成之際以離子方式注入雜質(zhì)穿透埋入氧化膜到達(dá)半導(dǎo)體襯底，也被取入雜質(zhì)層內(nèi)，而不必?fù)?dān)心成為電路誤操作的原因，并能得到提高了可靠性的半導(dǎo)體裝置制造方法。
進(jìn)而，本發(fā)明的半導(dǎo)體裝置制造方法的特征在于第1有源元件和第2有源元件是具有同一導(dǎo)電型的MOS型晶體管，形成隔離絕緣膜的工序具備形成覆蓋半導(dǎo)體層的有源區(qū)表面的掩模并從半導(dǎo)體層主表面起進(jìn)行刻蝕而殘留底部、形成包圍有源區(qū)的溝的工序、在整個(gè)面上形成絕緣膜的工序、除去掩模表面上絕緣膜的工序、及除去掩模的工序，還具備在形成溝的工序后而在形成絕緣膜的工序之前，向溝下半導(dǎo)體層中以離子方式注入與半導(dǎo)體層為同一導(dǎo)電型的高濃度雜質(zhì)的工序。因?yàn)橄蚋綦x絕緣膜下半導(dǎo)體層以離子方式注入比半導(dǎo)體層雜質(zhì)濃度高的雜質(zhì)來形成溝道阻斷層，故可以得到隔離特性進(jìn)一步提高的半導(dǎo)體裝置。
并且，本發(fā)明的半導(dǎo)體裝置的制造方法的特征在于第1有源元件為具有第1導(dǎo)電型的MOS型晶體管，第1有源元件為具有第2導(dǎo)電型的MOS型晶體管，并具備在形成溝的工序后且在形成絕緣膜的工序之前，在第1有源元件的隔離絕緣膜上形成具有開口的第1掩膜工序；在整個(gè)面上以離子方式注入具有第2導(dǎo)電型的雜質(zhì)，在第1有源元件的隔離絕緣膜下的半導(dǎo)體層中形成第1雜質(zhì)區(qū)的工序；除去第1掩膜的工序；在第2有源元件的隔離絕緣膜上形成具有開口的第2掩膜工序；在整個(gè)面上以離子方式注入具有第1導(dǎo)電型的雜質(zhì)，在第2有源元件隔離絕緣膜下的半導(dǎo)體層中形成第2雜質(zhì)區(qū)的工序；以及除去第2掩膜的工序。因此可以得到這樣配置的半導(dǎo)體裝置，使得以pMOS晶體管和nMOS晶體管的源-漏區(qū)的一方，與隔離絕緣膜下形成的第1、第2雜質(zhì)區(qū)成為pnpn關(guān)系。
并且，本發(fā)明的半導(dǎo)體裝置的制造方法具備形成覆蓋在半導(dǎo)體襯底表面上經(jīng)隔離絕緣膜形成的半導(dǎo)體層主表面上配置的第1第2有源區(qū)表面上的掩模，并從半導(dǎo)體層主表面起進(jìn)行刻蝕而殘留底部，形成包圍第1和第2有源區(qū)的溝的工序；向溝下半導(dǎo)體襯底中以離子方式注入雜質(zhì)并在半導(dǎo)體襯底表面形成雜質(zhì)層的工序和在整個(gè)面上形成絕緣膜的工序；除去掩模表面上絕緣膜的工序；除去掩模的工序；在第1有源區(qū)中形成第1有源元件的工序；在第2有源區(qū)中形成第2有源元件的工序；以及連接到雜質(zhì)層上的布線的工序?？梢灾圃炷軌蛲ㄟ^布線固定雜質(zhì)層的電位的半導(dǎo)體裝置。
進(jìn)而，本發(fā)明的半導(dǎo)體裝置的制造方法的特征在于第1有源元件和第2有源元件是具有同一導(dǎo)電型的MOS型晶體管，還具備在形成溝的工序以后并形成絕緣膜的工序之前，向溝下半導(dǎo)體層中以離子方式注入與半導(dǎo)體層為同一導(dǎo)電型高濃度的雜質(zhì)的工序。由于在隔離絕緣膜下的半導(dǎo)體層中以離子方式注入比半導(dǎo)體層濃度高的雜質(zhì)而形成溝道阻斷層，所以能夠得到隔離特性進(jìn)一步提高的半導(dǎo)體裝置。


圖1表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置剖面圖。
圖2表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置頂視圖。
圖3表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置剖面圖。
圖4表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置剖面圖。
圖5表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置中含有的雜質(zhì)濃度分布曲線圖。
圖6表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置漏電流的圖。
圖7表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置漏電流的圖。
圖8表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法一個(gè)工序的剖面圖。
圖9表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法一個(gè)工序的剖面圖。
圖10表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法一個(gè)工序的剖面圖。
圖11表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法一個(gè)工序中半導(dǎo)體裝置的元件中含有的雜質(zhì)濃度分布曲線。
圖12表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法一個(gè)工序中半導(dǎo)體裝置的元件中含有的雜質(zhì)濃度分布曲線圖。
圖13表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法一個(gè)工序的剖面圖。
圖14表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置剖面圖。
圖15表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置漏電流的圖。
圖16表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置漏電流的圖。
圖17表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置漏電流的圖。
圖18表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法一個(gè)工序的剖面圖。
圖19表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置剖面圖。
圖20表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置頂視圖。
圖21表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置漏電流的曲線圖。
圖22表示本發(fā)明實(shí)施例3的另一個(gè)半導(dǎo)體裝置剖面圖。
圖23表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法一個(gè)工序的剖面圖。
圖24表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法一工序的剖面圖。
圖25表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的平面圖。
圖26表示現(xiàn)有半導(dǎo)體裝置的頂視圖。
圖27表示現(xiàn)有半導(dǎo)體裝置的剖面圖。
圖28表示現(xiàn)有半導(dǎo)體裝置的剖面圖。
實(shí)施例1圖1是本發(fā)明實(shí)施例1的半導(dǎo)體裝置剖面圖，圖1中，1為p型半導(dǎo)體襯底，2為埋入氧化膜，3為半導(dǎo)體層，4為隔離絕緣膜，5為柵絕緣膜，6為柵電極，7、8、71和81為源-漏區(qū)，9和91為布線，10為溝道形成區(qū)，12為雜質(zhì)層，13為側(cè)壁，14和141為層間絕緣膜，15和151為接觸孔，源-漏區(qū)7、8、71、81和溝道阻斷層11是對(duì)半導(dǎo)體層3注入雜質(zhì)形成的。
半導(dǎo)體襯底1、埋入氧化膜2和半導(dǎo)體層3構(gòu)成所謂SOI襯底，其形成方法可以是粘合法、SIMOX法等任一種方法。
半導(dǎo)體層3的厚度為30～200nm左右，埋入氧化膜2的膜厚為0．04～0．4μm左右的情況下，溝道阻斷層11含有硼等p型雜質(zhì)濃度1×1017～1×1018／cm2(以下記為1E17～1E18／cm2等)左右，雜質(zhì)層12含有硼等p型雜質(zhì)濃度1E17～1E19／cm2左右，溝道形成區(qū)10含有硼等p型雜質(zhì)濃度1E17～1E18／cm2左右。溝道阻斷層11的濃度也可以與溝道形成區(qū)10相同，但濃度越高隔離特性越好。
并且，源-漏區(qū)7和8含有砷等n型雜質(zhì)，濃度為1E19～1E21／cm2左右，源-漏區(qū)71和81含有磷或砷等n型雜質(zhì)，濃度為1E17～1E20／cm2左右，并延伸到埋入氧化膜2，成為L(zhǎng)DD(Lightly DopedDrain輕摻雜漏)結(jié)構(gòu)。
柵電極6由含有磷等n型雜質(zhì)，濃度為2～15E20／cm2左右的多晶硅來形成，除此以外，由含有雜質(zhì)的多晶硅與WSix等金屬硅化物層疊結(jié)構(gòu)，也可由W、Mo、Cu、Al等金屬形成。
并且，也可以在柵電極6和源-漏區(qū)7及8的表面上形成鈷硅化物(圖中未示出)。
借助于由在半導(dǎo)體層3上形成的溝道阻斷層11和硅氧化膜等的隔離絕緣膜4構(gòu)成的局部隔離區(qū)，將形成1個(gè)或多個(gè)晶體管的有源區(qū)包圍并互相隔離，其隔離寬度為200～500nm左右。并且，隔離絕緣膜4的膜厚要這樣設(shè)定，使其下的溝道阻斷層11膜厚為10～100nm左右。而且，在微細(xì)加工上理想的是，隔離絕緣膜4的上表面與半導(dǎo)體層3表面為同一平面，但是半導(dǎo)體層3較薄的情況下，溝道阻斷層11若要留下足夠膜厚，就難以得到元件隔離上所需膜厚，要提高元件隔離性能，就要使隔離絕緣膜4的上表面比半導(dǎo)體層3表面高。并且，在半導(dǎo)體層3與隔離絕緣膜4之間，根據(jù)需要形成5～30nm左右的氧化硅膜(圖中未示出)。在這里，雖然隔離區(qū)中使用了氧化硅膜，但是也可用氮化硅膜、氮氧化硅膜、氟氧化硅膜(SiOF)等其它絕緣膜。
用作柵絕緣膜，有SiO2、SiON、SiO2／Si3N4／SiO2(ONO)結(jié)構(gòu)、Ta2O5、Al2O3等。
圖2為本發(fā)明實(shí)施例1這種半導(dǎo)體裝置的頂視圖，而圖1是示于圖2的A-A線剖開的剖面圖。圖2中，92到94為布線，111為雜質(zhì)區(qū)。布線92與柵電極6導(dǎo)電性地連接并提供柵電壓，布線93與雜質(zhì)區(qū)111導(dǎo)電性地連接。
圖3為本發(fā)明實(shí)施例的半導(dǎo)體裝置的剖面圖，就是示于圖2的B-B線剖開的剖面圖。該圖中，152為接觸孔。參照?qǐng)D3，通過布線93對(duì)雜質(zhì)區(qū)111加電壓來固定經(jīng)溝道阻斷層11連接的溝道形成區(qū)10的電位。雜質(zhì)區(qū)111含有與溝道形成區(qū)10同一導(dǎo)電型的雜質(zhì)，至于其雜質(zhì)濃度，也可以與溝道形成區(qū)大約相同，但是濃度更高可以降低電阻。
圖4為本發(fā)明實(shí)施例1的半導(dǎo)體裝置的剖面圖，就是示于圖2的C-C線剖開的剖面圖。該圖中，95為布線，153和154為接觸孔。參照?qǐng)D4，布線94是埋入形成于層間絕緣膜14和141中所形成的接觸孔153內(nèi)，并通過埋入形成于半導(dǎo)體層3、埋入氧化膜2中形成的接觸孔154內(nèi)的布線95連接雜質(zhì)層12，使雜質(zhì)層12電位固定。為了分別控制雜質(zhì)層12和溝道形成區(qū)10，包圍半導(dǎo)體層3的周圍形成用于形成該布線95接觸孔154的隔離絕緣膜4都是全STI，并與形成元件的半導(dǎo)體層3完全隔離。
圖5示出本發(fā)明實(shí)施例1的半導(dǎo)體裝置中含有的雜質(zhì)濃度分布曲線，并示出了在圖1示出的D-D線剖開的半導(dǎo)體層3、埋入氧化膜2和半導(dǎo)體襯底1所含有的雜質(zhì)濃度分布。為形成雜質(zhì)層12而注入的硼，通過各種工序的熱處理工序，向表面分凝因而具有如圖5所示的分布。
接著說明有關(guān)工作，參照?qǐng)D1，例如在nMOS管的場(chǎng)合，對(duì)各個(gè)電極施加的電壓為VG=0～1．8V、VD=0～1．8V、VS=0V、VB=0～-1V左右，柵電極5下的溝道形成區(qū)10的表面上形成溝道，源-漏區(qū)7和71或源-漏區(qū)8和81的一方為源區(qū)而另一方為漏區(qū)，作為電路進(jìn)行工作。這時(shí)，分別對(duì)溝道形成區(qū)10加上0V，對(duì)雜質(zhì)層12加上1V或-1V。這些電壓只是一個(gè)例子，并隨柵絕緣膜厚或柵長(zhǎng)而改變。埋入氧化膜2的膜厚加厚時(shí)，加到雜質(zhì)層12上的電壓絕對(duì)值就增大，埋入氧化膜2的膜厚變薄時(shí)，加到雜質(zhì)層12上的電壓絕對(duì)值就減小。
圖6示出本發(fā)明實(shí)施例1的半導(dǎo)體裝置漏電流的曲線圖，在示于圖1的半導(dǎo)體裝置中，設(shè)定半導(dǎo)體層3的膜厚為0．15μm，埋入氧化膜2的厚度為40nm，隔離絕緣膜4的寬度為0．2μm來進(jìn)行模擬。在該曲線圖中，將經(jīng)隔離絕緣膜4鄰接的晶體管源-漏區(qū)7和71與8和81之間發(fā)生的電位差取作橫軸，而其間發(fā)生的漏電流取作縱軸。圖中，○表示不形成雜質(zhì)層12的情況，■表示對(duì)雜質(zhì)層12加上-1V的情況，▲表示對(duì)雜質(zhì)層12加上1V的情況。由該圖可以看出，因形成雜質(zhì)層12，漏電流減少，耐壓也提高了。
在本實(shí)施例中，按照在整個(gè)面上形成雜質(zhì)層12的圖進(jìn)行說明，但是如果作為元件隔離只在局部STI部分的下部形成雜質(zhì)層12，則能提高隔離特性。
在這里，雖然對(duì)NMOS晶體管鄰接的部分的一例進(jìn)行了說明，但是對(duì)pMOS晶體管鄰接的部分也是同樣的，本發(fā)明完全可應(yīng)用于同一導(dǎo)電型的源-漏區(qū)7、71和8、81經(jīng)局部STI鄰接的部分和因電路配置而發(fā)生電位差的部分。在pMOS晶體管的場(chǎng)合，除半導(dǎo)體襯底1外的各個(gè)雜質(zhì)區(qū)域的導(dǎo)電型變成相反，所加的電壓也分別為VG=0～1．8V、VD=0～1．8V、VS=1．8V、VB=1．8V左右，溝道形成區(qū)10上為1．8V，雜質(zhì)層12上為±1V，至于柵電極6的多晶硅中含有的雜質(zhì)也有n型的場(chǎng)合。
進(jìn)而，在本實(shí)施例中，示出有關(guān)布線9和91～94的配置的一個(gè)例子，可是隨電路結(jié)構(gòu)不同，在晶體管之間形成層間絕緣膜的層數(shù)、配置等也不同，另外，雖然采用在一個(gè)有源區(qū)中形成一個(gè)晶體管的半導(dǎo)體裝置來進(jìn)行說明，但特別不限于此。
倘采用本半導(dǎo)體裝置，由于在埋入氧化膜上形成并在互相隔離具有同一導(dǎo)電型的多個(gè)晶體管的局部STI結(jié)構(gòu)的隔離絕緣膜4下的半導(dǎo)體襯底表面上形成與晶體管相反導(dǎo)電型的雜質(zhì)層并使其電位固定，所以可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也可提高隔離特性的半導(dǎo)體裝置。
并且，在雜質(zhì)層12不僅位于隔離絕緣膜下且延伸到源-漏區(qū)71和81下的場(chǎng)合，在源-漏區(qū)形成之時(shí)，即使注入的雜質(zhì)穿透埋入氧化膜2到達(dá)半導(dǎo)體襯底1，也因?yàn)楸蝗∪腚s質(zhì)層12內(nèi)并將其電位固定，所以不擔(dān)心成為電路誤操作的原因，并具有提高半導(dǎo)體裝置可靠性的效果。
用作讀出放大器(交叉耦合型放大器)等的晶體管，要求靈敏度高，通過使鄰接的晶體管溝道形成區(qū)成為浮游并共用，就能夠使彼此的閾值電壓精確一致。這樣的情況下，為了使其不受其它晶體管影響，把只在打算共用的晶體管之間進(jìn)行隔離稱為局部STI，而把與其它部分的隔離稱為全STI。因此，使溝道形成區(qū)成為浮游的部分的剖面圖，與圖1示出的相同。
圖7表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置漏電流曲線圖，該圖是在示于圖1的半導(dǎo)體裝置中設(shè)定半導(dǎo)體層3膜厚為0．15μm，埋入氧化膜2厚度為40nm，隔離絕緣膜4寬度為0．2μm來進(jìn)行模擬的曲線，未對(duì)溝道形成區(qū)10加電壓，即，處于浮游狀態(tài)。該曲線中，把經(jīng)隔離絕緣膜4鄰接的晶體管源-漏區(qū)7和71與8和81之間發(fā)生的電位差作為橫軸，而把其間發(fā)生的漏電流作為縱軸。圖中，○表示不形成雜質(zhì)層12的情況，▲表示對(duì)雜質(zhì)層12加上1V的情況。由該圖可以看出，因形成雜質(zhì)層12并加上1V，故提高了耐壓。
在這里，舉出讀出放大器作為使溝道形成區(qū)浮游的例子，但是不言而喻，即使是用作讀出放大器的晶體管，有時(shí)也固定溝道形成區(qū)的電位。
在這里，以nMOS晶體管鄰接的部分為一例進(jìn)行說明，對(duì)pMOS晶體管鄰接的部分也同樣，本發(fā)明完全可應(yīng)用于同一導(dǎo)電型源-漏區(qū)7、71和8、81經(jīng)局部STI鄰接的部分和因電路配置而發(fā)生電位差的部分。在pMOS晶體管的場(chǎng)合，各個(gè)雜質(zhì)區(qū)的導(dǎo)電型變成相反，加上的電壓也分別為VG=0～1．8V、VD=0～1．8V、VS=1．8V、VB=1．8V左右，雜質(zhì)層12上為-1V，布線93和雜質(zhì)區(qū)111不管是形成，或者不形成都行。
在上述的施加電壓的半導(dǎo)體裝置中，由于使在埋入氧化膜上形成并經(jīng)互相隔離具有同一導(dǎo)電型多個(gè)晶體管的局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的晶體管溝道形成區(qū)浮游并共用，所以可使彼此的閾值電壓精確一致，同時(shí)因?yàn)樵诟綦x絕緣膜下的半導(dǎo)體襯底表面上形成與晶體管相反導(dǎo)電型的雜質(zhì)層并使其電位固定，可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，因而即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
下面，說明本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法。
圖8～圖13表示實(shí)施例1的半導(dǎo)體裝置制造方法的一個(gè)工序剖面圖。參照各圖，在半導(dǎo)體襯底1表面上備有埋入氧化膜2和半導(dǎo)體層3的SOI襯底表面上，在nMOS晶體管的場(chǎng)合以離子方式注入硼等p型雜質(zhì)，pMOS晶體管時(shí)以離子方式注入磷等n型雜質(zhì)，在半導(dǎo)體襯底1與埋入氧化膜2連接的部分形成雜質(zhì)層12。圖8示出該工序結(jié)束階段的半導(dǎo)體裝置剖面圖。這時(shí)的注入條件隨埋入氧化膜2膜厚而不同，在埋入氧化膜厚為0．04μm左右時(shí)，硼等p型雜質(zhì)注入條件能量為200～300KeV，劑量為1E13～1E14／cm2左右，在埋入氧化膜厚為0．4μm左右時(shí)是500～600KeV，1E13～1E14／cm2左右。并且，磷等的n型雜質(zhì)注入條件，在埋入氧化膜厚為0．04μm左右時(shí)是200～300KeV，1E12～1E14／cm2左右，在埋入氧化膜厚為0．4μm左右時(shí)為500～600KeV，1E13～1E14／cm2左右。雜質(zhì)層12的形成不限于以離子方式注入法，就是用等離子摻雜法、離子聚束法等也沒關(guān)系。
圖9中，31為硅氧化膜，32為氮化硅膜，41為溝。參照?qǐng)D9，在半導(dǎo)體層3表面上形成具有5～30nm左右膜厚的硅氧化膜31、具有100～300nm左右膜厚的氮化硅膜32，使用光刻膠掩模(圖未示出)，用各向異性刻蝕法有選擇地除去隔離區(qū)上的氮化硅膜32和硅氧化膜31。而且，在除去光抗掩模后，以氮化硅膜32為掩模，各向異性刻蝕半導(dǎo)體襯底1，在半導(dǎo)體襯底1表面形成深度100～500nm左右的溝41。該溝寬度在100～500nm左右。然后，對(duì)nMOS的場(chǎng)合以硼等p型雜質(zhì)，對(duì)pMOS的場(chǎng)合以磷、砷等n型雜質(zhì)，在能量為10～20KeV，劑量為5E12～1E13／cm2左右下，在整個(gè)面上以離子方式注入，形成溝道阻斷層11。圖9示出該工序完了結(jié)束階段的半導(dǎo)體裝置中元件的剖面圖。
只在隔離區(qū)形成雜質(zhì)層12的情況下，與形成溝道阻斷層11同樣，可以在形成溝41的階段進(jìn)行。這時(shí)的注入條件隨埋入氧化膜2膜厚而不同，硼等p型雜質(zhì)在埋入氧化膜厚為0．04μm左右時(shí)是能量150～200keV，劑量1E13～1E14／cm2左右，埋入氧化膜厚為0．4μm左右時(shí)是能量450～550KeV，劑量1E13～1E14／cm2左右。并且，磷等的n型雜質(zhì)的注入條件，埋入氧化膜厚為0．04μm左右時(shí)是能量150～250KeV，劑量1E12～1E14／cm2左右，埋入氧化膜厚為0．4μm左右時(shí)是能量450～550KeV，劑量1E13～1E14／cm2左右。
接著，用減壓CVD法在整個(gè)面上形成硅氧化膜450nm～550nm左右的膜厚后(圖未示出)，采用以氮化硅膜32為中止層的CMP(Chemical Mechanical Polishing)法，除去氮化硅膜32表面上的硅氧化膜，只在由溝2和氮化硅膜32構(gòu)成的開口內(nèi)部殘留硅氧化膜。然后，用熱磷酸的濕式刻蝕法除去氮化硅膜32后，再除去硅氧化膜31，形成隔離絕緣膜4。圖10是該工序結(jié)束階段的剖面圖。至于溝道阻斷層11和雜質(zhì)層12，也不妨在該階段以離子方式注入來形成。圖11示出該階段的半導(dǎo)體裝置中元件里含有的雜質(zhì)濃度分布曲線，示出圖10中表示的E-E線剖面的雜質(zhì)濃度分布。
這個(gè)階段中，通過在800～1100℃左右進(jìn)行燒結(jié)工序，在由硅氧化膜形成隔離絕緣膜4的情況下，可使膜質(zhì)致密，同時(shí)能夠提高雜質(zhì)層12表面雜質(zhì)濃度而降低電阻。圖12示出該階段的半導(dǎo)體裝置中元件里含有的雜質(zhì)濃度分布曲線，示出圖10中表示的E-E線剖面的雜質(zhì)濃度分布。
而且，在在整個(gè)面上形成熱氧化的硅氧化膜后(圖未示出)，在能量10～20KeV，劑量1E12～5E12／cm2左右下，在nMOS的場(chǎng)合在整個(gè)面上以離子方式注入硼或氟化硼，在pMOS的場(chǎng)合在整個(gè)面上以離子方式注入磷或砷等雜質(zhì)，對(duì)溝道形成區(qū)10導(dǎo)入調(diào)整閾值的雜質(zhì)(圖未示出)。硅氧化膜就是為了保護(hù)半導(dǎo)體襯底表面不受以離子方式注入時(shí)的損傷，并在以離子方式注入后除去。
接著，作為柵絕緣膜5，例如通過在整個(gè)半導(dǎo)體襯底1表面上熱氧化7～10nm左右膜厚形成硅氧化膜后，用CVD法在整個(gè)面上形成成為柵電極6的多晶硅層150～300nm左右后，通過用光刻膠掩模(圖未示出)的各向異性刻蝕及進(jìn)行構(gòu)圖，形成成為柵電極的多晶硅層6。
而且，用光刻膠掩模，在能量20～40KeV，劑量1E13～4E14／cm2左右下，分別在nMOS的場(chǎng)合以離子方式注入磷或砷，在pMOS的場(chǎng)合以離子方式注入硼或氟化硼，形成源-漏區(qū)71和81。圖13示出本工序結(jié)束階段的半導(dǎo)體裝置中元件的剖面圖。
接著，用CVD法在整個(gè)面上淀積硅氧化膜，膜厚為30～100nm左右，通過進(jìn)行回刻形成了側(cè)壁13后，在能量10KeV，劑量1～5E15／cm2下，nMOS的場(chǎng)合以離子方式注入砷等，pMOS的場(chǎng)合以離子方式注入硼、或氟化硼等，并形成源-漏區(qū)7和8。根據(jù)需要把源-漏區(qū)作成LDD結(jié)構(gòu)，根據(jù)情況，有時(shí)也不形成源-漏區(qū)7和8。所注入的雜質(zhì)在800～900℃下進(jìn)行10～30分鐘退火使之活化。若在1050℃下進(jìn)行5～10秒左右的RTA(Rapid Thermal Anneal快速熱退火)處理，則既能抑制雜質(zhì)的擴(kuò)散，又能提高激活率。
側(cè)壁13也可以是硅氧化膜和氮化硅膜的層疊膜，此時(shí)，用RTO(Rapid Thermal Oxidation快速熱氧化)法形成硅氧化膜后，用CVD法淀積氮化硅膜，進(jìn)行回刻而成。
在柵電極6或源-漏區(qū)7和8表面上形成金屬硅化物層的情況下，在這個(gè)階段，如果在整個(gè)面上淀積鈷進(jìn)行RTA處理，則在露出了硅的部分進(jìn)行反應(yīng)，形成金屬硅化物層。而后，將未反應(yīng)原樣殘留的鈷除去(圖未示出)。
然后，用減壓CVD法，淀積將成為層間絕緣膜14的硅氧化膜，200nm～6000nm左右后，用干式刻蝕法，開出到達(dá)源-漏區(qū)7和71的接觸孔15，直徑為0．1μm～0．5μm，其內(nèi)部用CVD法埋入布線材料后制成圖形而形成布線9。同樣，形成層間絕緣膜141，并形成到達(dá)源-漏區(qū)8和81的接觸孔151和布線91。這樣一來，就形成示于圖1的半導(dǎo)體裝置。
在這里雖然圖中未畫出，可是也同樣形成示于圖3的接觸孔152和布線93，和示于圖4的接觸孔153和布線94。并且，也同樣形成示于圖4的接觸孔154和布線95，而關(guān)于形成順序，可以在形成層間絕緣膜14和141之后，也可以與接觸孔153和布線94同時(shí)形成，可以在形成隔離絕緣膜4之后、或在形成了柵電極6以后等各個(gè)階段來形成。進(jìn)而，也可以根據(jù)需要，分別用分開的工序進(jìn)行接觸孔和布線的形成，其形成順序也可根據(jù)需要進(jìn)行改變。進(jìn)而有時(shí)可在上述的層上形成不同的層間絕緣膜和布線而成為多層布線。作為布線材料，有導(dǎo)入雜質(zhì)的多晶硅、金屬等，而使用金屬時(shí)，要在各接觸孔內(nèi)壁上形成TiN等的阻擋金屬層，以防止金屬向半導(dǎo)體層3中擴(kuò)散。
倘采用本實(shí)施例1中所示的半導(dǎo)體裝置的制造方法，因?yàn)榭稍谟砂雽?dǎo)體襯底1、埋入氧化膜2和半導(dǎo)體層3構(gòu)成的SOI結(jié)構(gòu)的半導(dǎo)體裝置的半導(dǎo)體襯底1表面上形成雜質(zhì)層12，故通過固定該雜質(zhì)層12的電位，可以得到即使經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜在半導(dǎo)體層3表面形成具有同一導(dǎo)電型的晶體管的源-漏區(qū)之間發(fā)生電位差，也能夠抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置的制造方法。
并且，由于不僅在隔離區(qū)而且在有源區(qū)下都可以形成雜質(zhì)層12，即使在源-漏區(qū)形成時(shí)以離子方式注入的雜質(zhì)穿透埋入氧化膜2到達(dá)半導(dǎo)體襯底1，也被取入雜質(zhì)層12內(nèi)，不擔(dān)心成為電路誤操作的原因，能得到提高了可靠性的半導(dǎo)體裝置的制造方法。
實(shí)施例2圖14是本發(fā)明實(shí)施例2的半導(dǎo)體裝置剖面圖，是圖2所示A-A線剖開的剖面圖。該圖中，121為雜質(zhì)層。參照?qǐng)D14，源-漏區(qū)71和81并不到達(dá)埋入氧化膜2，雜質(zhì)層121用與源-漏區(qū)為同一的導(dǎo)電型雜質(zhì)來形成。就是說，在nMOS晶體管鄰接于半導(dǎo)體層3表面被形成的場(chǎng)合，雜質(zhì)層121含有磷等n型雜質(zhì)，1E17～1E20／cm2左右，在pMOS晶體管鄰接地被形成的場(chǎng)合，雜質(zhì)層121含有硼等p型雜質(zhì)，1E17～1E20／cm2左右。此外，至于膜厚、雜質(zhì)濃度和雜質(zhì)種類，都與本實(shí)施例1所示的半導(dǎo)體裝置同樣。
在本實(shí)施例中，與實(shí)施例1比較，因源-漏區(qū)71和81及溝道形成區(qū)10的結(jié)部分的面積增大，使結(jié)電容增加了，但由于溝道形成區(qū)10與溝道阻斷層11的結(jié)面積增大，因此具有更可靠地固定溝道形成區(qū)10電位的優(yōu)點(diǎn)。
下面，說明有關(guān)工作。參照?qǐng)D14，例如nMOS晶體管的情況，加到各個(gè)電極上的電壓為VG=0～1．8V、VD=0～1．8V、VS=0V左右，溝道形成于柵電極5下的溝道形成區(qū)10表面，源-漏區(qū)7和71或源-漏區(qū)8和81的一方成為源區(qū)而另一方成為漏區(qū)，作為電路進(jìn)行工作。這時(shí)，溝道形成區(qū)10上加0V，半導(dǎo)體襯底1上所加的電壓VB只要使雜質(zhì)層121與半導(dǎo)體襯底1之間成為反向偏壓就行。這些電壓只是一個(gè)例子，它隨柵絕緣膜厚度和柵長(zhǎng)而變動(dòng)。
圖15示出本發(fā)明實(shí)施例2的半導(dǎo)體裝置的漏電流曲線，是在圖14所示的半導(dǎo)體裝置中設(shè)定半導(dǎo)體層3膜厚為0．15μm，埋入氧化膜2厚度為40nm，隔離絕緣膜4寬度為0．2μm而進(jìn)行模擬的曲線。在該曲線圖中，取經(jīng)隔離絕緣膜4鄰接的晶體管源-漏區(qū)7和71與8和81之間發(fā)生的電位差為橫軸，而取其間發(fā)生的漏電流為縱軸。圖中，○表示不形成雜質(zhì)層121的情況，□表示對(duì)雜質(zhì)層121加上-1V的情況，△表示對(duì)雜質(zhì)層121加上1V的情況。由該圖可以看出，因形成雜質(zhì)層121，漏電流明顯減少了。
在本實(shí)施例中，按照在整個(gè)面上形成雜質(zhì)層121的圖進(jìn)行說明，然而只要在作為元件隔離使用了局部STI的部分下部形成雜質(zhì)層121，就能提高隔離特性。
另外，布線的配置、晶體管之間形成層間絕緣膜的層數(shù)、一個(gè)有源區(qū)內(nèi)形成晶體管的個(gè)數(shù)等都只是一個(gè)例子，并不限于此。
圖16示出本發(fā)明實(shí)施例2的半導(dǎo)體裝置漏電流曲線，是表示在pMOS晶體管鄰接的部分的漏電流曲線。pMOS的情況也與nMOS的情況同樣，本發(fā)明完全可應(yīng)用于p型源-漏區(qū)7、71和8、81經(jīng)局部STI鄰接的部分和因電路配置而發(fā)生電位差的部分。pMOS晶體管的情況，除半導(dǎo)體襯底1外的各個(gè)雜質(zhì)區(qū)的導(dǎo)電型與nMOS相反，所加的電壓也分別為VG=0～1．8V、VD=0～1．8V、VS=1．8V左右，對(duì)溝道形成區(qū)10為1．8V左右，至于柵電極6的多晶硅中含有雜質(zhì)也是n型的情況。
這里，是在圖14所示的半導(dǎo)體裝置中設(shè)定半導(dǎo)體層3膜厚為0．15μm，埋入氧化膜2厚度為40nm，隔離絕緣膜4寬度為0．2μm而進(jìn)行模擬的曲線。在該曲線圖中，取經(jīng)隔離絕緣膜4鄰接的晶體管源-漏區(qū)7和71與8和81之間發(fā)生的電位差為橫軸，而取其間發(fā)生的漏電流為縱軸。圖中，○表示不形成雜質(zhì)層121的情況，□表示對(duì)雜質(zhì)層121加上0．3V的情況，△表示對(duì)雜質(zhì)層121加上-0．3V的情況。由該圖可以看出，由于形成雜質(zhì)層121，使漏電流明顯減少，耐壓也提高了。
倘采用本實(shí)施例2的半導(dǎo)體裝置，具有同一導(dǎo)電型并在埋入氧化膜上形成的多個(gè)晶體管源-漏區(qū)不到達(dá)埋入氧化膜的結(jié)構(gòu)中，由于在互相隔離晶體管的局部STI結(jié)構(gòu)的隔離絕緣膜下的半導(dǎo)體襯底表面上形成與晶體管同一導(dǎo)電型的雜質(zhì)層并使其電位固定，所以可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能夠抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，而即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
進(jìn)而，通過對(duì)雜質(zhì)層121施加電壓，由于緩和了源-漏區(qū)71和81與其下的半導(dǎo)體層3之間的電場(chǎng)，可以減少由BTBT(Band to BandTunneling帶間隧穿)、TAT(Trap Asisted Tunneling俘獲加速隧穿)、SRH(Shockley-Read-Hall肖特基-里德-霍爾)過程、碰撞電離等而引起的漏電流，并能降低電力消耗。
并且，在雜質(zhì)層121不僅形成于隔離絕緣膜下而且形成了延伸到源-漏區(qū)71和81下的場(chǎng)合，由于形成源-漏區(qū)之際所注入的雜質(zhì)即使穿透埋入氧化膜到達(dá)半導(dǎo)體襯底1，也被取入雜質(zhì)層121內(nèi)，所以不擔(dān)心成為電路誤操作的原因，而具有提高半導(dǎo)體裝置可靠性的效果。
在用作為讀出放大器(交叉耦合型)等晶體管的場(chǎng)合，與實(shí)施例1同樣，也可以使鄰接的晶體管溝道形成區(qū)成為浮游并進(jìn)行共用。
圖17示出本發(fā)明實(shí)施例2的半導(dǎo)體裝置漏電流的曲線，是在圖14所示的半導(dǎo)體裝置中在nMOS晶體管鄰接的情況下設(shè)定半導(dǎo)體層3膜厚為0．15μm，埋入氧化膜2厚度為40nm，隔離絕緣膜4寬度為0．2μm并進(jìn)行模擬，對(duì)溝道形成區(qū)10不加電壓。在該曲線圖中，取經(jīng)隔離絕緣膜4鄰接的晶體管源-漏區(qū)7和71與8和81之間發(fā)生的電位差為橫軸，而取其間發(fā)生的漏電流為縱軸。圖中，○表示不形成雜質(zhì)層121的情況，△表示對(duì)雜質(zhì)層121加上1V的情況，□表示對(duì)雜質(zhì)層121加上-1V的情況。由該圖可以看出，由于形成雜質(zhì)層121并施加與半導(dǎo)體襯底反向偏壓的電壓，使漏電流明顯減少，耐壓也提高了。
如上所述，在埋入氧化膜上形成并經(jīng)互相隔離具有同一導(dǎo)電型多個(gè)晶體管的局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的晶體管的源、漏區(qū)來到達(dá)埋入氧化膜的結(jié)構(gòu)中，因?yàn)槭箿系佬纬蓞^(qū)成為浮游并共用，所以可使彼此的閾值電壓精確一致，同時(shí)因?yàn)樾纬膳c晶體管同一導(dǎo)電型的雜質(zhì)層并使其電位固定，可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
接著，說明本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法。圖18示出本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法的一個(gè)工序剖面圖。
首先，從在半導(dǎo)體襯底1表面上具備埋入氧化膜2和半導(dǎo)體層3的SOI襯底表面上開始，形成nMOS時(shí)注入磷等的n型雜質(zhì)，而形成pMOS時(shí)注入碰等p型雜質(zhì)，在半導(dǎo)體襯底1與埋入氧化膜2相接部分形成雜質(zhì)層121。圖18示出該工序結(jié)束階段的半導(dǎo)體裝置剖面圖。這時(shí)的注入條件隨埋入氧化膜2膜厚而不同，硼等p型雜質(zhì)在埋入氧化膜厚為0．04μm左右時(shí)，是200～300KeV，1E13～1E14／cm2左右，埋入氧化膜厚為0．4μm左右時(shí)，是500～600KeV，1E13～1E14／cm2左右。并且，磷等的n型雜質(zhì)注入條件，在埋入氧化膜厚為0．04μm左右時(shí)，是200～300KeV，1E12～1E14／cm2左右，埋入氧化膜厚為0．4μm左右時(shí)，是500～600KeV，1E13～1E14／cm2左右。
與實(shí)施例1同樣，形成溝道阻斷層11和隔離絕緣膜4，并對(duì)溝道形成區(qū)10導(dǎo)入調(diào)整閾值的雜質(zhì)(圖未示出)。
然后，與實(shí)施例1同樣，形成柵絕緣膜5和柵電極6后，根據(jù)需要，在10～30KeV，1E13～5E14／cm2左右下，對(duì)nMOS的場(chǎng)合以離子方式注入磷或砷，對(duì)pMOS的場(chǎng)合以離子方式注入硼或氟化硼，形成源-漏區(qū)71和81。進(jìn)而，在形成包圍源-漏區(qū)的相反導(dǎo)電型雜質(zhì)區(qū)(槽(pocket)層，圖未示出)的場(chǎng)合，這里是在10KeV，1E13～1E13／cm2左右下，對(duì)nMOS的場(chǎng)合以離子方式注入硼，對(duì)pMOS的場(chǎng)合以離子方式注入磷等雜質(zhì)(圖未示出)。以后，在形成側(cè)壁13以后，在10KeV，1～5E15／cm2左右下，對(duì)nMOS的場(chǎng)合以離子方式注入砷等，對(duì)pMOS的場(chǎng)合以離子方式注入硼或氟化硼，形成源-漏區(qū)7和8。
而且，與實(shí)施例1同樣，形成層間絕緣膜14和141、接觸孔15和151～154、布線9和91～95。
倘采用本實(shí)施例2的半導(dǎo)體裝置制造方法，由于可以在由半導(dǎo)體襯底1、埋入氧化膜2和半導(dǎo)體層3構(gòu)成的SOI結(jié)構(gòu)的半導(dǎo)體裝置的半導(dǎo)體襯底1表面上形成雜質(zhì)層121，進(jìn)而可以形成與雜質(zhì)層121具有同一導(dǎo)電型的源-漏區(qū)，并使該雜質(zhì)層121的電位固定，所以可以得到即使在經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，而即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
由于不僅在隔離絕緣膜下而且在有源區(qū)下形成雜質(zhì)層121，即使在形成源-漏區(qū)之際以離子方式注入的雜質(zhì)穿透埋入氧化膜2到達(dá)半導(dǎo)體襯底1，也被取入雜質(zhì)層121內(nèi)，不擔(dān)心成為電路誤操作的原因，而可以得到提高了可靠性的半導(dǎo)體裝置制造方法。
實(shí)施例3圖19示出本發(fā)明實(shí)施例3的半導(dǎo)體裝置剖面圖，圖中72～75和82～85都是源-漏區(qū)，120和130是溝道形成區(qū)，113和114是溝道阻斷層，122是雜質(zhì)層。本實(shí)施例是表示經(jīng)隔離絕緣膜4(局部STI)鄰接的晶體管的一個(gè)為nMOS，另一個(gè)為pMOS的情況。并且，在埋入氧化膜厚度為0．04μm～0．4μm左右的情況下，雜質(zhì)層122膜厚與實(shí)施例1、2同樣，含有磷等n型雜質(zhì)1E17～1E20／cm3左右，溝道阻斷層113含有磷等n型雜質(zhì)1E17～1E20／cm3左右，溝道阻斷層114含有硼等p型雜質(zhì)1E17～1E18／cm3左右。并且，溝道形成區(qū)120含有磷等n型雜質(zhì)5E17～2E20／cm3左右，溝道形成區(qū)130含有硼等p型雜質(zhì)5E17～1E18／cm3左右。源-漏區(qū)和柵電極分別與實(shí)施例1同樣。
圖20示出本發(fā)明實(shí)施例3的半導(dǎo)體裝置頂視圖，而圖19是示于圖20的F-F線剖開的剖面圖。參照?qǐng)D20，溝道阻斷層113形成于pMOS區(qū)的隔離絕緣膜4下，而溝道阻斷層114則形成于nMOS區(qū)的隔離絕緣膜4下。
可以在pMOS區(qū)和nMOS區(qū)中共同地形成至少一條用于固定雜質(zhì)層122電位的布線94。
并且，溝道形成區(qū)120和130，與圖3所示的實(shí)施例1的結(jié)構(gòu)同樣，分別經(jīng)溝道阻斷層113和114，通過連接各自的導(dǎo)電型的雜質(zhì)區(qū)111的布線來固定電位。
下面，說明有關(guān)工作。參照?qǐng)D19，各個(gè)電極上所加的電壓，例如，nMOS就通過施加VG=1．8V、VD=1．8V、VS=0V，溝道形成區(qū)130加上電壓0V左右，形成溝道而進(jìn)行工作。并且，在pMOS中，通過施加VG=0～1．8V、VD=0～1．8V、VS=1．8V，對(duì)溝道形成區(qū)120加上電壓1．8V左右，形成溝道而流過電流。
分別對(duì)溝道阻斷層113加1．8V，溝道阻斷層114加0V，及雜質(zhì)層122加4V左右。根據(jù)需要，這些電壓也可以升高或降低。這些電壓只是一個(gè)例子，它是隨柵絕緣膜厚度和柵長(zhǎng)改變的。
圖21示出本發(fā)明實(shí)施例3的半導(dǎo)體裝置漏電流的曲線，是在圖19所示的半導(dǎo)體裝置中設(shè)定半導(dǎo)體層3膜厚為0．15μm，埋入氧化膜2厚度為0．4μm，隔離絕緣膜4寬度為0．2μm并進(jìn)行模擬。在該曲線圖中，取經(jīng)隔離絕緣膜4鄰接的晶體管源-漏區(qū)74和75與82和83之間發(fā)生的電位差為橫軸，而取其間發(fā)生的漏電流為縱軸。圖中，○表示不形成雜質(zhì)層122的情況，△表示對(duì)雜質(zhì)層122加上4V的情況。由該圖可以看出，由于形成雜質(zhì)層121，使漏電流明顯減少，耐壓也提高了。
在本實(shí)施例中，按照在整個(gè)面上形成雜質(zhì)層122的圖進(jìn)行說明，然而若只是在局部STI用作元件隔離部分的下部形成雜質(zhì)層122，也可以提高隔離特性。
這里，以nMOS晶體管和pMOS晶體管鄰接的部分為例進(jìn)行說明，然而例如，二極管之類也同樣，本發(fā)明完全可應(yīng)用于兩個(gè)晶體管的相反導(dǎo)電型雜質(zhì)區(qū)經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的部分和因電路配置發(fā)生電位差的部分。
圖22示出本發(fā)明實(shí)施例3的另一個(gè)半導(dǎo)體裝置剖面圖，圖中，76為n型雜質(zhì)區(qū)，86為p型雜質(zhì)區(qū)，51為絕緣膜，52為阻擋層金屬，96和97為布線。參照?qǐng)D22，在二極管鄰接地被形成時(shí)，與溝道阻斷層113鄰接地形成p型雜質(zhì)區(qū)84，而與溝道阻斷層114鄰接地形成n型雜質(zhì)區(qū)74，并分別由經(jīng)阻擋層金屬52連接的布線96和97控制雜質(zhì)區(qū)。
進(jìn)而，與實(shí)施例1同樣，布線隨電路結(jié)構(gòu)，晶體管之間形成層間絕緣膜的層數(shù)、配置等而不同，并且，雖然用一個(gè)有源區(qū)形成一個(gè)晶體管的半導(dǎo)體裝置進(jìn)行說明，但特別是并不限于此。
倘采用示于本實(shí)施例3的半導(dǎo)體裝置，在SOI結(jié)構(gòu)中，經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜，各自形成多個(gè)pMOS晶體管和nMOS晶體管，在各個(gè)區(qū)域中共同地固定了溝道形成區(qū)10電位的情況下，為了在埋入氧化膜下的半導(dǎo)體襯底表面上形成與半導(dǎo)體襯底相反導(dǎo)電型的雜質(zhì)層，同時(shí)為了固定電位，要在nMOS晶體管和pMOS晶體管鄰接部分并在隔離絕緣膜下配置p型和n型溝道阻斷層，使得晶體管與雜質(zhì)層之間變成pnpn關(guān)系，可以得到即使在經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的晶體管的相反導(dǎo)電型雜質(zhì)區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，而即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
進(jìn)而，在pMOS晶體管和nMOS晶體管鄰接地被形成的場(chǎng)合，不僅在隔離絕緣膜下而且延伸到源-漏區(qū)73、74、83和84下形成雜質(zhì)層122的場(chǎng)合，即使形成源-漏區(qū)之際所注入的雜質(zhì)穿透埋入氧化膜2到達(dá)半導(dǎo)體襯底1，也由于被取入雜質(zhì)層122內(nèi)，所以不擔(dān)心成為電路誤操作的原因，并具有提高半導(dǎo)體裝置可靠性的效果。
接著，說明本發(fā)明的實(shí)施例3的半導(dǎo)體裝置制造方法。圖23和圖24示出實(shí)施例3的半導(dǎo)體裝置制造方法的一個(gè)工序剖面圖，圖23中，301為光刻膠掩模。
首先，與實(shí)施例1同樣，從半導(dǎo)體襯底1表面上具備埋入氧化膜2和半導(dǎo)體層3的SOI襯底表面上，以離子方式注入磷等的n型雜質(zhì)，在半導(dǎo)體襯底1與埋入氧化膜2相接的部分形成雜質(zhì)層122。
其次，與實(shí)施例1同樣，隔離區(qū)上形成隔離絕緣膜4后，在pMOS區(qū)的隔離絕緣膜上形成具有開口的光刻膠掩模301，在110～130KeV，1E13～5E13／cm2左右的條件下，在整個(gè)面上以離子方式注入磷等n型雜質(zhì)，形成溝道阻斷層113。圖23示出在該工序結(jié)束階段的半導(dǎo)體裝置的元件剖面圖。
圖24示出實(shí)施例3的半導(dǎo)體裝置制造方法的一個(gè)工序剖面圖，圖中，302為光刻膠掩模。參照?qǐng)D24，除去光刻膠掩模301后，在nMOS區(qū)的隔離絕緣膜上形成具有開口的光刻膠掩模302，在30～50KeV，5E12～1E13／cm2左右下，在整個(gè)面上以離子方式注入硼等p型雜質(zhì)，形成溝道阻斷層114。圖24示出在該工序結(jié)束階段的半導(dǎo)體裝置的元件剖面圖。
在實(shí)施例1中，在形成隔離絕緣膜4之前進(jìn)行半導(dǎo)體阻斷層11的形成，可是在本實(shí)施例3，卻在形成隔離絕緣膜4之后形成溝道阻斷層。
然后，與實(shí)施例1同樣，在在整個(gè)面上形成熱氧化的硅氧化膜以后(圖未示出)，在pMOS區(qū)形成具有開口的光刻膠掩模(圖未示出)，并在10～20KeV，1E12～5E12／cm2左右下在整個(gè)面上以離子方式注入磷或砷等n型雜質(zhì)，向溝道形成區(qū)120導(dǎo)入調(diào)整閾值電壓的雜質(zhì)，再除去該光刻膠掩模(圖未示出)。然后，在nMOS區(qū)上形成具有開口的光刻膠掩模(圖未示出)，并在10～20KeV，1E12～5E12／cm2左右下在整個(gè)面上以離子方式注入硼或氟化硼等p型雜質(zhì)，向溝道形成區(qū)130導(dǎo)入調(diào)整閾值電壓的雜質(zhì)，再除去該光刻膠掩模(圖未示出)。
與實(shí)施例1同樣，形成柵絕緣膜5，柵電極6，pMOS區(qū)的源-漏區(qū)72、73、82和83，nMOS區(qū)的源-漏區(qū)74、75、84和85，側(cè)壁13，層間絕緣膜14和141，接觸孔15和151以及布線9和91。這樣一來就形成圖19所示的半導(dǎo)體裝置。還包括該圖中沒有畫出的接觸孔和布線，各個(gè)接觸孔和布線，與實(shí)施例1同樣，可以按照需要變更形成順序，進(jìn)而有時(shí)也在上述的層上形成不同的層間絕緣膜和布線，變成多層布線。
倘采用本實(shí)施例3所示的半導(dǎo)體裝置制造方法，可以在由半導(dǎo)體襯底1、埋入氧化膜2和半導(dǎo)體層3構(gòu)成SOI結(jié)構(gòu)的半導(dǎo)體裝置的半導(dǎo)體襯底1表面上形成雜質(zhì)層122，同時(shí)可以在將多個(gè)形成的pMOS晶體管互相隔離的隔離絕緣膜下形成n型溝道阻斷層，可以在將nMOS晶體管互相隔離的隔離絕緣膜下形成p型溝道阻斷層，并可以在隔離pMOS晶體管和nMOS晶體管的隔離絕緣膜下形成p型和n型的溝道阻斷層，使得晶體管與雜質(zhì)區(qū)成為pnpn關(guān)系。
而且，通過分別固定該雜質(zhì)層122和p型、n型溝道阻斷層的電位，可以得到既分別共同固定pMOS晶體管和nMOS晶體管溝道形成區(qū)10的電位，又即使經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的pMOS晶體管和nMOS晶體管的源-漏區(qū)間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)提高耐壓，而即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置制造方法。
進(jìn)而，在pMOS晶體管和nMOS晶體管鄰接地被形成的場(chǎng)合，由于不僅在隔離絕緣膜下而且直到有源區(qū)下都可以形成雜質(zhì)層122，故即使形成源-漏區(qū)之際所注入的雜質(zhì)穿透埋入氧化膜2到達(dá)半導(dǎo)體襯底1，也因被取入雜質(zhì)層122內(nèi)，不擔(dān)心成為電路誤操作的原因，而且可以得到提高了可靠性的半導(dǎo)體裝置制造方法。
實(shí)施例4圖25是在本發(fā)明的實(shí)施例4的半導(dǎo)體裝置平面圖。參照?qǐng)D25，在本實(shí)施例4的半導(dǎo)體裝置中，在一個(gè)半導(dǎo)體芯片上形成多種不同功能塊，以便實(shí)現(xiàn)高集成度和高速度。而且，特別將形成了象DRAM和微處理器(Micro Processor)之類的控制電路，稱為混裝DRAM。
下面，分別說明各種功能塊的作用。
由微處理器控制通過輸入輸出部分(I／O)從外部輸入的數(shù)據(jù)，或在DSP(Digital Signal Processing)部分進(jìn)行高速處理，或在DRAM部分進(jìn)行存儲(chǔ)或從DRAM部分讀出。這時(shí)，第1緩存陣列(FirstCache Array)部分進(jìn)行把從DRAM部分取出的數(shù)字?jǐn)?shù)據(jù)一邊同步地送給微處理器部分或把微處理器部分中完成處理的數(shù)據(jù)同步地送給DRAM部分的工作。而且，第2緩存陣列(Second Cache Array)部分起到與各塊同步地在DSP部分、第1緩存陣列部分、微處理器部分及輸入輸出部分之間進(jìn)行數(shù)據(jù)交換的中介的作用。
在各個(gè)功能塊中，對(duì)需要共同地固定溝道形成區(qū)的電位的部分，根據(jù)功能配備實(shí)施例1到3所述的晶體管和與其相應(yīng)的雜質(zhì)層，至于源-漏區(qū)結(jié)構(gòu)、雜質(zhì)層的導(dǎo)電型和施加的電壓就不必相同。
這里，示出了功能塊的一個(gè)例子，但并不限于這種組合，并且，有時(shí)所述的功能塊中只有一塊，或者只有一部分配備實(shí)施例1到3所述的晶體管和與其相應(yīng)的雜質(zhì)層，有時(shí)則全部功能塊配備實(shí)施例1到3所示晶體管和與其相應(yīng)的雜質(zhì)層。
倘采用本實(shí)施例4的半導(dǎo)體裝置，對(duì)于形成了多個(gè)功能快的半導(dǎo)體裝置，在功能塊之中，由于可以根據(jù)所需要的功能，對(duì)需要共同地固定溝道形成區(qū)電位的部分形成用局部STI隔離的第1和第2有源元件，及決定與其相一致的雜質(zhì)層導(dǎo)電型和施加的電壓，所以能夠得到實(shí)現(xiàn)微細(xì)化，同時(shí)具備抑制漏電流，并提高了隔離耐壓的功能塊的半導(dǎo)體裝置。
本發(fā)明由于具有如上所述的構(gòu)成，因而起到以下這樣的效果。
本發(fā)明在具有局部STI結(jié)構(gòu)作為隔離結(jié)構(gòu)的SOI結(jié)構(gòu)的半導(dǎo)體裝置中，由于半導(dǎo)體襯底表面上形成了雜質(zhì)層，所以起到可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管間發(fā)生電位差，也能夠抑制在該部分發(fā)生漏電流，同時(shí)能夠提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置的效果。
進(jìn)而，在經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的MOS晶體管具有同一導(dǎo)電型，并形成為使其源-漏區(qū)到達(dá)埋入氧化膜的情況下，由于固定了隔離絕緣膜下溝道阻斷層的電位，同時(shí)用與晶體管相反導(dǎo)電型形成半導(dǎo)體襯底表面的雜質(zhì)層并使其電位固定，所以可得到即使在經(jīng)隔離絕緣膜鄰接的晶體管間發(fā)生電位差，也能抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，并即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
并且，在形成為經(jīng)局部STI結(jié)構(gòu)隔離絕緣膜鄰接的源-漏區(qū)到達(dá)埋入氧化膜的同一導(dǎo)電型MOS晶體管中，由于不固定隔離絕緣膜下的溝道阻斷層電位，使鄰接的晶體管的溝道形成區(qū)成為浮游并共用，可以使彼此的閾值電壓精確一致，同時(shí)在隔離絕緣膜下的半導(dǎo)體表面上形成與晶體管相反導(dǎo)電型的雜質(zhì)層并固定電位，所以可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也可以抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
并且，在經(jīng)局部STI結(jié)構(gòu)隔離絕緣膜鄰接的MOS晶體管具有同一導(dǎo)電型，并形成為源-漏區(qū)到達(dá)埋入氧化膜的情況下，由于用與晶體管的源-漏區(qū)同一導(dǎo)電型形成半導(dǎo)體襯底表面的雜質(zhì)層，并施加對(duì)半導(dǎo)體襯底反向偏置的電壓，所以可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也可以抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
并且，在SOI結(jié)構(gòu)中經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜而形成的晶體管雜質(zhì)區(qū)為相反導(dǎo)電型的情況下，由于在埋入氧化膜下的半導(dǎo)體襯底表面上形成與半導(dǎo)體襯底相反導(dǎo)電型的雜質(zhì)層，同時(shí)在埋入氧化膜下配置p型或n型的溝道阻斷層，使之與晶體管雜質(zhì)層之間成為pnpn關(guān)系，并固定其電位，所以可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也可以抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
并且，在SOI結(jié)構(gòu)中經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜而形成二極管，并經(jīng)隔離絕緣膜鄰接的雜質(zhì)層為相反導(dǎo)電型的情況下，由于埋入氧化膜下的半導(dǎo)體襯底表面上，形成與半導(dǎo)體襯底相反導(dǎo)電型的雜質(zhì)層，同時(shí)在埋入氧化膜下配置p型和n型的溝道阻斷層，使之與二極管的雜質(zhì)區(qū)之間成為pnpn關(guān)系，并固定其電位，所以可得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也可以抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置。
進(jìn)而，以雜質(zhì)層延伸到有源區(qū)下作為特征，即使因在半導(dǎo)體襯底表面形成的雜質(zhì)層之故在形成源-漏區(qū)時(shí)所注入的雜質(zhì)穿透埋入氧化膜到達(dá)半導(dǎo)體襯底，也被取入雜質(zhì)層內(nèi)并固定其電位，所以不擔(dān)心成為電路誤操作的原因，具有提高半導(dǎo)體裝置可靠性的效果。
此外，在形成多個(gè)功能塊的半導(dǎo)體裝置中，由于在功能塊之中需要共同地固定溝道形成區(qū)的電位的部分中，可以根據(jù)需要的功能形成以局部STI隔離的晶體管，并決定與其相一致的雜質(zhì)層導(dǎo)電型和施加的電壓，所以能夠得到謀求微細(xì)化，同時(shí)抑制漏電流，并具備隔離特性提高了的半導(dǎo)體裝置。
并且，由于在SOI結(jié)構(gòu)的半導(dǎo)體裝置的半導(dǎo)體襯底表面上形成雜質(zhì)層，并形成固定該雜質(zhì)層電位的布線，所以可以得到即使在經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜在半導(dǎo)體層表面形成的晶體管雜質(zhì)區(qū)之間發(fā)生電位差，也可以抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置制造方法。
進(jìn)而，由于不僅可以在隔離區(qū)下而且在有源區(qū)下形成雜質(zhì)層，即使在形成雜質(zhì)區(qū)時(shí)注入的雜質(zhì)穿透埋入氧化膜到達(dá)半導(dǎo)體襯底，也因截留在雜質(zhì)層內(nèi)，并不擔(dān)心成為電路誤操作的原因，而可以得到提高了可靠性的半導(dǎo)體裝置制造方法。
進(jìn)而，由于對(duì)隔離絕緣膜下的半導(dǎo)體層以離子方式注入雜質(zhì)濃度比半導(dǎo)體層高的雜質(zhì)來形成溝道阻斷層，而可以得到更進(jìn)一步提高隔離特性的半導(dǎo)體裝置。
并且，在pMOS晶體管和nMOS晶體管經(jīng)STI結(jié)構(gòu)的隔離絕緣膜鄰接的情況下，可以這樣來配置，使得在隔離絕緣膜下形成的溝道阻斷層分別與源-漏區(qū)的一方成為pnpn關(guān)系，并因分別固定該雜質(zhì)層和p型、n型的溝道阻斷層電位，可以得到即使在經(jīng)隔離絕緣膜鄰接的晶體管源-漏區(qū)間發(fā)生電位差，也可以抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置制造方法。
并且，由于在SOI結(jié)構(gòu)半導(dǎo)體裝置的半導(dǎo)體襯底表面形成雜質(zhì)層，并形成固定該雜質(zhì)層電位的布線，可以得到即使在經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜在半導(dǎo)體層表面形成的晶體管雜質(zhì)區(qū)之間發(fā)生電位差，也可以抑制在該部分發(fā)生漏電流，同時(shí)能提高耐壓，即使微細(xì)化也提高了隔離特性的半導(dǎo)體裝置制造方法。
進(jìn)而，由于在隔離絕緣膜下的半導(dǎo)體層中以離子方式注入雜質(zhì)濃度比半導(dǎo)體層高的雜質(zhì)來形成溝道阻斷層，因此可以得到更進(jìn)一步提高了隔離特性的半導(dǎo)體裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置，備有由半導(dǎo)體襯底、埋入氧化膜、和半導(dǎo)體層構(gòu)成的SOI襯底，其特征在于，具備包圍在所述半導(dǎo)體層的主表面上配置的第1和第2有源區(qū)并距所述埋入氧化膜為規(guī)定距離的被形成的隔離絕緣膜；在所述第1有源區(qū)中形成的第1有源元件；在所述第2有源區(qū)中形成的第2有源元件；在與所述埋入氧化膜的界面附近的所述半導(dǎo)體襯底的一主表面上被形成的雜質(zhì)層；以及與所述雜質(zhì)層導(dǎo)電性地連接的布線。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于雜質(zhì)層和半導(dǎo)體層的導(dǎo)電型為第1導(dǎo)電型；第1有源元件為具有從第1有源區(qū)的主表面到達(dá)埋入氧化膜的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管；第2有源元件為具有從第2有源區(qū)的主表面到達(dá)所述埋入氧化膜的第2導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管；固定了所述雜質(zhì)層和隔離絕緣膜下的所述半導(dǎo)體層的電位。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于雜質(zhì)層和半導(dǎo)體層的導(dǎo)電型為第1導(dǎo)電型；第1有源元件為具有從第1有源區(qū)的主表面到達(dá)埋入氧化膜的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管；第2有源元件為具有從第2有源區(qū)的主表面到達(dá)所述埋入氧化膜的第2導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管；固定了所述雜質(zhì)層的電位，沒有固定隔離絕緣膜下所述半導(dǎo)體層的電位。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于半導(dǎo)體層的導(dǎo)電型為第1導(dǎo)電型，雜質(zhì)層的導(dǎo)電型為第2導(dǎo)電型；第1有源元件是具有從第1有源區(qū)的主表面開始距埋入氧化膜為規(guī)定距離被形成的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管；第2有源元件是具有從第2有源區(qū)的主表面開始距所述埋入氧化膜規(guī)定距離被形成的第2導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管；加到所述雜質(zhì)層上的電壓對(duì)于半導(dǎo)體襯底為反向偏壓。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于還備有從隔離絕緣膜下的半導(dǎo)體層表面到達(dá)埋入氧化膜并互相鄰接地分別被施加成為反向偏壓的電壓的第1導(dǎo)電型的第1雜質(zhì)區(qū)和第2導(dǎo)電型的第2雜質(zhì)區(qū)；第1有源元件是具有從第1有源區(qū)主表面到達(dá)埋入氧化膜、其某一方與第1雜質(zhì)區(qū)鄰接的第2導(dǎo)電型的第1源區(qū)和漏區(qū)的MOS型晶體管；第2有源元件是具有從第2有源區(qū)主表面到達(dá)所述埋入氧化膜、其某一方與所述第2雜質(zhì)區(qū)鄰接的第1導(dǎo)電型的第2源區(qū)和漏區(qū)的MOS型晶體管；施加到雜質(zhì)層上的電壓對(duì)于半導(dǎo)體襯底為反向偏壓。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于還備有從隔離絕緣膜下半導(dǎo)體層表面到達(dá)埋入氧化膜并互相鄰接地分別被施加成為反向偏壓的電壓的第1導(dǎo)電型的第1雜質(zhì)區(qū)和第2導(dǎo)電型的第2雜質(zhì)區(qū)；第1有源元件是備有與所述第1雜質(zhì)區(qū)鄰接的第2導(dǎo)電型的第3雜質(zhì)區(qū)，和與該第3雜質(zhì)區(qū)鄰接的第1導(dǎo)電型的第4雜質(zhì)區(qū)的二極管；第2有源元件是備有與所述第2雜質(zhì)區(qū)鄰接的第1導(dǎo)電型的第5雜質(zhì)區(qū)，和與該第5雜質(zhì)區(qū)鄰接的第2導(dǎo)電型的第6雜質(zhì)區(qū)的二極管；施加于雜質(zhì)層上的電壓對(duì)于半導(dǎo)體襯底為反向偏壓。
7.根據(jù)權(quán)利要求1到6任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于雜質(zhì)層延伸到有源區(qū)下。
8.根據(jù)權(quán)利要求1到6的任一項(xiàng)中所述的半導(dǎo)體裝置，其特征在于還備有與形成了第1有源元件和第2有源元件的功能塊不同的功能塊。
9.一種半導(dǎo)體裝置的制造方法，其特征在于，具備在半導(dǎo)體襯底表面上有經(jīng)埋入氧化膜形成的半導(dǎo)體層的SOI襯底的半導(dǎo)體襯底表面上形成雜質(zhì)層的工序；形成包圍配置于所述半導(dǎo)體層主表面的第1和第2有源區(qū)并在其下殘留所述半導(dǎo)體層一部分的隔離絕緣膜的工序；在所述第1有源區(qū)中形成第1有源元件的工序；在所述第2有源區(qū)中形成第2有源元件的工序；及形成與所述雜質(zhì)層連接的布線的工序。
10.根據(jù)權(quán)利要求9所述半導(dǎo)體裝置的制造方法，其特征在于第1有源元件和第2有源元件是具有同一導(dǎo)電型的MOS型晶體管，形成隔離絕緣膜的工序具備形成覆蓋半導(dǎo)體層有源區(qū)表面的掩模并從半導(dǎo)體層主表面起殘留底部并進(jìn)行刻蝕，形成包圍有源區(qū)的溝的工序；在整個(gè)面上形成絕緣膜的工序；除去所述掩模表面上的所述絕緣膜的工序；及除去掩模的工序，還具備在形成所述溝的工序后，而且在形成所述絕緣膜的工序之前，對(duì)所述溝下所述半導(dǎo)體層以離子方式注入與所述半導(dǎo)體層為同一的導(dǎo)電型的高濃度雜質(zhì)的工序。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于，第1有源元件為具有第1導(dǎo)電型的MOS型晶體管，第2有源元件為具有第2導(dǎo)電型的MOS型晶體管；在形成隔離絕緣膜的工序后，而且在形成絕緣膜的工序之前具備在所述第1有源元件的所述隔離絕緣膜上形成具有開口的第1掩膜工序；在整個(gè)面上以離子方式注入具有第2導(dǎo)電型的雜質(zhì)，在所述第1有源元件的所述隔離絕緣膜下的半導(dǎo)體層中形成第1雜質(zhì)區(qū)的工序；除去所述第1掩膜的工序；在所述第2有源元件的所述隔離絕緣膜上形成具有開口的第2掩膜工序；以及在整個(gè)面上以離子方式注入具有第1導(dǎo)電型的雜質(zhì)，在所述第2有源元件的所述隔離絕緣膜下的半導(dǎo)體層中形成第2雜質(zhì)區(qū)，并除去所述第2掩膜的工序。
12.一種半導(dǎo)體裝置的制造方法，其特征在于，具備形成覆蓋在半導(dǎo)體襯底表面上經(jīng)隔離絕緣膜形成的半導(dǎo)體層主表面上配置的第1和第2有源區(qū)表面的掩模，從所述半導(dǎo)體層主表面起殘留底部進(jìn)行刻蝕，形成包圍所述第1和第2有源區(qū)的溝的工序；對(duì)所述溝下的所述半導(dǎo)體襯底以離子方式注入雜質(zhì)，并在所述半導(dǎo)體襯底表面中形成雜質(zhì)層的工序；在整個(gè)面上形成絕緣膜的工序；除去所述掩模表面上的所述絕緣膜的工序；除去所述掩模的工序；在所述第1有源區(qū)中形成第1有源元件的工序；在所述第2有源區(qū)中形成第2有源元件的工序；以及形成與所述雜質(zhì)層連接的布線的工序。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，其特征在于第1有源元件和第2有源元件是具有同一導(dǎo)電型的MOS型晶體管，還具備在形成溝的工序以后，并形成絕緣膜的工序之前，對(duì)溝下的半導(dǎo)體層以離子方式注入與所述半導(dǎo)體層為同一導(dǎo)電型的高濃度雜質(zhì)的工序。
全文摘要
本發(fā)明的目的在于,通過在SOI結(jié)構(gòu)的半導(dǎo)體裝置中抑制經(jīng)局部STI結(jié)構(gòu)的隔離絕緣膜鄰接的晶體管之間發(fā)生的漏電流,來得到提高了隔離特性和耐壓的半導(dǎo)體裝置及其制造方法。其解決方法是,在由半導(dǎo)體襯底1、埋入氧化膜2和半導(dǎo)體層3構(gòu)成的SOI結(jié)構(gòu)的半導(dǎo)體襯底1與埋入氧化膜2相接的表面上形成雜質(zhì)層12。
文檔編號(hào)H01L27/12GK1292572SQ0013063
公開日2001年4月25日 申請(qǐng)日期2000年10月8日 優(yōu)先權(quán)日1999年10月6日
發(fā)明者國(guó)清辰也 申請(qǐng)人:三菱電機(jī)株式會(huì)社