專利名稱:包含防閉鎖電感器的集成電路及其制造方法
技術(shù)領(lǐng)域:
本發(fā)明部分地涉及到高頻應用的集成電路,它包含襯底、有源元件、和電感器,部分地涉及到制造這種集成電路的方法。
背景技術(shù):
集成電路的電感器,例如線圈,可以與集成電路分開或一起被制造在襯底上。在后一種情況下,通常借助于在用來連接集成電路中所含各個元件的一些上部金屬層中進行線圈圖形化而制造電感器。
這些線圈的質(zhì)量因子受到所述襯底中感應的渦流引起的襯底損耗的嚴重限制。
局部清除電感器下方的襯底,可以降低渦流,然而,這意味著工藝技術(shù)很復雜,見WO 9417558和US 5773870。
在前一個出版物中,描述了電感器周圍的窗口的腐蝕,然后腐蝕掉電感器下方的襯底。此方法的缺點除了工藝的技術(shù)復雜性,亦即難以控制腐蝕之外,還意味著成品率低,且窗口占據(jù)襯底的很大部分。
美國專利描述了一種具有薄膜型電感器(在電感器下方具有借助于從襯底背面進行腐蝕而得到的空腔)的集成電路。在這種情況下,電感器也占據(jù)比較大的空間,同時由于薄膜的厚度只有幾個微米,電路非常容易受到損傷。
另一種解決辦法包含在借助于對淀積在高電阻率的硅襯底頂部上的部分SOI(絕緣體上硅)層進行氧化而形成的絕緣氧化物層上提供電感器,其中的半導體元件被排列在其余的SOI層中,見例如日本專利公開JP09270515。這種結(jié)構(gòu)的缺點是,除了淀積SOI層昂貴而復雜之外,還常常得到質(zhì)量比較低的元件。此外,絕緣層阻礙了往返襯底的所有有效熱傳輸。
盡量減小襯底損耗的進一步可能性是簡單地提高下方襯底的電阻率,見美國專利US5559349。但這一解決辦法特別是在高密度封裝電路中引起所謂的閉鎖問題,這意味著寄生閘流管被開啟并將電路鎖閉于不希望的狀態(tài)中。
對于高質(zhì)量的緊密封裝集成電路,目前還沒有已知的技術(shù)來獲得具有足夠高的質(zhì)量因子,亦即低損耗的集成在半導體襯底上的電感器。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種集成電路,它包含襯底、有源元件、和電感器,比之已知技術(shù),此電路表現(xiàn)改進了的性能。
在這個意義上,本發(fā)明的確切目的是提供所述的半導體器件,其有源元件表現(xiàn)低的襯底損耗,且其電路器件具有非常低的或沒有通過所謂閉鎖而被鎖閉的傾向。
本發(fā)明的另一目的是提供一種堅固的、便宜的、且可靠的上述類型的集成電路。
本發(fā)明的再一目的是提供至少一種制造所述集成電路的方法。
在這方面,本發(fā)明的確切目的是提供一種簡單而便宜的可與諸如VLSI(甚大規(guī)模集成)生產(chǎn)的常規(guī)大量生產(chǎn)兼容的集成電路制造方法。
在下面的說明書中,本發(fā)明的其它的目的將變得明顯。
根據(jù)本發(fā)明的第一情況,利用高頻應用的集成電路達到了這些目的,此集成電路包含高電阻率的半導體襯底、所述襯底中的有源元件、以及所述襯底上方的電感器,有源元件和電感器被排列成基本上沿橫向分隔開,且低電阻率層被排列在有源元件下方并沿橫向分隔于電感器。
高電阻率的襯底最好是高電阻率的,以便得到表現(xiàn)低襯底損耗的電感器,而低電阻率層最好是電阻率足夠低的,以便電路器件避免閉鎖。
集成電路的電感器可以被設計成某些金屬層中,最好是上部金屬層中,特別是用來在所述集成電路中進行電連接的層中的線圈。
根據(jù)本發(fā)明的第二情況,提供了一種用于高頻應用的優(yōu)選集成電路,它包含由高電阻率半導體材料組成的襯底、其上由所述半導體材料組成的層、所述層中的有源元件、以及所述層上方的電感器,有源元件和電感器被排列成主要沿橫向分隔開,并在所述有源元件下方提供有低電阻率層,并沿橫向分隔于電感器。
根據(jù)本發(fā)明的第三情況,提供了一種制造高頻應用的優(yōu)選集成電路的方法,它包含下列步驟
-提供由高電阻率半導體材料組成的襯底,-在所述襯底中制作有源元件,-在所述襯底上方沿橫向方向制作主要分隔于所述有源元件的電感器,-在所述有源元件下方,沿橫向方向分隔于電感器,制作低電阻率層。
根據(jù)本發(fā)明的第四情況,提供了一種制造高頻應用的優(yōu)選集成電路的方法,它包含下列步驟-提供由高電阻率半導體材料組成的襯底,-在其上制作由相同的半導體材料組成的層,-在所述層中制作有源元件,-在所述層上方沿橫向方向制作主要分隔于所述有源元件的電感器,-在所述有源元件下方,沿橫向方向分隔于電感器,制作低電阻率層。
本發(fā)明的優(yōu)點是獲得了一種緊湊的半導體器件,它包含低損耗的亦即具有高質(zhì)量因子,所謂Q因子的電感器。
在下面的說明書中,本發(fā)明的進一步優(yōu)點是顯而易見的。
以下參照附圖來更詳細地描述本發(fā)明,這僅僅是為了說明本發(fā)明,決不是為了限制本發(fā)明。
圖1剖面圖示出了一種已知的半導體器件,它包含襯底、電路器件、和電感器,其中的襯底是低電阻率的。
圖2剖面圖示出了另一種已知的半導體器件,它包含襯底、電路器件、和電感器,其中的襯底是高電阻率的。
圖3剖面圖示出了根據(jù)本發(fā)明一個實施方案的半導體器件。
具體實施例方式
參照圖1,先前已知的半導體器件包含由摻雜成p++的低電阻率硅襯底11,摻雜成p-的高電阻率外延層13被淀積在其頂部上。外延層13中制造有包含大量元件的電路器件(集成電路)部分,圖中示出了其中的二個npn類型的晶體管15和19。在有源元件上方可以有多個層,除了別的以外,還包含用于電連接的金屬層,在圖中僅僅被表示為一個比較厚的層21。在一個或更多個金屬層中,制作了包含在電路中的電感器23。電感器因而可以與集成電路一起制造在一個芯片上。
這種設計的一個問題是電感器23的質(zhì)量因子受到襯底11的損耗的嚴重限制。這些損耗來自所述襯底中感應的圖1中25所表示的渦流。
現(xiàn)參照圖2,描述了另一種先前已知的半導體器件。此圖中使用與圖1所用相同的參考號來表示完全相同的層、電路、元件等。這樣,半導體器件包含摻雜成p-的高電阻率襯底12,其中制造了包含大量元件的電路器件的襯底部分,示出了其中的二個npn類型的晶體管15和19。位于上方的未定義的層用21表示如前。連接到電路器件的電感器23被制造在一個或更多個金屬層中。
利用這種設計,避免了襯底的損耗。然而,增加了所謂閉鎖的危險,這意味著寄生閘流管被開啟并將電路鎖閉在不希望的狀態(tài)中,見圖2中27所示的層疊電路方案。在大的緊密封裝電路中尤其是這樣。
本發(fā)明的目的是要解決襯底中的損耗問題,同時保持固定的抗閉鎖性。用來達到這一點的已知技術(shù)涉及到不與集成電路大量生產(chǎn)兼容的復雜的工藝步驟,見相關(guān)技術(shù)中的討論。
所提議的解決辦法主要意味著利用高電阻率襯底,其上在具有通過閉鎖被鎖閉的傾向的有源元件下方局部地得到低電阻率層以及在待要確定電感器的區(qū)域下方局部地得到高電阻率層。然后以適當?shù)姆绞浇佑|低電阻率層。
圖3示出了本發(fā)明的半導體器件的實施方案。具有根據(jù)半導體器件的預計有源元件和電感器的窗口的掩模(未示出),被置于摻雜成p-的高電阻率襯底31上,確切地說是硅襯底31上。最好用離子注入方法來得到通過掩模窗口的摻雜,從而形成低電阻率的局部p--摻雜的區(qū)域33。
作為變通,代替使區(qū)域33構(gòu)成部分襯底晶片,結(jié)晶的,最好是外延的高電阻率層可以被淀積在襯底晶片上,在此層中形成區(qū)域33。
在得到的結(jié)構(gòu)上,淀積高電阻率結(jié)晶層35,在此層中,主要是直接在低電阻率局部層上,制作集成電路器件。最好外延淀積層35,但也可以用其它方法,例如用鍵合方法來淀積結(jié)晶層。
作為另一種變通,低電阻率層33可以通過例如離子注入方法被制作在襯底內(nèi)部。借助于選擇適當?shù)碾x子注入能量,可以將此層制作在適當?shù)纳疃忍?,從而直接在襯底中有利地制造電路器件。
圖3示出了電路器件部分,亦即二個晶體管37和41。在這些有源元件上方,可以淀積大量未定義的層,在圖中由43表示。
在任一個或某些層中,最好在芯片的上層中制作電感器45,此電感器沿橫向方向被置于分隔于低電阻率層33。電感器45最好被設計成位置高的某些金屬層中的線圈,確切地說是用于所述電路器件37和41中的電連接的那些層中的線圈。此電感器于是與集成電路一起被單片集成在一個芯片上。
在這方面還要指出的是,只有二個進一步步驟,亦即上述的掩蔽和摻雜步驟,分別被加到與大量生產(chǎn),確切地說是與VLSI(甚大規(guī)模集成)技術(shù)兼容的已知工藝技術(shù)中。
高電阻率襯底31被有利地安排成最好電阻率足夠高,例如至少1Ωcm,使電感器45表現(xiàn)低的襯底損耗,而低電阻率層33被安排成最好電阻率足夠低,例如不大于0.5Ωcm,使電路器件37和41避免閉鎖。
在一個實施方案中,低電阻率層33與電路器件37和41之間的距離小于大約10μm。應該確保低電阻率層33與電感器45之間沿橫向方向一定的安全距離。
實際上,芯片可以包含大量電路器件以及一個或幾個電感器。在這方面,除了一個或幾個電感器正下方之外,有可能在任何地方安排低電阻率層,最好是顧及上述的沿橫向方向的安全距離,從而術(shù)語“局部”低電阻率層可能顯得不恰當。此處,不如說電感器下方的局部高電阻率“小島”。
低電阻率層33然后可以以不同的方式被接觸,以確保被控制的電位低于具有有源元件的區(qū)域。
本發(fā)明的優(yōu)點是使用完全與大量生產(chǎn)兼容的制造集成電路的已知工藝技術(shù)。將低損耗電感器的高電阻率襯底的優(yōu)點與低電阻率襯底對集成電路其它部分穩(wěn)定性的優(yōu)點結(jié)合起來了。
本發(fā)明當然不局限于上述的和附圖所示的實施方案,而是可以在所附權(quán)利要求的范圍內(nèi)進行修正,確切地說,本發(fā)明顯然不局限于本說明書中所述的摻雜類型、材料、尺寸、或半導體器件的制造方法。
權(quán)利要求
1.一種高頻應用的優(yōu)選集成電路,它包含高電阻率的襯底(31)、所述襯底中的有源元件(37和41)、以及所述襯底上方的電感器(45),電路器件和電感器被排列成主要橫向分隔開,其特征在于排列在所述有源元件(37和41)下方并橫向分隔于電感器(45)的低電阻率層(33)。
2.權(quán)利要求1的集成電路,其中的低電阻率層(33)由部分半導體襯底組成,此部分被摻雜成低電阻率。
3.權(quán)利要求1或2的集成電路,其中的襯底(31)具有高電阻率,以便得到低襯底損耗的電感器(45),而低電阻率層(33)具有足夠低的電阻率,以便所述有源元件(37和41)能夠避免閉鎖。
4.權(quán)利要求1-3中任何一個的集成電路,其中的電感器(45)由某些金屬層中,最好是上部金屬層中,特別是用作所述有源元件(37和41)的電連接的層中的線圈組成。
5.權(quán)利要求1-4中任何一個的集成電路,其中低電阻率層(33)與所述有源元件(37和41)之間的距離小于大約10μm。
6.權(quán)利要求1-5中任何一個的集成電路,其中高電阻率襯底的電阻率為1Ωcm以上,而低電阻率層(33)的電阻率小于0.5Ωcm。
7.權(quán)利要求1-6中任何一個的集成電路,其中的電感器(45)和有源元件(37和41)被單片集成。
8.權(quán)利要求1-7中任何一個的集成電路,其中所述半導體材料是硅。
9.權(quán)利要求1-8中任何一個的集成電路,其中安排成低電阻率層(33)與電感器(45)之間沿橫向方向有一定的安全距離。
10.一種高頻應用的優(yōu)選集成電路,它包含由高電阻率半導體材料組成的襯底(31)、其上由所述半導體材料組成的層,所述層中的有源元件(37和41),以及所述層上方的電感器(45),其中有源元件和電感器被排列成主要沿橫向分隔開,其特征在于排列在有源元件(37和41)下方并沿橫向分隔于電感器(45)的低電阻率層(33)。
11.權(quán)利要求10的集成電路,其中制作有源元件的層是外延層。
12.權(quán)利要求10的集成電路,其中的低電阻率層(33)被制作在襯底與制作有源元件的層之間。
13.權(quán)利要求10的集成電路,其中的低電阻率層(33)由部分襯底組成,此部分被摻雜成低電阻率。
14.權(quán)利要求10的集成電路,其中的低電阻率層(33)由部分制作有源元件的層組成,此部分被摻雜成低電阻率。
15.權(quán)利要求10-14中任何一個的集成電路,其中的襯底(31)具有高電阻率,以便得到低襯底損耗的電感器(45),而低電阻率層(33)具有足夠低的電阻率,以便有源元件(37和41)能夠避免閉鎖。
16.權(quán)利要求10-15中任何一個的集成電路,其中低電阻率層(33)與所述有源元件(37和41)之間的距離小于大約10μm。
17.權(quán)利要求10-16中任何一個的集成電路,其中高電阻率襯底(31)的電阻率為1Ωcm以上,而低電阻率層(33)的電阻率小于0.5Ωcm。
18.一種制造高頻應用的優(yōu)選集成電路的方法,它包含下列步驟-提供由高電阻率半導體材料組成的襯底(31),-在所述襯底中制作有源元件(37和41),-在所述襯底上方沿橫向方向制作主要分隔于所述有源元件(37和41)的電感器(45),其特征在于,-在所述有源元件(37和41)下方,沿橫向方向分隔于電感器(45),制作低電阻率層(33)。
19.權(quán)利要求18的方法,其中通過制作所述有源元件和電感器之前的掩蔽步驟和摻雜步驟,來獲得制作在所述有源元件(37和41)下方的層(33),其中所述掩蔽步驟包含將具有根據(jù)集成電路的預計有源元件的窗口的掩模置于襯底上,而所述摻雜步驟包含最好用離子注入方法通過掩模窗口對襯底進行摻雜。
20.權(quán)利要求18或19的方法,其中用適合于大量生產(chǎn)的諸如VLSI(甚大規(guī)模集成)的技術(shù)來執(zhí)行。
21.一種制造高頻應用的優(yōu)選集成電路的方法,它包含下列步驟-提供由高電阻率半導體材料組成的襯底(31),-在其上制作由相同的半導體材料組成的層,-在所述層中制作有源元件(37和41),-在所述層上方沿橫向方向制作主要分隔于所述有源元件(37和41)的電感器(45),其特征在于,-在所述有源元件(37和41)下方,沿橫向方向分隔于電感器(45),制作低電阻率層(33)。
22.權(quán)利要求21的方法,其中通過外延淀積來制作低電阻率層(33)。
23.權(quán)利要求21或22的方法,其中的低電阻率層(33)被制作在襯底與制作有源元件的層之間。
24. 權(quán)利要求21或22的方法,其中的低電阻率層(33)被制作在制作有源元件的層中。
25.權(quán)利要求21或22的方法,其中通過制作有源元件和電感器之前的掩蔽步驟和摻雜步驟,來獲得低電阻率層(33),其中所述掩蔽步驟包含將具有根據(jù)集成電路的預計有源元件的窗口的掩模置于襯底上,而所述摻雜步驟包含最好用離子注入方法通過掩模窗口對襯底進行摻雜。
26.權(quán)利要求21-25中任何一個的方法,其中用諸如VLSI(甚大規(guī)模集成)的與大量生產(chǎn)兼容的技術(shù)來執(zhí)行。
全文摘要
本發(fā)明涉及到高頻應用的集成電路,它包含高電阻率襯底(31)、有源元件(37和41)、以及所述襯底上方的電感器(45),從而有源元件和電感器被排列成主要橫向分隔開。根據(jù)本發(fā)明,低電阻率層(33)被包含在有源元件下方,并橫向分隔于電感器。本發(fā)明還涉及到制造所述半導體器件的方法,確切地說,此方法包含將二個新的工藝步驟,亦即一個掩蔽步驟和一個摻雜步驟,分別增加到已知的工藝中。
文檔編號H01L27/092GK1340214SQ0080381
公開日2002年3月13日 申請日期2000年2月10日 優(yōu)先權(quán)日1999年2月15日
發(fā)明者K·波林, U·馬努松, O·泰斯特德特 申請人:艾利森電話股份有限公司