專利名稱：利用分開的介電浮柵的新型易收縮非易失性的半導體存儲單元及其制造方法
背景技術：
1.發(fā)明領域本發(fā)明一般涉及非易失性數(shù)字存儲器，特別涉及改進的可編程非易失性存儲器(例如傳統(tǒng)的EEPROM或快速EEPROM)的單元結構及其制造方法，這種非易失性存儲器存儲兩位信息。
2.背景技術非易失性存儲器件例如EPROM、EEPROM和快速EPROM器件通常包含作為存儲單元的晶體管矩陣，所述存儲單元用于存儲一位信息。每個晶體管都具有形成在n或p型半導體襯底上的源和漏區(qū)、形成在半導體襯底表面上且位于源和漏區(qū)之間的薄隧道介電層、位于絕緣層上用于保持電荷的浮柵(由多晶硅形成)、控制柵和位于浮柵和控制柵之間的多晶硅間介質。
通常廣泛使用的EPROM單元具有電浮柵，電浮柵被絕緣材料圍繞并且通常設置在形成在硅襯底中的源和漏區(qū)之間。在這些單元的早期結構中，利用雪崩注入通過絕緣材料將電荷注入。后來的EPROM結構依賴于溝道注入來給浮柵充電。用紫外線給陣列暴光來擦除這些EPROM。
電可擦EPROM(EEPROM)也非常普遍。在某些情況下，通過使電荷隧穿形成在襯底上的薄氧化物層，使電荷進入浮柵和從浮柵除去。在另一些情況下，通過上電極除去電荷。
另一種普遍的EPROM/EEPROM稱為快速EPROM或快速EEPROM。這些快速存儲單元具有電擦除、編程或讀取芯片中的存儲單元的能力。這里所用的浮柵是導電材料，通常由多晶硅制成，通過薄氧化物層或其它的絕緣材料與晶體管的溝道絕緣，并且通過第二絕緣材料層與晶體管的控制柵或字線絕緣。
用于快速存儲單元的“編程”步驟是在柵和源之間建立高的正電壓(最高12V)，并且在漏和源之間也建立正電壓(例如7V)，通過所謂的熱電子注入來實現(xiàn)的。
對于快速器件來說給浮柵放電的動作稱為“擦除”功能。此擦除功能一般是通過晶體管的浮柵和源之間的F-N隧穿機構(源擦除)或者通過浮柵和襯底之間的F-N隧穿機構(溝道擦除)實現(xiàn)的。例如，通過從源到柵建立大的正電壓，同時使各個存儲單元的漏浮動來誘發(fā)源擦除操作。此正電壓最大可以為12V。
在傳統(tǒng)的堆棧式非易失性半導體存儲器件中，用于使浮柵和控制柵彼此絕緣的絕緣膜(下文稱為“第二柵絕緣膜”)是氧化硅單層膜。有一個不斷增加的需要就是使半導體器件最小化，在這種情況下，需要第二柵絕緣膜的厚度進一步降低。
傳統(tǒng)的多晶硅間介質由二氧化硅(SiO2)單層構成。為了滿足此需要，近來的氧化物/氮化物/氧化物復合體(有時稱為ONO結構)已經(jīng)用來代替二氧化硅，因為它們更薄并且比起單個氧化物層來仍然具有降低的漏電荷(參見Chang et al.的美國專利No.5,619,052)。
Eitan的美國專利No.5,768,192公開了ONO結構(以及其它的電荷俘獲介質)已經(jīng)用作絕緣體和浮柵。Eitan教導通過在相反的方向上(即顛倒“源”和“漏”)編程和讀此晶體管器件，縮短了編程時間，且在顯示的閾電壓方面仍然得到了很大的提高。Eitan建議此結果對減小編程時間同時防止“穿通”是有用的(即不考慮施加的閾電平，橫向電場強大得足以將電子拉到漏的條件)。
半導體存儲工業(yè)已經(jīng)探索了各種技術和方案來降低非易失性存儲器的位成本。兩個更重要的方案是尺寸收縮和多級存儲。
尺寸收縮是要設計利用更小尺寸的單元。然而，在尺寸收縮達到其全部潛在的成本節(jié)約之前，需要技術方面的重要改進。
多級存儲(經(jīng)常稱為多級單元)指的是單個單元可以代表多于一位的數(shù)據(jù)。在傳統(tǒng)的存儲單元設計中，兩個不同的電平例如0V和5V(結合一些電壓裕度)只代表一位，即代表0或1。在多級存儲中，需要多個電壓范圍/電流范圍來給多位數(shù)據(jù)編碼。多個范圍導致了范圍之間的裕度的減小，并且需要改進的設計技術。結果，多級存儲單元難以設計和制造。有些顯示了差的可靠性。有些具有比常規(guī)的一位單元更慢的讀取速度。
據(jù)此，本發(fā)明的目的是制造非易失性存儲結構，通過提供能夠存儲兩位數(shù)據(jù)的結構實現(xiàn)費用節(jié)約，這樣使非易失性存儲器的尺寸加倍。對于此單元結構來說，與本發(fā)明的目的結合的是不需用減小的裕度或改進的設計技術來操作。
本發(fā)明的另一個目的是通過采用介電浮柵制造在設計方面顯著比傳統(tǒng)的EEPROM或快速EEPROM簡單的單元結構。與本發(fā)明的目的結合的是提供一種單元結構，具有100％的柵耦合比(GCR)，這樣對于編程和擦除功能來說，可以使用比傳統(tǒng)的EEPROM或快速EEPROM單元更低的電壓，同時具有比EEPROM或快速EEPROM更高的讀取電流。
本發(fā)明的另一個目的是提供一種制造兩位存儲單元的工藝，可以容易地適用于芯片上的系統(tǒng)(SOC)。
通過本附圖、說明書和權利要求，對本領域技術人員來說上述和其它目的將變得更加明了。
公開的綜述本申請公開了一種非易失性半導體存儲器件，用于存儲兩位信息。此器件具有一種導電類型的半導體襯底和形成在相反導電類型的半導體襯底中的右和左擴散區(qū)。溝道區(qū)形成在左和右擴散區(qū)之間。在溝道區(qū)的中央溝道部分上形成具有薄的柵氧化物膜的控制柵。此器件還包含形成在柵絕緣膜上的控制柵電極。介電復合體基本上覆蓋半導體襯底和控制柵電極。右電荷存儲區(qū)形成在控制柵電極和右擴散區(qū)之間的介電復合體部分中。類似地，左電荷存儲區(qū)形成在控制柵電極和左擴散區(qū)之間的介電復合體的部分中。字線基本上覆蓋介電復合體。
本發(fā)明還包含一種制造此新型存儲單元的方法，包含(1)在一種導電類型的半導體襯底上形成柵氧化物絕緣層；(2)在柵氧化物絕緣層上形成控制柵；(3)施加與控制柵的右和左邊緣相鄰的右間隔調整層和左間隔調整層，以便覆蓋柵氧化物絕緣層的部分；(4)在半導體襯底中形成左和右擴散區(qū)；(5)除去間隔調整層；和(6)形成位于控制柵和半導體襯底上的介電復合體，此介電復合體包含形成在襯底和控制柵上的底部二氧化硅層；形成在底部二氧化硅層上的氮化硅層；和形成在氮化物層上的二氧化硅頂層。
圖3A-3D是沿著根據(jù)本發(fā)明的雙位非易失性存儲單元的制造方法中進行的各個步驟的字線剖取的截面圖；圖3E是在存儲單元的制造方法中，圖3D所示的步驟之后淀積的多晶硅的第二層的圖形平面圖；圖3F是沿著字線剖取的截面圖，說明根據(jù)圖3A-3E所示的步驟制造的單元；圖4A是沿著字線剖取的截面圖，說明在右電荷存儲區(qū)中分開的浮柵的工作以存儲電荷；圖4B是沿著字線剖取的截面圖，說明在左電荷存儲區(qū)中分開的浮柵的工作以存儲電荷；圖5是由本發(fā)明的雙位非易失性單元結構顯示出的編程和讀取步驟的相反方向對閾電壓的效果曲線圖；圖6是編程速度和柵氧化物厚度之間關系的曲線圖。


圖1顯示了根據(jù)本發(fā)明的雙位非易失性存儲結構或單元100。存儲結構100是基于半導體襯底102的。如本領域中所公知，可以摻雜半導體襯底102形成P型或n型襯底。為了闡明本發(fā)明的性質，僅僅說明基于p型半導體襯底的單元作為參考。然而，本領域技術人員應理解，本發(fā)明同樣地可以應用于基于n型半導體襯底的單元，應理解進行類似的調整即可。
在半導體襯底102中形成右擴散區(qū)或溝道104，并且具有與襯底102的導電類型相反的導電類型。左擴散區(qū)或溝道106與右擴散區(qū)104隔開形成在半導體襯底102中，這樣在右和左擴散區(qū)104、106之間形成溝道區(qū)108，左擴散區(qū)106具有與區(qū)104一樣的導電類型(在在公開的實施例中是n+)。
單元100還包括形成在溝道區(qū)108的中央溝道部分112上的柵絕緣膜層110(柵氧化物層)。用多晶硅在層110上建立控制柵電極114。詳述如下，控制柵114還起使左和右存儲“單元”彼此絕緣的作用。
如圖1所示，薄(隧道)氧化物層120、氮化物層122和絕緣氧化物層124均勻層疊在襯底102和控制柵114上，形成ONO介電復合體層132。在最佳實施例中，氧化物層120和124都大約100埃厚，而氮化物層大約50埃厚。盡管已經(jīng)說明了這些介電結構通過在薄隧道氧化物和絕緣氧化物之間夾持氮化物層而形成，但也可以采用其它的介電結構，例如SiO2/Al2O3/SiO2。
右電荷存儲區(qū)116形成在中央溝道部分112和右擴散區(qū)104之間的溝道區(qū)108的右部分118上。左電荷存儲區(qū)126建立在中央溝道部分112和左擴散區(qū)106之間的溝道區(qū)108的左部分128上。右和左區(qū)116、126每個都能夠存儲一位數(shù)據(jù)。將多晶硅130用作字線且基本上覆蓋ONO介電復合體層132。
本領域普通技術人員知道，MOS晶體管中的擴散區(qū)104、106在零偏壓狀態(tài)下是沒有區(qū)別的；在施加端電壓(即給漏加的偏壓高于源)之后，才能確定每個擴散區(qū)的角色。
與傳統(tǒng)的EEPROM或快速EEPROM相比，由于不需要浮柵，此工藝非常簡單。因此，通過雙密度且簡單的工藝使成本大大降低。
圖4A和4B顯示了本發(fā)明的雙位非易失性存儲結構的工作原理。如上所述，在雙位非易失性存儲單元100中，存儲一位數(shù)據(jù)，且此一位數(shù)據(jù)定位在每個電荷存儲區(qū)116和126處。如下面將要描述的，通過顛倒單元的編程和讀取方向，可以避免兩個電荷存儲區(qū)的每個處的電荷存儲之間的干擾。
圖4A說明了右位的編程和讀取。為了編程右位，將右擴散區(qū)104處理為漏(通過施加大約4-6V的電壓)，將左擴散區(qū)106處理為源(通過施加0V或用于熱e編程的低電壓)。同時，給控制柵114施加大約3-5V以激勵中央溝道部分112，字線130接收大約8-10V。為了讀取此右位，將左擴散區(qū)106處理為漏(通過施加大約1.5-2.5V)，將右擴散區(qū)104處理為源(通過施加0V電壓)。同時，給控制柵114和字線130施加大約2-4V，以激勵中央溝道112。如圖4B所示，可以采用類似的操作來編程和讀取左存儲單元126。
顛倒編程和讀取方向的原因是如果在不同的方向讀取，定位的俘獲電子表現(xiàn)出不同的閾電壓。圖5顯示了當俘獲的電子定位在右側時的Vt差，表明在編程過程中將右擴散區(qū)104用作漏。線1是從右側讀取的閾電壓(右擴散區(qū)104用作漏且與編程方向相同)，線2是從左側讀取的閾電壓(左擴散溝道106用作漏且與編程方向相反)。如圖5所示，顛倒編程和讀取方向產(chǎn)生了更有效Vt性能。因此，即使給兩側編程以存儲兩位，也可以讀取一位的閾電壓。通過以這種方式顛倒方向，可以給兩位編程，且在不互相干擾的情況下讀取。
可以同時執(zhí)行擦除兩位存儲中的一位或兩位。如果高電壓施加與零或負柵壓對應的兩個擴散端，這些兩位將被一起擦除。如果高電壓只施加與零或負柵壓對應的單個擴散端，只擦除一位。另外，由于中央的柵氧化物層110，在此結構中不會出現(xiàn)過擦除。即使過擦除了存儲區(qū)116、126的閾電壓，通過中央柵氧化物110也能夠確定實際的閾。因此，結構100的擦除Vt是優(yōu)越的，這樣適用于低功率使用。
除了雙位存儲和簡單的工作原理，由于沒有浮柵，本發(fā)明的GCR(柵耦合比)為100％。通過增大讀取電流，可以顯著增強性能。此外，由于降低了編程和擦除電壓，減小了電路和工藝的額外費用。此結構的另一個好處是快的編程速度。圖5顯示了對于兩個不同的中央柵氧化物110的厚度來說，編程的Vt與編程時間之間的關系。通過采用更薄的中央柵氧化物110層，可以實現(xiàn)快的編程速度。在最佳實施例中，更薄的中央柵氧化物110的厚度大約為50-100埃，依賴于電源電壓和單元尺寸。
存在各種可能的制造本發(fā)明的雙位單元的方法。尤其是，下文已經(jīng)公開了一種最佳工藝，應理解這些工藝僅僅是可能工藝的舉例，通過此工藝可以制造本發(fā)明的雙位非易失性存儲結構。
如圖1所示，通過在H2/O2氣氛中800℃的氧化和在N2O氣氛中950°的氮氧化的結合，在p型硅襯底102的表面上形成柵氧化物膜110。Vt調整和柵氧化物生長之后，采用位線掩模構圖多晶硅層114，如圖3A所示。然后通過淀積TEOS層然后深腐蝕淀積的TEOS到所需要的寬度，形成氧化物間隔調整層，如圖3B所示。
如圖3C所示，將氬(70KeV/1.5*10^15)注入到襯底102的暴露的元件區(qū)中，接著快速熱處理以激勵注入的原子，形成右擴散區(qū)104和左擴散區(qū)106。
然后除去氧化物間隔調整層，以本領域已知的方式在隧道氧化物上淀積ONO(氧化物/氮化物/氧化物)到100/50/100埃的厚度如圖3D所示。ONO復合體132包含底部的二氧化硅層120，此層要足夠厚以防止熱電子穿過此層并被俘獲在頂部二氧化硅層124和氮化硅層122之間的界面處。所需要的最小的120層的厚度依賴于底部氧化物層的完整性和底部氧化物層的能力，以符合底層多晶硅襯底102的拓撲結構，以便提供具有均勻厚度的底部氧化物層。底部氧化物層是否擁有這些特征依賴于底部氧化物層的形成方法。
底部氧化物層120可以通過本領域公知的各種方法淀積在襯底102上，例如，這些方法包含在O2環(huán)境中的熱生長、在N2O環(huán)境中的熱生長、低溫化學汽相淀積(CVD)(400℃)和高溫CVD(800℃-1000℃)。最好底部二氧化硅層120通過高溫CVD淀積而成，這樣制造的氧化物膜具有與底層襯底102的表面一致的低缺陷濃度。
在得到的復合體中，用于本發(fā)明的ONO復合體中的氮化硅層122應當比底部120或頂部124氧化物層都薄。
然后利用CVD在層124上淀積第二多晶硅層130，采用字線掩模，以構圖多晶硅，如圖3E-3F所示。
前面的描述和附圖僅僅解釋和說明了本發(fā)明，但本發(fā)明并不限于此。在不離開本發(fā)明的范圍的情況下，本領域技術人員看到本公開后可以對其作出修改和變化。
權利要求
1.一種非易失性半導體存儲器件，包括一種導電類型的半導體襯底；形成在所述半導體襯底中的右擴散區(qū)，所述右擴散區(qū)具有與所述半導體襯底的導電類型相反的導電類型；形成在所述半導體襯底中與所述右擴散區(qū)隔開的左擴散區(qū)，這樣在所述右和左擴散區(qū)之間形成溝道區(qū)，所述左擴散區(qū)具有與所述右擴散區(qū)一樣的導電類型；形成在所述溝道區(qū)的中央溝道部分上的柵絕緣膜；形成在所述柵絕緣膜上的控制柵電極；基本上覆蓋襯底和控制柵電極的介電復合體；在所述控制柵電極和所述右擴散區(qū)之間的所述介電復合體的部分中的右電荷存儲區(qū)；在所述控制柵電極和所述左擴散區(qū)之間的所述介電復合體的部分中的左電荷存儲區(qū)；基本上覆蓋介電復合體的字線。
2.權利要求1的非易失性半導體存儲器件，其特征在于，所述介電復合體包括夾在兩個二氧化硅層之間的氮化硅層。
3.權利要求1的非易失性半導體存儲器件，其特征在于，所述介電復合體包括夾在兩個二氧化硅層之間的氧化鋁層。
4.一種非易失性存儲單元的制造方法，包括在一種導電類型半導體襯底上形成柵氧化物絕緣層；在柵氧化物絕緣層上形成控制柵；施加與控制柵的右和左邊緣相鄰的右間隔調整層和左間隔調整層，以便覆蓋部分所述柵氧化物絕緣層；在半導體襯底中形成左和右擴散區(qū)；除去間隔調整層；和形成位于所述控制柵和半導體襯底上的介電復合體，此介電復合體包含形成在所述襯底和所述控制柵上的底部二氧化硅層；形成在所述底部二氧化硅層上的氮化硅層和形成在氮化物層上的二氧化硅頂層。
全文摘要
本申請公開了一種非易失性半導體存儲器件(100),用于存儲兩位信息。此器件具有一個導電類型的半導體襯底(102)和形成在相反導電類型的半導體襯底中的右(104)和左(106)擴散區(qū)。具有薄柵氣化物膜(110)的控制柵(114)形成在溝道區(qū)的中央溝道部分(112)上,此器件還包含形成在柵絕緣膜上的控制柵電極。介電復合體(132)基本上覆蓋半導體襯底和控制柵電極。右電荷存儲區(qū)形成在控制柵電極和右擴散區(qū)之間的介電復合體的部分中。同樣,左電荷存儲區(qū)形成在控制柵電極和左擴散區(qū)之間的介電復合體的部分中。字線(130)基本上覆蓋介電復合體。此新型單元的制造方法也公開了。
文檔編號H01L29/792GK1375114SQ00812126
公開日2002年10月16日 申請日期2000年8月25日 優(yōu)先權日1999年8月27日
發(fā)明者龍翔瀾, 盧道政, 王明宗 申請人:馬克羅尼克斯美國公司