專利名稱:Mosfet的制造方法
技術(shù)領(lǐng)域:
本發(fā)明涉及硅-金屬-氧化物場(chǎng)效應(yīng)晶體管,更確切的說,涉及一種用最少掩摸步驟制造這種場(chǎng)效應(yīng)晶體管的方法。
背景技術(shù):
金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)是當(dāng)前最為常用的晶體管類型。事實(shí)上,所有大規(guī)模集成電路(微處理器、存儲(chǔ)器、數(shù)字電子學(xué)系統(tǒng)等)都是建立在利用MOS技術(shù)的基礎(chǔ)之上。
在開發(fā)集成電路新工藝和新器件的過程中,人們?cè)谛缀纬叽绐?dú)立有源器件的制造、表征和模型化方面耗費(fèi)了大量時(shí)間,而隨后數(shù)以百萬計(jì)的這種獨(dú)立有源器件被連接構(gòu)成具有復(fù)雜電路功能的設(shè)備。
CMOS是當(dāng)前最為常用的電路類型,它由集成在同一芯片上的n型器件(NMOS)和p型器件(PMOS)構(gòu)成。采用這兩種器件類型能設(shè)計(jì)出這樣的數(shù)字電路組成單元它僅在從一個(gè)狀態(tài)到另一個(gè)狀態(tài)之間轉(zhuǎn)換時(shí)會(huì)汲取電流,而在各轉(zhuǎn)換之間汲取的電流很小。因此與NMOS或PMOS相比,CMOS的功耗更低。盡管制造工藝復(fù)雜,但是在大規(guī)模集成電路中人們?nèi)匀粌?yōu)先選擇CMOS。
一個(gè)常規(guī)MOS工藝流程(至少)包含以下制造步驟(參見有關(guān)硅集成工藝方面的高等教材以及S.MSZE,Ed.,VLSI Technology,McGraw-Hill,1983,和S.Wolf,R.N.Tauber,Silicon Processingfor the VLSI ERA,Lattice Press,Sunset Beach,1986)1.開始NMOS的初始材料是<100>,10--20Ωcm的p型硅。
2.器件隔離。局部氧化工藝(LOCOS)是最常用的隔離工藝,它包含以下步驟緩沖氧化物生長(zhǎng);氮化硅淀積;LOCOS掩摸(#1);LOCOS氮化物刻蝕;LOCOS氧化;氮化物刻蝕;緩沖氧化物刻蝕;Kooi氧化物生長(zhǎng)和Kooi氧化物刻蝕。
3.閾值電壓調(diào)節(jié)(離子注入)。
4.柵極氧化。
5.多晶硅(柵極材料)淀積。
6.多晶硅摻雜。該步驟可以與步驟8結(jié)合進(jìn)行。
7. 柵極掩摸(#2),柵極刻蝕。
8. 源極/漏極注入。
9. 源極/漏極退火。
10. 氧化物淀積。
11. 接觸孔掩摸(#3),接觸孔刻蝕。
12. 金屬淀積(Al)。
13. 金屬掩摸(#4)金屬刻蝕。
14. 觸點(diǎn)合金化,形成氣體退火。
所以,上述14個(gè)步驟中至少包含4個(gè)不同的掩摸步驟,而最終鈍化保護(hù)和壓焊點(diǎn)刻蝕尚未包含在以上工藝流程中(至少還需要增加另一個(gè)掩摸)美國(guó)專利NO.5,08899,719公開了一種窄柵FET,該器件通過在有源器件上形成第一層多晶硅在襯底上制得。該方法允許制得的柵極比具體的光刻工藝的設(shè)計(jì)規(guī)則特征窄兩倍隔離層(spacer)的寬度,該隔離層形成于第一層多晶硅中的窗口內(nèi)。由于隔離層寬度基本上由形成隔離層的絕緣層厚度決定,因此柵極寬度是可以控制的。不過該文并沒有指出任何進(jìn)一步減少工藝中掩蔽步驟數(shù)目的方法,而是基于一個(gè)標(biāo)準(zhǔn)方法來對(duì)上述觀點(diǎn)進(jìn)行說明。
另一篇專利文獻(xiàn)EP-A2-0 851 478公開了一種CMOS器件的工藝,該工藝采用了LDD(漏極輕摻雜)晶體管制造工藝中的步驟,利用生長(zhǎng)場(chǎng)氧化物對(duì)有源區(qū)加以隔離,從而降低了場(chǎng)氧化物所占芯片面積。因此,該工藝又需要一個(gè)關(guān)鍵掩摸來制成隔離氧化物層圖形,使它與器件中兩種導(dǎo)電類型阱的場(chǎng)氧化物類型匹配。據(jù)說該工藝可以使用寬度小于柵極寬度2.5倍的場(chǎng)氧化物。
最后,在一篇日本專利文獻(xiàn),JP61-032578中公開了一種工藝流程通過形成虛擬柵極圖形作為柵極圖形而不用作隔離區(qū)上的布線,這樣能阻止寄生晶體管的漏電流。虛擬柵極圖形與柵極間的間距約為側(cè)壁寬度的兩倍。但是沒有采用該結(jié)構(gòu)制造有源器件。
在實(shí)驗(yàn)的環(huán)境下,需要用少量的掩摸和簡(jiǎn)化的工藝流程制造簡(jiǎn)單的MOS結(jié)構(gòu),以便用極短的時(shí)間和花費(fèi)較少的精力對(duì)新型器件構(gòu)想作出評(píng)估。正如上述的工藝流程所說明的那樣單個(gè)MOS晶體管需要包括金屬化的至少4個(gè)掩膜層其中有兩層掩摸用于制造器件(前端);另兩層則用于器件連接(后端)。
至少出于器件評(píng)估目的,若能應(yīng)用一種簡(jiǎn)化的制造流程,那么在器件開發(fā)的初期階段就能節(jié)約大量時(shí)間和精力。
發(fā)明概述本說明書描述了一種非常簡(jiǎn)單的MOS器件制造方法,其中包括基本概念的擴(kuò)展。關(guān)鍵的想法是多晶硅的二個(gè)區(qū)域能相互隔離并且用來隔離第三個(gè)硅區(qū)域,當(dāng)多晶硅兩部分區(qū)域的相互間隔一個(gè)與兩個(gè)側(cè)壁隔離層的寬度相當(dāng)?shù)拈g距,那么能以通常方式形成側(cè)壁氧化物或氮化物隔離層。
借助上述方法,為了表征的目的,僅使用一個(gè)掩摸層,就能制造出有限金屬化器件。再使用一個(gè)掩摸,該方法就可延用于制造簡(jiǎn)單的CMOS器件的基本單元。本文中示出了一個(gè)最簡(jiǎn)單的CMOS器件的基本單元CMOS反相器的布圖。
獨(dú)立權(quán)利要求1和從屬權(quán)利要求2-6提出了根據(jù)本發(fā)明的一種方法。此外,根據(jù)本發(fā)明的一種MOS反相器也由獨(dú)立權(quán)利7說明,并由從屬權(quán)利8至10提出了具體實(shí)施方案。
附圖簡(jiǎn)述參看附圖以及附圖解釋證明,可以對(duì)本發(fā)明及其進(jìn)一步的目的與優(yōu)勢(shì)有更為深入的了解。在附圖中
圖1示出用于根據(jù)本發(fā)明方法的一個(gè)具體實(shí)施方案的初始結(jié)構(gòu)形式,圖中標(biāo)出了所討論的兩個(gè)橫截面;圖2示出根據(jù)本發(fā)明的第二實(shí)施方案的幾何形式結(jié)構(gòu);圖3a示出借助于本方法能容易地獲得的反相器電路;圖3b示出圖3a所示反相器的具體實(shí)施方案的幾何形式;圖4示出圖3a所示反相器的另一個(gè)具體實(shí)施方案;圖5示出離子注入p型材料的起始步驟;圖6示出在p摻雜材料頂端形成柵氧化物層的下一步驟;圖7示出淀積多晶硅層的步驟;圖8示出采用光刻掩摸板對(duì)多晶硅進(jìn)行刻蝕步驟后,在圖1中橫截面(a)上產(chǎn)生的結(jié)果;圖9示出以光刻掩摸板對(duì)多晶硅進(jìn)行刻蝕步驟后,在圖1中橫截面(b)上產(chǎn)生的結(jié)果;
圖10示出清除柵氧化物層及側(cè)壁氧化物層后,橫截面(a)的結(jié)果;圖11示出消除柵氧化物層及增加的間隔層后,橫截面(b)的結(jié)果圖。
圖12示出以TiSi2完成標(biāo)準(zhǔn)的SALICIDE工藝步驟后,橫截面(a)處的結(jié)果;圖13示出以TiSi2完成標(biāo)準(zhǔn)的SALICIDE工藝步驟后,橫截面(b)處的結(jié)果;和圖14示出僅采用一個(gè)掩膜步驟的本基本方法的工藝流程圖。
發(fā)明詳述敘述了一種非常簡(jiǎn)單的MOS器件制造方法,包括增加的基本概念。以下工藝流程概述了該結(jié)構(gòu)的制造工藝。
圖1示出了一個(gè)用于公開根據(jù)本發(fā)明方法的初始實(shí)施方案。圖中斜線部分所示的區(qū)域表示通過在半導(dǎo)體襯底上的薄熱生長(zhǎng)氧化物層的第一掩摸(#1)所施加的多晶硅區(qū)域。對(duì)n型器件而言,半導(dǎo)體襯底是p型材料;對(duì)p型器件而言,半導(dǎo)體襯底是n型材料。在半導(dǎo)體襯底上預(yù)先形成的n阱或p阱被圖中互相面對(duì)排列的兩個(gè)U形多晶硅區(qū)域1.2所包圍。在兩個(gè)互相面對(duì)排列的U形多晶硅區(qū)域1.2之間,插入第三個(gè)多晶硅區(qū)域(5)而形成柵極端子。在圖1中用直線(a)和(b)標(biāo)出的橫截面將在下面的圖8-13中加以詳述。橫截面(b)表示一個(gè)狹窄間距;其尺寸大小與二個(gè)U形多晶硅區(qū)域1.2和第三多晶硅區(qū)域5之間的二個(gè)側(cè)壁間隔層的寬度相一致。利用上述的兩個(gè)側(cè)壁間隔層而無需任何另外的掩蔽步驟可以實(shí)施以下工藝步驟,這通過說明書以下部分的描述將會(huì)變得明顯。
圖2示出了按照?qǐng)D1的第二實(shí)施方案。它示出MOSFET晶體管源/漏/柵區(qū)的形成端子的金屬化連接8。
圖3(a)示出一個(gè)簡(jiǎn)單的反相器電路,它可以借助于根據(jù)本發(fā)明的制造MOS晶體管的方法容易地實(shí)現(xiàn)。圖3(b)示出了連接p阱和n阱的多晶硅區(qū)域的布圖,該p阱和n阱在半導(dǎo)體襯底上尚未淀積薄氧化物層之前形成。在這種情況下,為制造出兩種類型的阱,需要增加一個(gè)額外的掩蔽步驟。
圖4示出根據(jù)圖3(b)的反相器結(jié)構(gòu)的第二實(shí)施方案。圖3(b)中的上部多晶硅區(qū)域3在第三多晶硅區(qū)5的每一側(cè)被分割成兩部分4,第三部分多晶硅區(qū)域5用于通常的輸入柵極端子連接。因此,采用本發(fā)明的方法,經(jīng)過兩個(gè)掩蔽步驟就能制造出一個(gè)反相器級(jí)。
通過圖5-13所示的器件截面示意圖示出了工藝流程,所有制造步驟可以利用通常已知的制造方法。
1.開始(圖5)。起始材料是<100>硅。在p型材料中制出n型器件;在n型材料中制出p型器件。如果只需要一種器件,那么只需要使用一種材料。材料電阻率選擇在15-20Ωcm范圍內(nèi)。在此情況下,常使用外延材料,此材料具有高摻雜的襯底和在其頂部的中等摻雜的外延層。
如果要在一塊單硅片上同時(shí)制備兩種類型的器件,就要運(yùn)用標(biāo)準(zhǔn)的阱技術(shù)(p阱/n阱/雙阱等)以產(chǎn)生分離的p阱和n阱區(qū)。根據(jù)對(duì)開始材料的選擇和對(duì)器件要求的不同,為調(diào)節(jié)閾值電壓并提高穿通電阻,可以在執(zhí)行下一步步驟之前,先進(jìn)行一次或兩次注入。
2.柵氧化(圖6)。通過熱氧化在表面形成一層均勻氧化物薄層,用作器件的柵氧化物。其厚度通常與柵極長(zhǎng)度和器件的電壓有關(guān)。對(duì)于現(xiàn)代MOSFET器件(溝槽寬度Leff~0.2-0.5μm;外加電壓VDD~2-3V)而言,此厚度范圍為50-100。
3.多晶硅淀積(圖7)。典型的淀積厚度為2000-4000;淀積溫度為~600℃;淀積形成的均勻未摻雜多晶硅層10將作為柵極材料。
4.多層掩摸(圖8和圖9)。在刻蝕出多晶硅圖形前,先完成光刻步驟。光刻膠用高速旋涂于硅晶片上,再把曝光和未曝光的區(qū)域清洗干凈,就形成了如圖8和圖9所示的典型的單一器件的圖形11。圖9中的兩個(gè)多晶硅島(1和5或者5和2)之間的距離必須選為等于二個(gè)隔離層的寬度,如步驟6所限定的那樣。多晶硅層既用作MOS晶體管的柵極,也可用于將源/漏區(qū)與半導(dǎo)體模片的場(chǎng)區(qū)隔離。
5.柵極刻蝕。利用反應(yīng)離子刻蝕(RIE)對(duì)多晶硅進(jìn)行干法刻蝕。對(duì)于形成/刻蝕隔離層,很重要的一點(diǎn)是刻蝕輪廓要盡可能垂直。這種刻蝕對(duì)氧化物層有很好的選擇性,并且僅有很小部分的柵氧化物被清除掉。光刻膠則可以用干法或濕法清除。
6.LDD注入。對(duì)于短溝槽晶體管來說,通常采用漏輕摻雜技術(shù)(LDD)技術(shù),該技術(shù)能使靠近溝槽的漏/源結(jié)的雜質(zhì)濃度緩慢變化。LDD降低了峰值電場(chǎng),從而提高器件耐壓及長(zhǎng)期的退化。LDD注入一般在隔離層制造前進(jìn)行,典型方法是注入小劑量至中劑量的磷。
7.隔離層淀積。淀積氮化硅或氧化硅用于側(cè)壁隔離層12。其厚度通常為3000-4000,多晶硅兩邊的側(cè)壁隔離層為2000.。
8.隔離層刻蝕(圖10和圖11)。在下一步刻蝕中,利用RIE對(duì)隔離層材料進(jìn)行干法刻蝕??涛g是各向異性的(主要在垂直方向),使多晶硅邊緣的氮化物/硅化物層具有特征形狀。由于這種方法在氮化物/硅化物和硅間的選擇性較高,使得我們可以再硅/多晶硅區(qū)刻掉這些材料而不需要清除大于~50的硅。
9.源/漏/柵極注入。當(dāng)制造n型器件時(shí),可對(duì)柵極、源極和漏極進(jìn)行大劑量(5×1015-2×16cm-2)的磷或砷(最好用砷)摻雜,當(dāng)制造p型器件時(shí),則應(yīng)大劑量地注入B或BF2。
10.激活。為擴(kuò)散并電激活注入的雜質(zhì),可以進(jìn)行30分鐘,爐溫為950℃的短時(shí)退火,或用RTA技術(shù),其時(shí)間為30秒,溫度則為1050℃。
11.SALICIDE(圖12和圖13)為了降低柵、源和漏區(qū)的表面電阻率,在不進(jìn)行金屬化等步驟的情況下,連接器件,然后實(shí)施例如采用TiSi2材料兩步形成的標(biāo)準(zhǔn)SALICIDE工藝(硅化物自對(duì)準(zhǔn))順序。
所獲得的器件為MOSFET結(jié)構(gòu),它是僅使用一個(gè)掩膜層,并以硅化物14作為連接制造的。圖14示出了基本方法的流程圖,該方法規(guī)定了利用根據(jù)現(xiàn)有技術(shù)施用的均勻的氧化物層,在標(biāo)準(zhǔn)n阱或p阱硅材料上實(shí)施的主要步驟。
再加一塊掩膜,就可制造CMOS器件,并且與多層金屬布線工藝兼容。
所公布的方法具有快速、簡(jiǎn)單的特點(diǎn),并與標(biāo)準(zhǔn)的CMOS技術(shù)兼容。在開發(fā)新器件的過程中節(jié)約寶貴的時(shí)間和金錢。
由于僅使用一個(gè)掩膜層,不要求光刻板的對(duì)準(zhǔn)工藝。因此,在對(duì)準(zhǔn)工藝開發(fā)之前,它可與新光刻方法一起使用。
這種方法可以很簡(jiǎn)單地?cái)U(kuò)展到CMOS集成電路技術(shù)。為獲得CMOS集成電路,必須再多加一次掩膜板。它用雙阱工藝制出n阱/p阱。當(dāng)然如果需要,可以用相同的掩膜調(diào)節(jié)閾值電壓值(參看本說明書第5頁的步驟1);在n+/p+漏/源/柵極注入摻雜中(可參看L.C.Parilloet al.,“Twin-tub CMOS-A Technology for VLSI Circuits”,IEDMTech.Dig.1980,p.752),如果P+可以整體注入(即無須窗口),也可只使用這個(gè)掩膜,否則需要兩個(gè)掩膜。
圖2-4中,表明了如何只用一塊附加掩膜板制造典型地CMOS反相器。,為了在該反相器輸出連接n+/p+區(qū),必須使用SALICIDE(第10步)或金屬互連層。
可以使用標(biāo)準(zhǔn)集成電路制造步驟進(jìn)行金屬化和最后的鈍化處理。總共需要3塊掩膜,一塊用于第一接觸孔,一塊用于第一金屬化層,還有一塊用于最后的鈍化處理。每個(gè)附加金屬層加上用于連接的通孔還需要二個(gè)掩膜。
應(yīng)當(dāng)理解對(duì)于本領(lǐng)域熟練技術(shù)人員來說,可以對(duì)本發(fā)明進(jìn)行各種各樣的修改與變化而并不偏離本發(fā)明的范圍,本發(fā)明的范圍由附屬的權(quán)利要求限定。
權(quán)利要求
1.一種簡(jiǎn)化的采用硅材料制造金屬氧化物半導(dǎo)體器件的方法,其特征在于以下步驟均勻氧化物層(9)的生長(zhǎng);在均勻氧化物層(9)上淀積多晶硅(10);借助于第一掩膜(11)形成第一(1)和第二(2)多晶硅區(qū)來分隔氧化物層頂部的多晶硅區(qū)域并且在氧化物層頂部形成與前兩層多晶硅區(qū)域相關(guān)聯(lián)的第三多晶硅區(qū)域(5),由此將第一(1)和第三(5)多晶硅區(qū)域間的間距與第二(2)和第三(5)多晶硅區(qū)域間的間距置于相等,并且都等于二個(gè)側(cè)壁隔離層(12)的寬度;在硅材料第一干法刻蝕工藝中利用第一、第二和第三多晶硅區(qū)域進(jìn)行柵極刻蝕;在第二干法刻蝕工藝中,通過氧化硅或氮化硅淀積和各向異性刻蝕,在第一(1)、第二(2)和第三(5)多晶硅區(qū)域的陡峭一側(cè)形成標(biāo)準(zhǔn)的氧化物或氮化物隔離層(12),由此為源/漏/柵極的標(biāo)準(zhǔn)注入和激活工藝作準(zhǔn)備;進(jìn)行標(biāo)準(zhǔn)SALICIDE工藝順序,由此只用一個(gè)掩膜和用硅化物(14)作為接觸制成了金屬氧化物半導(dǎo)體結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1的方法,其特征在于作為針對(duì)上述硅材料的起始步驟的另一個(gè)步驟,該步驟包括將一個(gè)額外的掩膜用于限定n阱/p阱區(qū),由此制造CMOS器件。
3.根據(jù)權(quán)利要求1或2的方法,其特征在于另外的步驟,即在上述第一和第二干法刻蝕工藝中施加反應(yīng)離子刻蝕。
4.根據(jù)權(quán)利要求1或2的方法,其特征在于另外的步驟,即在制造n型器件時(shí)進(jìn)行P或As大劑量注入,或在制造p型器件時(shí)進(jìn)行B或BF2大劑量注入。
5.根據(jù)權(quán)利要求1或2的方法,其特征在于另外的步驟,即利用短時(shí)間退火電激活注入摻雜質(zhì),退火爐溫約為950℃,退火時(shí)間為30分鐘;或用RTA技術(shù),通常時(shí)間為30秒,溫度為1050℃。
6.根據(jù)權(quán)利要求1或2的方法,其特征在于另外的步驟,即在標(biāo)準(zhǔn)SALICIDE工藝中的二步形成中采用TiSi2。
7.一種構(gòu)成反相器的金屬氧化物半導(dǎo)體器件,該反相器借助于只利用二次掩膜的步驟,其特征在于借助于第一掩膜分別形成第一n阱區(qū)和第二p阱區(qū),借助于第二掩膜在氧化物層(9)頂部形成第一(1)、第二(2)和第三(5)多晶硅區(qū)域,由此第一(1)和第三(5)多晶硅區(qū)域以及第二(2)和第三(5)多晶硅區(qū)域之間的間距對(duì)應(yīng)于二氧化硅或氮化硅的二側(cè)壁隔離層的寬度;形成n型溝槽和p型溝槽的CMOS器件的器件按照順序有公共柵輸入電極和公共輸出端子,它們代表串聯(lián)連接的n型和p型溝槽CMOS器件的漏極和源極。
8.根據(jù)權(quán)利要求7的器件,其特征在于第三多晶硅區(qū)域(5)形成公共柵極輸入電極端子。
9.根據(jù)權(quán)利要求8的器件,其特征在于第二多晶硅區(qū)域(3)具有E的形狀,它把n阱和p阱分隔開,由此把CMOS器件的源區(qū)和漏區(qū)分隔開。
10.根據(jù)權(quán)利要求8的器件,其特征在于第二多晶硅區(qū)域(3)具有E的形狀,它被進(jìn)一步分成兩部分(4),其中針對(duì)n阱和p阱區(qū)中的每一個(gè)的一部分用于構(gòu)成對(duì)分離的CMOS器件中源區(qū)和漏區(qū)的直接連接,由此多晶硅第三區(qū)域(5)形成了上述的公共柵極輸入端子,并且把n阱區(qū)和p阱區(qū)分隔開以分別接地和連接電源。
全文摘要
描述了一種極其簡(jiǎn)單的MOSFET晶體管的制造方法,其中包括基本概念的擴(kuò)展。其關(guān)鍵之處在于:兩部分多晶硅區(qū)域(1,3)能相互隔離并且用來隔離形成第三硅區(qū)域(5)。當(dāng)多晶硅兩部分區(qū)域的相互間距與兩個(gè)側(cè)壁隔離層的寬度相當(dāng)時(shí),即能以通常方式形成氧化物或氮化物隔離層。借助上述方法,僅需要一個(gè)掩摸層,就能制造出有限金屬化的器件。再加上一個(gè)掩摸,該方法就可延用于制造簡(jiǎn)單的CMOS器件基本單元。在本文給出最常見CMOS器件基本單元,CMOS反相器的布圖。
文檔編號(hào)H01L27/092GK1387677SQ00815209
公開日2002年12月25日 申請(qǐng)日期2000年8月23日 優(yōu)先權(quán)日1999年9月1日
發(fā)明者T·約翰松 申請(qǐng)人:艾利森電話股份有限公司