專利名稱：具有優(yōu)良靜電放電防護效果的輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有優(yōu)良靜電放電防護效果的防護輸出緩沖器，尤指一種包含有一個能防止輸出電壓振蕩和過沖量(voltage ringingand overshooting)并且有良好靜電放電防護效果的輸出緩沖器。
當(dāng)一個集成電路IC(integrated circuit)裝設(shè)在基板(mother board)上時，因為基板上的寄生電容以及寄生電感的作用，IC中的CMOS輸出入緩沖器經(jīng)常會面臨到電壓振蕩的問題。一種公知的電壓振蕩的解決方法是在基板上裝設(shè)一個大約10歐姆的電阻來與CMOS輸出入腳位相鄰并串聯(lián)，如

圖1A所示。CMOS輸出入緩沖器2包含有一個輸出緩沖器3、一次級靜電放電(ESD)防護電路4以及一個輸入緩沖器5。輸出緩沖器3包含有一個以PMOS P1構(gòu)成的拉高電路以及一個以NMOS N1構(gòu)成的拉低電路。因為輸出緩沖器具有大電流的驅(qū)動能力，所以PMOS P1與NMOS N1都會具寬的柵極寬度，并且可以順便當(dāng)成一個主要ESD防護電路。次級ESD防護電路4，如圖1A所示，包含了一個200歐姆的電阻連接在輸入緩沖器5與接合墊的間，用來降低在ESD事件中，ESD效應(yīng)對輸入緩沖器5的影響。因此，用來釋放ESD電流的PMOS P2與NMOS N2就可以設(shè)計的比輸出緩沖器3中的小。外接的電阻7加重了輸出緩沖器3的負載，所以可以抑制因寄生的電感電容所造成的電壓振蕩。但是，就生產(chǎn)的觀點而言，多一個電阻零件的裝設(shè)，一方面會增加基板上的面積，一方面也會增加零件管理上的困難。也就是說，圖1A中的設(shè)計是非常值得三思的。
另一種抑制電壓振蕩的方法是去掉外接的電阻7，然后加上兩個芯片內(nèi)建(on-chip)的電阻，兩個電阻分別和PMOS P1以及NMOS N1串聯(lián)，如圖1B所示。也就是說，拉高電路包含了PMOS P1與電阻Rp，而拉低電路包含了NMOS N1與電阻Rn。整個輸出緩沖器8因為電阻Rn與Rp的出現(xiàn)所以驅(qū)動能力變小了，因此，電壓振蕩也會隨著被抑制。當(dāng)然的，電阻Rn與Rp的電阻值越大，電壓振蕩的抑制效果也會越好。然而，電阻Rn與Rp的電阻值不可以大到使輸出緩沖器的驅(qū)動能力無法達到CMOS輸出入緩沖器的需求。對CMOS輸出入緩沖器而言，過載電壓(voltage overload，VOL)的規(guī)格大約是0.4伏特，若NMOS N1的驅(qū)動能力為8到10mA的直流電流以及不超過40mA的瞬時電流，則為了符合VOL的規(guī)格，電阻Rn將不可以大于10歐姆。也就是說，在直流電流的驅(qū)動下，電阻Rn頂多產(chǎn)生0.1伏特的壓降，在瞬時電流的驅(qū)動下，電阻Rn將產(chǎn)生至多0.4伏特的壓降，這都模合了VOL的規(guī)格。
本發(fā)明的目的，在于提供一種具有電壓振蕩抑制能力的輸出緩沖器，同時，本發(fā)明的輸出緩沖器在ESD事件時，能夠提供一個良好的放電路徑，達到ESD防護的效果。
根據(jù)上述的目的，本發(fā)明提出一輸出緩沖器。本發(fā)明的輸出緩沖器包含有一拉高電路以及一拉低電路。拉高電路耦接于一第一電源線以及一接合墊之間。拉低電路耦接于一第二電源線以及該接合墊之間。拉低電路包含有一電阻、一二極管以及一靜電防護組件。電阻設(shè)于一第一導(dǎo)電型的基底上，以一第二導(dǎo)電型的阱阱區(qū)所構(gòu)成，其包含有一第一端以及一第二端，該第一端是為一第二導(dǎo)電型的第四摻雜區(qū)且耦合于該接合墊。二極管設(shè)于該阱區(qū)內(nèi)，以至少一第一導(dǎo)電型的第一摻雜區(qū)所形成的接面構(gòu)成。靜電防護組件連接于該第二端與該第二電源線之間。其中，該第一摻雜區(qū)是為電浮動狀態(tài)，或可以一電容耦合至第一端。因該第一摻雜區(qū)與該第一端并不直接連接，故于正常操作狀態(tài)時，并沒有栓鎖問題(latchup issue)。而在靜電放電事件中，該第一端瞬間耦接于該第一摻雜區(qū)，可協(xié)助靜電放電防護組件的導(dǎo)通，以增進靜電防護能力。。
本發(fā)明另提供一種靜電放電防護電路，連接于一第一接合墊與一第二接合墊之間。本發(fā)明的靜電放電防護電路其包含有一電阻、一二極管以及一靜電防護組件。電阻以一第二導(dǎo)電型的阱區(qū)所構(gòu)成的，設(shè)于一第一導(dǎo)電型的基底上，且耦合于該第一接合墊。二極管是以一設(shè)于該阱區(qū)中的第二導(dǎo)電型的第一摻雜區(qū)與該阱區(qū)所形成的接面所構(gòu)成。靜電防護組件連接于該電阻與該第二接合墊之間。其中，該第一摻雜區(qū)是為電浮動狀態(tài)，或可以一電容耦合至第一端。因該第一摻雜區(qū)與該第一端并不直接連接，故于正常操作狀態(tài)時，并沒有栓鎖問題(latchup issue)。而在靜電放電事件中，該第一端瞬間耦接于該第一摻雜區(qū)，可協(xié)助靜電放電防護組件的導(dǎo)通，以增進靜電防護能力。
靜電防護組件可以是一第二導(dǎo)電型的金屬氧化物半導(dǎo)體晶體管(MOS transistor)。
本發(fā)明的優(yōu)點在于正常操作狀態(tài)時，因為MOS晶體管串聯(lián)了一個阱區(qū)電阻，所以本發(fā)明的輸出緩沖器可以抑制電壓振蕩。而且，在ESD事件時，浮動的二極管的第一摻雜區(qū)將會與該第四摻雜區(qū)瞬間耦合(transient coupling)，可造成載流子由該第一摻雜區(qū)放射至該阱區(qū)以及該基底，以協(xié)助ESD防護組件的導(dǎo)通。
為使本發(fā)明上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并結(jié)合附圖，作詳細說明如下
圖13A與圖13B為兩個本發(fā)明應(yīng)用于雙阱區(qū)結(jié)構(gòu)的示意號說明10輸出緩沖器 12次級ESD防護電路14輸入緩沖器 16拉低電路17基底 18阱區(qū)20第四摻雜區(qū) 22第五摻雜區(qū)24第二摻雜區(qū) 26第三摻雜區(qū)28第六摻雜區(qū) 30第一摻雜區(qū)40第一接合墊 42第二接合墊44場氧化層金屬氧化物半導(dǎo)體晶體管46場氧化層 66拉高電路請參閱圖2、圖3A以及圖3B，圖2為應(yīng)用本發(fā)明的CMOS輸出入緩沖器的示意圖，圖3A為圖2中的拉低電路的第一實施例示意圖，圖3B為圖3A的俯視圖。一CMOS輸出入緩沖器中包含有一輸入緩沖器14、一次級ESD防護電路12以及一本發(fā)明的輸出緩沖器10。次級ESD防護電路12包含有一個200歐姆的電阻、一PMOS P2以及一NMOS N2。本發(fā)明的輸出緩沖器10包含有一拉高電路以及一拉低電路16。拉高電路包含了一串聯(lián)的PMOS P1與一電阻Rp，連接于一第一電源線VDD以及一接合墊pad之間。拉低電路16連接于一第二電源線VSS以及接合墊pad之間。拉低電路16包含有一電阻Rn、一二極管Dn以及一靜電防護組件。電阻Rn設(shè)于一p型的基底17上，以一n型的阱區(qū)18所構(gòu)成。電阻Rn包含有一第一端以及一第二端，第一端是耦合于接合墊pad。第一端與第二端是分別以一n型的第四摻雜區(qū)20與一n型的第五摻雜區(qū)22所構(gòu)成。二極管Dn設(shè)于阱區(qū)18內(nèi)，以至少一p型的第一摻雜區(qū)30所形成的PN接面構(gòu)成。靜電防護組件連接于第二端與第二電源線VSS之間，在此以一n型的金屬氧化物半導(dǎo)體晶體管MOS N1為代表。MOS N1包含有一柵極、一漏極以及一源極。漏極與源極是分別以一n型的第二摻雜區(qū)24與一n型的第三摻雜區(qū)26所構(gòu)成。漏極是耦合至電阻Rn的第二端(第五摻雜區(qū)22)，源極是耦合于第二電源線VSS?；?7通常以一第六摻雜區(qū)28做為電連接，且耦合至第二電源線VSS，如圖3A所示。(optional)電容Cn可連接于接合墊pad或第四摻雜區(qū)20與第一摻雜區(qū)30之間，電容Cn可省略，第四摻雜區(qū)20的接點也可省略(floating)，此可以作為電路設(shè)計上的選擇，如圖3A所示。電容Cn越大，浮動的第一摻雜區(qū)30對第四摻雜區(qū)20的瞬時耦合將會更敏銳。MOS N1可以運用具有大電流驅(qū)動能力的MOS晶體管。瞬間耦合使得第一摻雜區(qū)30與第四摻雜區(qū)20于ESD事件時的電位更近，而阱區(qū)18于ESD電流瞬間充電時的壓降(IR drop)，使得p型第四摻雜區(qū)20下的n形阱區(qū)18的電位低于p型第四摻雜區(qū)20的瞬間電位。如此，p型第四摻雜區(qū)20對n型阱區(qū)18瞬間呈現(xiàn)順向偏壓，使p型第四摻雜區(qū)20中的載子(電洞)射入n型阱區(qū)18以及p型基底17中，以促使p型基底17上的ESD防護組件導(dǎo)通。為了節(jié)省面積，大電流驅(qū)動能力的MOS晶體管大都以手指狀的金屬氧化物半導(dǎo)體晶體管所構(gòu)成。MOS N1的柵極可以耦合至一信號源或是第二電源線VSS。
由圖2至圖3B可知，在一正常操作狀態(tài)中(非ESD事件時)，因第一摻雜區(qū)30是呈現(xiàn)浮動狀態(tài)的，因此，拉低電路的等效電路中就僅包含了電阻Rn與MOS N1，所以，本發(fā)明的輸出緩沖器16和公知的輸出緩沖器一樣具備有抑制電壓振蕩的能力。但是，在實驗中發(fā)現(xiàn)，當(dāng)一正脈沖的ESD事件發(fā)生在接合墊pad上時，第一摻雜區(qū)30將耦合至第四摻雜區(qū)20。寄生的pnp雙接面晶體管(以第一摻雜區(qū)30、阱區(qū)18以及基底17所構(gòu)成)與寄生的npn雙接面晶體管(以阱區(qū)18、基底17以及第三摻雜區(qū)26所構(gòu)成)都會被觸發(fā)產(chǎn)生栓鎖現(xiàn)象(latch-up)，可以釋放ESD的龐大能量。
請參閱第4A至4E圖，圖4A為本發(fā)明所依據(jù)的一基本實驗的芯片剖面示意圖。圖4B至圖4D分別是圖4A中的x為1、2以及4時的實驗數(shù)據(jù)圖。圖4E為圖4A中沒有浮動的第六摻雜區(qū)時的實驗數(shù)據(jù)圖。圖4A中包含了一p型基底17、一n型阱區(qū)18、一n型第四摻雜區(qū)20、一p型第一摻雜區(qū)30、一n型第三摻雜區(qū)26以及一p型第六摻雜區(qū)28。第四摻雜區(qū)20與第一摻雜區(qū)30相耦合作為電壓電流的輸入，第三摻雜區(qū)26為電浮動狀態(tài)，第六摻雜區(qū)28接地。由圖4B至圖4E可以發(fā)現(xiàn)，不論x的值為多少，如此的結(jié)構(gòu)的起始電壓都是30伏特，大約是n型阱區(qū)18與p型基底17的崩潰電壓。而圖4B至圖4E更是提供了兩個趨勢，一個是突然跳回(snapback)所需的電流將會隨著x增大而增大，另一個則是栓鎖(latch-up)所需的電流在不小于snapback電流的條件下，將隨著x增大而減小。所以只要適當(dāng)調(diào)整x的值，圖4A的結(jié)構(gòu)便可以作為一個良好的靜電放電防護組件。相同的，如果第一摻雜區(qū)30為電浮動的，第三摻雜區(qū)26為接地，其它的條件維持不變的狀況下，電壓電流的趨勢也類似如圖4B至圖4E所示，在此不再多述。也因此，本發(fā)明的輸出緩沖器也必然可以作為一良好的ESD防護裝置。
請參閱圖5A以及圖5B，圖5A為圖2中的拉低電路的第二實施例示意圖，圖5B為圖5A的俯視圖。第五摻雜區(qū)22也可以跨過阱區(qū)18的邊緣，而同時作為MOS N1的漏極。如此，可以減少掉第五摻雜區(qū)22到漏極之的間的連結(jié)線的制作。
請參閱圖6，圖6分別為圖2中的拉低電路的第三實施例的示意圖。二極管Dn也可以至少二個第一導(dǎo)電型的相連的第一摻雜區(qū)，如第6A圖中的30a至30c，所構(gòu)成。在圖6中，第一摻雜區(qū)30a～30c與第四摻雜區(qū)20交錯(interlace)設(shè)置。而且，耦合至第四摻雜區(qū)20的金屬層32與第一摻雜區(qū)30a～30c相重疊。如此，可以增加第一摻雜區(qū)30a～30c與第四摻雜區(qū)20的間的瞬間耦合(transient coupling)，使ESD電流更容易釋放掉。
第一摻雜區(qū)30和第四摻雜區(qū)20彼此可以間隔一段距離，或者是相接觸。第一摻雜區(qū)30和第四摻雜區(qū)20相對接(butting)時可以增加第一摻雜區(qū)30和第四摻雜區(qū)20的間的瞬間耦合。
請參閱圖7以及圖3A，圖7為本發(fā)明作為一種靜電防護電路時的示意圖。相同的概念，本發(fā)明也可以當(dāng)成一種靜電防護電路，連接于第一接合墊40與第二接合墊42之間，用以釋放第一接合墊40或第二接合墊42上的ESD電流，第一接合墊40與第二接合墊42均可以是輸出入埠的一部分，或者是一電源埠的一部份。譬如說，第一接合墊40耦合至一輸出入埠，第二接合42墊是耦合至一電源線。譬如說，第一接合墊40與第二接合墊42分別耦合至一第一電源線以及一第二電源線。靜電防護電路包含有一電阻Rn、一二極管Dn以及一靜電防護組件。電阻Rn以一n型的阱區(qū)18所構(gòu)成，設(shè)于一p型的基底17上，且耦合于第一接合墊40。二極管Dn是以一設(shè)于阱區(qū)18中的p型的第一摻雜區(qū)30與阱區(qū)18所形成的PN接面所構(gòu)成。靜電防護組件，連接于電阻Rn與第二接合墊42之間。在圖7以及圖3A中，靜電防護組件是為一個n型的MOS N1，MOS N1包含有一柵極、一漏極、一源極以及一基極。漏極是耦合至電阻Rn，源極是耦合于第二接合墊42。(optional)電容Cn可連接于接合墊pad或第四摻雜區(qū)20與第一摻雜區(qū)30之間，該電容Cn可省略，第四摻雜區(qū)20的接點也可省略(floating)，可以作為電路設(shè)計上的選擇。其中，第一摻雜區(qū)是30為電浮動狀態(tài)，或可以一電容Cn耦合至第一端。因第一摻雜區(qū)30與第一端并不直接連接，故于正常操作狀態(tài)時，并沒有栓鎖問題(latchup issue)。而在靜電放電事件中，第一端瞬間耦接于第一摻雜區(qū)30，可協(xié)助靜電放電防護組件的導(dǎo)通，以增進靜電放電防護能力。
MOS的柵極可以耦合至第二接合墊42，如圖7所示。靜電防護電路也可以包含有一延遲電路，以一延遲電阻R2與一延遲電容C2串聯(lián)所構(gòu)成，耦接于第一接合墊40與第二接合墊42的間。且MOS的柵極耦合于延遲電阻R2與延遲電容C2的串接點，如圖8所示。圖8為圖7的ESD防護電路的第二實施例示意圖。
請參閱圖9A至圖9C，圖9A為圖7的ESD防護電路的第三實施例，圖9B為圖9A的一種芯片剖面圖，圖9C為圖9A的另一種芯片剖面圖。靜電防護組件也可以為一場氧化層金屬氧化物半導(dǎo)體晶體管(field oxide MOS transistor，F(xiàn)OX MOS)44，如圖9A所示。FOX MOS44包含有一n型的第二摻雜區(qū)24與一n型的第三摻雜區(qū)26。第二摻雜區(qū)24與第三摻雜區(qū)26均設(shè)于基底17上，如圖9B所示。FOX MOS44可另包含有一場氧化層46，設(shè)于該第二摻雜區(qū)24與第三摻雜區(qū)26之間，如圖9C所示。
請參閱圖10A與圖10B，圖10A為圖7的ESD防護電路的第四實施例，圖10B為圖7的ESD防護電路的第五實施例。如果要實現(xiàn)圖7的ESD防護電路，MOS N1的漏極(第二摻雜區(qū)24)也可以直接耦合至第一接合墊40，如圖10A所示。P型的第六摻雜區(qū)28可以環(huán)繞整個的ESD防護電路的外圍以作為保護環(huán)(guard ring)。并且，于阱區(qū)18和第六摻雜區(qū)28之間，沒有MOS N1的地方也可以額外加上一個N型的第七摻雜區(qū)29，耦合至第二接合墊42，如圖10A的左半部所示。如此，不但圖10A的右半部有ESD防護能力，同時，圖10A的左半部也會有ESD防護能力，提供雙重的保護。當(dāng)然的，如先前所述，MOS N1也可以用一個FOX MOS取代，如圖10B所示。
第一導(dǎo)電型如果為n型，那第二導(dǎo)電型就為p型，如第3圖至圖10B所示。相對的，如果第一導(dǎo)電型是為p型，那第二導(dǎo)電型就為n型。請參閱圖11以及圖12，圖11為第一導(dǎo)電型是p型且第二導(dǎo)電型是n型時的一實施例，圖12為圖11的電路的芯片剖面圖。在圖11中，呈現(xiàn)的是應(yīng)用本發(fā)明的拉高電路66，連接于一第一電源線VDD與一接合墊pad之間。這種n型和p型對調(diào)的技術(shù)在半導(dǎo)體業(yè)界已經(jīng)是非常普遍的，所以在此僅舉出圖11以及圖12作為實施例，并不多加說明。
相較于公知的輸出緩沖器而言，本發(fā)明在當(dāng)作電阻的阱區(qū)中多加了一個浮動的二極管。因此，在正常操作狀態(tài)(normal operation)中，本發(fā)明的輸出緩沖器的二極管并不發(fā)生作用，所以電阻可以抑制電壓振蕩。然而，在ESD事件中，二極管將瞬間耦合于接合墊(或第四摻雜區(qū))，可以協(xié)助ESD防護線路的導(dǎo)通。也就是說，本發(fā)明提供一個同時具有電壓振蕩抑制能力以及ESD防護能力的輸出緩沖器。
本發(fā)明所述的基底，可以為一阱區(qū)；而所述的阱區(qū)可以為一基底的形狀。如N-well/P-sub的結(jié)構(gòu)，可以由N-sub/P-well所取代，或為N-well/P-well的雙阱(twin well)結(jié)構(gòu)所取代，如圖13A與圖13B所示。
本發(fā)明雖以以上較佳實施例等披露如上，然其并非用以限定本發(fā)明，任何熟知本領(lǐng)域技術(shù)者者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視權(quán)利要求并結(jié)合說明書與附圖所界定者為準。
權(quán)利要求
1.一輸出緩沖器，包含有一第一電路，耦合于一第一電源線以及一接合墊之間；一第二電路，耦合于一第二電源線以及該接合墊之間，其包含有一電阻，設(shè)于一第一導(dǎo)電型的基底上，以一第二導(dǎo)電型的阱區(qū)所構(gòu)成，其包含有一第一端以及一第二端，該第一端是為一第二導(dǎo)電型的摻雜區(qū)，該第二端是設(shè)于該阱區(qū)內(nèi)且耦合于該接合墊；至少一第一導(dǎo)電型的浮動的第一摻雜區(qū)，設(shè)于該阱區(qū)；以及一靜電防護組件，耦接于該第二端與該第二電源線之間。
2.如權(quán)利要求1所述的的輸出緩沖器，其中，該第二電路另包含有一電容，耦接于該接合墊與該第一摻雜區(qū)之間。
3.如權(quán)利要求1所述的的輸出緩沖器，其中，該靜電防護組件是為一第二導(dǎo)電型的金屬氧化物半導(dǎo)體晶體管，該金屬氧化物半導(dǎo)體晶體管包含有一柵極、一漏極以及一源極，該漏極是耦合至該電阻的第二端，該源極是耦合于該第二電源線。
4.如權(quán)利要求3所述的的輸出緩沖器，其中，該漏極與該源極是分別以一第二導(dǎo)電型的第二摻雜區(qū)與一第二導(dǎo)電型的第三摻雜區(qū)所構(gòu)成。
5.如權(quán)利要求3所述的的輸出緩沖器，其中，該柵極是耦合至一信號源。
6.如權(quán)利要求3所述的的輸出緩沖器，其中，該柵極是耦合至該該第二電源線。
7.如權(quán)利要求3所述的的輸出緩沖器，其中，該金屬氧化物半導(dǎo)體晶體管是為一手指狀的金屬氧化物半導(dǎo)體晶體管。
8.如權(quán)利要求1所述的的輸出緩沖器，其中，該第一端與該第二端是分別以一第二導(dǎo)電型的第四摻雜區(qū)與一第二導(dǎo)電型的第五摻雜區(qū)所構(gòu)成。
9.如權(quán)利要求8所述的的輸出緩沖器，其中，該第一摻雜區(qū)是設(shè)于該第四摻雜區(qū)與該第五摻雜區(qū)之間。
10.如權(quán)利要求8所述的的輸出緩沖器，其中，該靜電防護組件是為一第二導(dǎo)電型的金屬氧化物半導(dǎo)體晶體管，該金屬氧化物半導(dǎo)體晶體管包含有一柵極、一漏極、一源極以及一基極，且該漏極是以該第五摻雜區(qū)所構(gòu)成，且該源極是耦合于該第二電源線。
11.如權(quán)利要求8所述的的輸出緩沖器，其中，該第一摻雜區(qū)是與該第四摻雜區(qū)交錯(interlace)設(shè)置。
12.如權(quán)利要求8所述的的輸出緩沖器，其中，該第一摻雜區(qū)是與該第四摻雜區(qū)相接觸。
13.如權(quán)利要求1所述的的輸出緩沖器，其中，于一放電事件中，該第一摻雜區(qū)是耦合于該第一端。
14.如權(quán)利要求1所述的的輸出緩沖器，其中，該基底是以一第六摻雜區(qū)耦合至該第二電源線。
15.一種靜電防護電路，連接于第一接點與第二接點的間，其包含有一以一第二導(dǎo)電型的阱區(qū)所構(gòu)成的電阻，設(shè)于一第一導(dǎo)電型的基底上，且耦合于該第一接點；一第二導(dǎo)電型的第一摻雜區(qū)，浮動的設(shè)于與該阱區(qū)內(nèi)；一靜電防護組件，耦接于該阱區(qū)與該第二接點之間；以及一第一電容，耦接于該第一接點與該第一摻雜區(qū)之間。
16.如權(quán)利要求15所述的的觸電防護電路，其中，于一靜電放電事件(electrostatic discharge event)中，該第一摻雜區(qū)是耦合于該第一接點。
17.如權(quán)利要求15所述的的靜電防護電路，其中，該第一接點是耦合至一輸出入埠，該第二接點是耦合至一電源線。
18.如權(quán)利要求15所述的的靜電防護電路，其中，該第一接點與該第二接點分別耦合至一第一電源線以及一第二電源線。
19.如權(quán)利要求15所述的的靜電防護電路，其中，該靜電防護組件是為一第二導(dǎo)電型的金屬氧化物半導(dǎo)體晶體管，該金屬氧化物半導(dǎo)體晶體管包含有一柵極、一漏極、一源極以及一基極，該漏極是耦合至該電阻，該源極是耦合于該第二接點。
20.如權(quán)利要求19所述的的靜電防護電路，其中，該柵極是耦合至該第二接點。
21.如權(quán)利要求19所述的的靜電防護電路，其中，該靜電防護電路另包含有一延遲電路，以一延遲電阻與一延遲電容串聯(lián)所構(gòu)成，耦接于該第一接點與該第二接點之間，且該柵極是耦合于該延遲電阻與該延遲電容的串接點。
22.如權(quán)利要求19所述的的靜電防護電路，其中，該漏極是耦合至該第一接點。
23.如權(quán)利要求15所述的的靜電防護電路，其中，該靜電防護組件是為一場氧化層金屬氧化物半導(dǎo)體晶體管。
24.如權(quán)利要求23所述的的靜電防護電路，其中，該場氧化層金屬氧化物半導(dǎo)體晶體管包含有一第二導(dǎo)電型的第二摻雜區(qū)與一第二導(dǎo)電型的第三摻雜區(qū)，該第二摻雜區(qū)與該第三摻雜區(qū)均設(shè)于該基底上。
25.如權(quán)利要求24所述的的靜電防護電路，其中，該場氧化層金屬氧化物半導(dǎo)體晶體管另包含有一場氧化層，設(shè)于該第二摻雜區(qū)與該第三摻雜區(qū)之間。
26.如權(quán)利要求15所述的的靜電防護電路，其中，該基底是以一第六摻雜區(qū)耦合至該第二接點。
27.如權(quán)利要求26所述的的靜電防護電路，其中，該第六摻雜區(qū)是至少部分環(huán)繞該靜電防護電路的外圍。
28.如權(quán)利要求26所述的的靜電防護電路，其中，該阱區(qū)與該第六摻雜區(qū)的間，另設(shè)有一第二導(dǎo)電型的第七摻雜區(qū)。
29.如權(quán)利要求15所述的的觸電防護電路，其中，該第一導(dǎo)電型是為n型，且該第二導(dǎo)電型是為p型。
30.如權(quán)利要求15所述的的觸電防護電路，其中，該第一導(dǎo)電型是為p型，且該第二導(dǎo)電型是為n型。
31.一輸出緩沖器，包含有一第一電路，耦合于一第一電源線以及一接合墊之間；一第二電路，耦合于一第二電源線以及該接合墊之間，其包含有一電阻，以一第二導(dǎo)電型的第二阱區(qū)所構(gòu)成，其包含有一第一端以及一第二端，該第一端是為一第二導(dǎo)電型的摻雜區(qū)，該第二端是設(shè)于該阱區(qū)內(nèi)且耦合于該接合墊；至少一第一導(dǎo)電型的浮動的第一摻雜區(qū)，設(shè)于該阱區(qū)；以及一靜電防護組件，設(shè)于一第一導(dǎo)電型的第一阱區(qū)上，耦接于該第二端與該第二電源線之間。
32.一種靜電防護電路，連接于第一接點與第二接點之間，其包含有一以一第二導(dǎo)電型的第二阱區(qū)所構(gòu)成的電阻，且耦合于該第一接點；一第二導(dǎo)電型的第一摻雜區(qū)，浮動的設(shè)于與該阱區(qū)內(nèi)；一靜電防護組件，設(shè)于一第一導(dǎo)電型的第一阱區(qū)上，耦接于該阱區(qū)與該第二接點之間；以及一第一電容，耦接于該第一接點與該第一摻雜區(qū)之間。
全文摘要
本發(fā)明涉及輸出緩沖器。本發(fā)明的輸出緩沖器包含拉高電路和拉低電路。拉高電路連接于第一電源線和接合墊之間。拉低電路連接于一第二電源線和接合墊之間。拉低電路包含電阻、二極管以及靜電防護組件。電阻設(shè)于一第一導(dǎo)電型的基底上,以一第二導(dǎo)電型的井區(qū)所構(gòu)成,其包含有一第一端以及一第二端,該第一端是耦合于該接合墊。二級管設(shè)于該井區(qū)內(nèi),以至少一第一導(dǎo)電型的第一摻雜區(qū)所形成的接面構(gòu)成。靜電防護組件連接于該第二端與該第二電源線之間。其中,該第一摻雜區(qū)是為電浮動狀態(tài),或可以一電容耦合至第一端。因該第一摻雜區(qū)與該第一端并不直接連接。所以在正常操作狀態(tài)時,沒有栓鎖問題。而在靜電放電事件中,第一端瞬間耦接于第一摻雜區(qū),協(xié)助靜電放電防護組件的導(dǎo)通,增進了靜電放電防護能力。
文檔編號H01L23/60GK1378283SQ01110409
公開日2002年11月6日 申請日期2001年4月2日 優(yōu)先權(quán)日2001年4月2日
發(fā)明者林錫聰, 陳偉梵 申請人:華邦電子股份有限公司