專利名稱：：疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，特別是一種可提供窄間距隔離(narrow-pitchisolation)及高電容耦合比(capacitivecouplingratio)的疊層?xùn)攀娇扉W存儲(chǔ)器體制造方法。已知的高密度疊層?xùn)攀娇扉W存儲(chǔ)器的技術(shù)，如1997IEDM中K.Shimizu等人于論文“ANovelHighDensity5F2NANDSTICellTechnolongySuitablefor256Mbitand1GbitFlashMemories”所述，可為一典型的代表。請參閱圖1A，提供一半導(dǎo)體基板1，并與該半導(dǎo)體基板1形成淺渠溝隔離2，接著形成一隧道氧化層3，再沉積一第一導(dǎo)電層4。如圖1B，再沉積一第二導(dǎo)電層5。接著沉積一氮化硅層6，利用微影蝕刻圖案化氮化硅層6后，再利用一次微影蝕刻技術(shù)以生成間隙壁61，接著以氮化硅層6為遮罩(Mask)進(jìn)行第三次蝕刻，其中氮化硅層6于第三次蝕刻時(shí)并不會(huì)被侵蝕，故第一導(dǎo)電層4及第二導(dǎo)電層5被蝕刻成如圖1C所示。接著如圖1D與圖1E所示，除去氮化硅層6，再沉積一層氮化氧化層7(NO)作為第一導(dǎo)電層4和第二導(dǎo)電層5所組成之浮動(dòng)?xùn)?floatinggate)與再沉積的第三導(dǎo)電層8之間的介層，最后圖案化完成疊層?xùn)?圖中未示)。很明顯，使用已知技術(shù)制造疊層?xùn)攀娇扉W存儲(chǔ)器，必須使用三次蝕刻，因而增加制程的復(fù)難度，使可靠度不佳而降低合格率，增加制造成本，影響其競爭力。而且已知技術(shù)使用的遮罩的形態(tài)，會(huì)使絕緣間距無法再縮短，以在積體電路制程進(jìn)入次微米或深次微米的技術(shù)時(shí)，將會(huì)嚴(yán)重影響其競爭力。再者，已知技術(shù)無法更提高電容耦合比例(capacitivecouplingratio)以增加快閃存儲(chǔ)器的電特性，在集成電路制程進(jìn)入次微米或深次微米的技術(shù)時(shí)，無法進(jìn)一步提升快閃存儲(chǔ)器的電特性，也將使產(chǎn)品品質(zhì)無法提升，從而失去市場的競爭優(yōu)勢，落后其他競爭對手。根據(jù)本發(fā)明的一個(gè)方面，一種疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其步驟包括在一半導(dǎo)體基板上形成淺渠溝隔離(ATI)；依序沉積一隧道氧化層、一第一層電層及一第一介電層；圖案化該第一介電層，而停止于該第一導(dǎo)電層上；再沉積一第二導(dǎo)電層；使用非等向性蝕刻該第一及第二導(dǎo)電層，以形成一浮動(dòng)?xùn)?floatinggate)，其中余留的該第二導(dǎo)電層在該第一介電層旁形成較小的間隙壁(spacer)，為浮動(dòng)?xùn)诺囊徊糠?；去除該第一介電層。根?jù)本發(fā)明另一個(gè)方面，一種疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其步驟包括在一半導(dǎo)體基板依序沉積一隧道氧化層及一第一導(dǎo)電層；形成淺渠溝隔離(STI)；再依序沉各一第二導(dǎo)電層及一第一介電層；圖案化該第一介電層，而停止于該第二導(dǎo)電層上；再沉積一第三導(dǎo)電層，并使用非等向性蝕刻該第二及第三導(dǎo)電層，以形成一浮動(dòng)?xùn)?floatinggate)，其中余留的該第三導(dǎo)電層在該第一介電層旁形成較小的間隙壁(spacer)，為浮動(dòng)?xùn)诺囊徊糠?；去除該第一介電層。本發(fā)明的優(yōu)點(diǎn)是可以實(shí)現(xiàn)更佳的窄間距隔離(narrow-pitchisolation)的效果；此外，可以制造出高電容耦合比例(capacitiecouplingratio)的快閃存儲(chǔ)器。下面結(jié)合附圖對本發(fā)明進(jìn)行詳細(xì)說明。圖2A為本發(fā)明較佳實(shí)施例的，在一半導(dǎo)體基板上，形成淺渠溝隔離后，再沉積隧道氧化層及第一導(dǎo)電層的示意圖。圖2B為本發(fā)明的較佳實(shí)施例的，沉積第一介電層，并圖案化第一介電層的示意圖。圖2C為本發(fā)明的較佳實(shí)施例的，沉積第二導(dǎo)電層的示意圖。圖2D為本發(fā)明較佳實(shí)施例的，蝕刻后的示意圖。圖2E為本發(fā)明較佳實(shí)施例的，去除第一介電層，再沉積薄介電層的示意圖。圖2F為本發(fā)明較佳實(shí)施例的，沉積第三導(dǎo)電層的示意圖。圖中各標(biāo)號(hào)分別為1、10半導(dǎo)體基板；2、20淺渠溝隔離；3、30隧道氧化層；4、40第一導(dǎo)電層；5、60第二導(dǎo)電層；6氮化硅層；61間隙壁；50第一介電層；7氮化氧化層；70薄介電層；8、80第三導(dǎo)電層；100浮動(dòng)?xùn)?。如圖2B所示，再沉積一第一介電層50，并利用微影蝕刻技術(shù)圖案化該第一介電層50，而停止于第一導(dǎo)電層40上。其中該第一介電層50系為氮化硅，且厚度在500至4000間。如圖2C所示，再沉積一第二導(dǎo)電層60，其形狀如圖所示，為一等角層(conformallayer)，以類似圖中型態(tài)沉積覆蓋。其中第二導(dǎo)電層60為多晶硅、金屬硅化物或非晶硅其中一種，且厚度在500至2500間。又圖中第一介電層50加上第二導(dǎo)電層60的厚度A必須大于第一導(dǎo)電層40的厚度B，以確保后續(xù)的微影蝕刻操作可以有效的進(jìn)行。如圖2D所示，使用非等向性蝕刻第一導(dǎo)電層40及第二導(dǎo)電層60，因?yàn)榈谝唤殡妼?0不會(huì)被蝕刻，所以當(dāng)?shù)谝粚?dǎo)電層40及第二導(dǎo)電層60性質(zhì)接近時(shí)，蝕刻后所形成的浮動(dòng)?xùn)?00(floatinggate)如圖所示，故可達(dá)成更佳窄間距隔離(narrow-pitchisolation)的效果。且如圖2C所示，當(dāng)?shù)谝唤殡妼?0加上第二導(dǎo)電層60的厚度A大于第一導(dǎo)電層40的厚度B時(shí)，在微影蝕刻過后，第二導(dǎo)電層60在第一介電層50旁會(huì)有像間隙壁(spacer)一般的殘留。而第二導(dǎo)電層60多出的殘留部分，可使疊層?xùn)?stack-gate)的電容耦合比例(capacitivecouplingratio)提升，進(jìn)而增加快閃存儲(chǔ)器的電性。如圖2E所示，去除第一介電層50后，再沉積一薄介電層70作為中間層，其系為氮化氧化層(NO)或氧化氮化層(ONO)其中一種，且厚度在100至300間。如圖2F所示，再沉積一第三導(dǎo)電層80，接著圖案化該第三導(dǎo)電層，以形成一控制柵(controlgate)(圖中未示)，其系為多晶硅或金屬硅化物或非晶硅其中一種。當(dāng)然如業(yè)界所熟知，其再一實(shí)施例的步驟亦可改為，先于半導(dǎo)體基板上依序沉積一隧道氧化層及第一導(dǎo)電層后，再形成淺渠溝隔離(STI)，接著再沉積第二導(dǎo)電層，再來依照上一實(shí)施例的后半步驟進(jìn)行，便可得到相同的疊層?xùn)?。綜上所述，本發(fā)明至少有下列優(yōu)點(diǎn)用本發(fā)明的方法所制得的浮動(dòng)?xùn)?，只需使用兩次蝕刻，較習(xí)用技術(shù)必須使用三次蝕刻為少，可減少制程的復(fù)難度，使可靠度上升進(jìn)而提升良率，降低制造成本，增加業(yè)界的競爭力。而且一次同時(shí)蝕刻兩導(dǎo)電層的方式，可達(dá)成更佳的窄間距隔主的效果，在積體電路制程進(jìn)入次微米或深次微米的技術(shù)時(shí)，將可更提升業(yè)界的競爭力。再者，用本發(fā)明的方法所制得的浮動(dòng)?xùn)?，因?yàn)槎喑鱿耖g隙壁一般的部分，可更提高電容耦合比例，進(jìn)而增加快閃存儲(chǔ)器的電特性，使產(chǎn)品品質(zhì)更提升，而加強(qiáng)市場的競爭優(yōu)勢，不被時(shí)代所淘汰。本發(fā)明的圖示與描述以較佳實(shí)施例說明如上，僅用于藉以幫助了解本發(fā)明，并非用以限定本發(fā)明，而本領(lǐng)域的熟練技術(shù)人員，在不脫離本發(fā)明之精神的條件下，可以作出些許修改及同等變化替換。本發(fā)明的保護(hù)范圍由附帶的權(quán)利要求確定。權(quán)利要求1.一種疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其步驟包括(a)在一半導(dǎo)體基板上形成淺渠溝隔離(ATI)；(b)依序沉積一隧道氧化層、一第一層電層及一第一介電層；(c)圖案化該第一介電層，而停止于該第一導(dǎo)電層上；(d)再沉積一第二導(dǎo)電層；(e)使用非等向性蝕刻該第一及第二導(dǎo)電層，以形成一浮動(dòng)?xùn)?floatinggate)，其中佘留的該第二導(dǎo)電層在該第一介電層旁形成較小的間隙壁(spacer)，為浮動(dòng)?xùn)诺囊徊糠郑?f)去除該第一介電層。2.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中在(f)步驟后還包括(g)沉積一薄電層；(h)再沉積一第三導(dǎo)電層；(i)圖案化該第三導(dǎo)電層，以形成一控制柵(controlgate)。3.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第二導(dǎo)電層系為一等角層(conformallayer)。4.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一導(dǎo)電層及該第二導(dǎo)層及該第二導(dǎo)電層及該第二導(dǎo)電層為多晶硅、金屬硅化物或非晶硅其中一種。5.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一介電層為氮化硅。6.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一導(dǎo)電層厚度在1000至5000間。7.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一介電層厚度在500至4000間。8.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第二介電層厚度在500至2500間。9.如權(quán)利要求2所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該薄介電層厚度在50至300間。10.如權(quán)利要求1所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該薄介電層為氮化氧化層(NO)或氧化氮化氧化層(ONO)其中一種。11.一種疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其步驟包括(a)在一半導(dǎo)體基板依序沉積一隧道氧化層及一第一導(dǎo)電層；(b)形成淺渠溝隔離(STI)；(c)再依序沉一第二導(dǎo)電層及一第一介電層；(d)圖案化該第一介電層，而停止于該第二導(dǎo)電層上；(e)再沉積一第三導(dǎo)電層，并使用非等向性蝕刻該第二及第三導(dǎo)電層，以形成一浮動(dòng)?xùn)?floatinggate)，其中佘留的該第三導(dǎo)電層在該第一介電層旁形成較小的間隙壁(spacer)，為浮動(dòng)?xùn)诺囊徊糠郑?f)去除該第一介電層。12.如權(quán)利要求11所述的疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中在(f)步驟后還包括沉積一薄介電層；(h)再沉積一第四導(dǎo)電層；(i)圖案化該第四導(dǎo)電層，以形成一控制柵(controlgate)。13.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第三導(dǎo)電層是為一等角層(conformallayer)。14.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一導(dǎo)電層、該第二導(dǎo)電層及該第三導(dǎo)電層是為多晶硅、金屬硅化物或非晶硅其中一種。15.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一介電層是為氮化硅。16.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一導(dǎo)電層厚度在500至2500之間。17.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第二導(dǎo)電層厚度在1000至5000間。18.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第一介電層厚度在500至4000間。19.如權(quán)利要求第10項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該第三導(dǎo)電層厚度在500至2500間。20.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該薄介電層厚度在50至300間。21.如權(quán)利要求第11項(xiàng)所述之疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法，其中該薄介電層為氮化氧化層(NO)或氧化氮化氧化層(ONO)其中一種。全文摘要一種疊層?xùn)攀娇扉W存儲(chǔ)器的制造方法:于一半導(dǎo)體基板上形成淺渠溝隔離,再依序沉積一隧道氧化層、一第一導(dǎo)電層及一第一介電層;圖案化該第一介電層,而停止于該第一層電層上;再沉積一第二導(dǎo)電層,接著使用非等向性蝕刻第一及第二導(dǎo)電層,以形成一浮動(dòng)?xùn)?實(shí)現(xiàn)窄間距隔離(narrow－pitchisolation)的效果,其中余留的第二導(dǎo)層在該第一介電層旁形成較小的間隙壁,可提高電容耦合比例(capacitivecouplingratio),再去除該第一介電層;深積一薄介電層,再沉積一第三導(dǎo)電層,接著圖案化該第三導(dǎo)電層,以形成一控制柵。文檔編號(hào)H01L21/8247GK1328343SQ0112045公開日2001年12月26日申請日期2001年7月16日優(yōu)先權(quán)日2001年7月16日發(fā)明者曾鴻輝申請人:世界先進(jìn)積體電路股份有限公司