專利名稱：制作具有對(duì)稱域值電壓的nmos以及pmos的方法
技術(shù)領(lǐng)域：
本發(fā)明提供一種MOS晶體管的制作方法，尤其指一種具有對(duì)稱域值電壓的NMOS以及PMOS的工藝方法。
2.背景技術(shù)隨著半導(dǎo)體裝置集成度(integration)的增加，具有低能量消耗優(yōu)點(diǎn)的CMOS晶體管裝置已廣泛地被運(yùn)用在超大規(guī)模集成電路(ultra large scaleintegration，ULSI)的設(shè)計(jì)上。CMOS晶體管是由兩種彼此相補(bǔ)的PMOS晶體管與NMOS晶體管所組成，主要有P井CMOS晶體管、N井CMOS晶體管以及雙井CMOS晶體管三種類型。如何改善CMOS晶體管的工藝以增加裝置的整體性能，是目前半導(dǎo)體業(yè)界的一項(xiàng)重要課題。
參照?qǐng)D1及圖2，圖1及圖2為現(xiàn)有在一半導(dǎo)體晶片10上制作一雙井CMOS晶體管36的方法示意圖。如圖1所示，半導(dǎo)體晶片10包括有一硅基板(silicon substrate)12，一P型井(P-well)14設(shè)在基板12之上，一N型井(N-well)16設(shè)在基板12之上且與P型井14相鄰，一柵極(gate)20設(shè)在P型井14之上，用來形成CMOS晶體管36的NMOS晶體管33，一柵極21設(shè)在N型井16之上，用來形成CMOS晶體管36的PMOS晶體管34，以及一場(chǎng)氧化物層18設(shè)在P型井14與N型井16之上并環(huán)繞在柵極20、21周圍，用來隔絕電性。
由于構(gòu)成CMOS晶體管元件的PMOS與NMOS晶體管的域值電壓(threshold voltage)與該MOS晶體管所在的半導(dǎo)體層的電性有非常密切的關(guān)系，因此PMOS和NMOS的半導(dǎo)體層的雜質(zhì)含量如果不相同，則PMOS與NMOS的起始電壓會(huì)有差異，使CMOS的操作發(fā)生問題。所以在進(jìn)行上述CMOS柵極工藝之前，我們通常會(huì)進(jìn)行一項(xiàng)域值電壓調(diào)整(threshold voltageadjustment)的離子注入，以便使CMOS內(nèi)的PMOS與NMOS間的起始電壓得以配合，然后才開始CMOS柵極的制作。
現(xiàn)有CMOS晶體管36的制作方法是先以柵極20、21作為硬掩模(hardmask)，分別對(duì)柵極20、21兩側(cè)的P型井14與N型井16進(jìn)行離子注入(ionimplantation)工藝，以形成一N型摻雜區(qū)22與一P型摻雜區(qū)24，分別用來作為NMOS晶體管33與PMOS晶體管34的輕度摻雜漏極(lightly dopeddrain，LDD)。接著利用化學(xué)氣相沉積法(chemical vapor deposition，CVD)在半導(dǎo)體晶片10表面上沉積一層氧化硅層(silicon oxide)以及一氮化硅層(silicon nitride)。然后進(jìn)行一干法刻蝕(dry etch)工藝，向下刻蝕氮化硅層以及氧化硅層直至P型井14與N型井16表面。此時(shí)，殘留在柵極20、21兩側(cè)的氧化硅層即形成襯氧化層26，而殘留的氮化硅層即形成隔離壁28。接著再以柵極20、21及隔離壁28作為掩模，分別在隔離壁28兩側(cè)的P型井14與N型井16上進(jìn)行離子注入工藝，以形成一N型摻雜區(qū)30與一P型摻雜區(qū)32，用來作為NMOS晶體管33與PMOS晶體管34的源極(source)與漏極(drain)，完成CMOS晶體管36的制作，如圖2所示。
為了使晶體管裝置具有最大的電流驅(qū)動(dòng)能力(current drivingcapability)，因此該晶體管的起始電壓應(yīng)該愈小愈好，但必須維持一最低值以避免在正常的電路操作中有過多的亞域值電流(subthreshold current)產(chǎn)生。在現(xiàn)有的工藝中，柵極材料的選擇一般均為重度摻雜的N型多晶硅(heavily doped n-type polysilicon)，因?yàn)樵诤侠淼臏系罁诫s(channel doping)以及柵極氧化物層厚度的限制下，以N型多晶硅作為柵極導(dǎo)電層的NMOS晶體管，其起始電壓可以調(diào)整至0.7V以下。
然而對(duì)PMOS晶體管而言，當(dāng)以N型多晶硅作為柵極導(dǎo)電層時(shí)，其起始電壓并不易于調(diào)整至約0.7V。因此，為了使CMOS晶體管具有對(duì)稱的域值電壓(symmetrical threshold voltage)，我們可以利用N型與P型多晶硅分別作為NMOS與PMOS晶體管的柵極導(dǎo)電層。但另一方面，利用P型多晶硅作為柵極的PMOS晶體管，在柵極氧化層較薄的情況下，可能會(huì)造成柵極內(nèi)的硼離子穿透柵極氧化物層甚至進(jìn)入硅基板的情況，亦即所謂硼穿透(boron penetration)現(xiàn)象的發(fā)生，導(dǎo)致域值電壓的調(diào)控困難。如果我們降低工藝熱預(yù)算或硼離子的摻雜濃度來避免硼滲透現(xiàn)象的發(fā)生，則柵極與柵極氧化層之間的介面可能缺乏雜質(zhì)，而形成一絕緣區(qū)域(insulating region)，亦即所謂柵極貧化(gate depletion)現(xiàn)象的發(fā)生，而導(dǎo)致柵極訊號(hào)傳遞的延遲。
3.發(fā)明內(nèi)容本發(fā)明的主要目的在于提供一種制作MOS晶體管的工藝方法，以解決上述問題。
在本方法的優(yōu)選實(shí)施例中，是先在一半導(dǎo)體晶片的硅基板表面形成一氧化硅層，接著進(jìn)行一原位摻雜(in-situ doped)化學(xué)氣相沉積(chemical vapordeposition，CVD)工藝，以在該氧化硅層表面形成一多晶鍺化硅(poly silicongermanium，Si1-xGex，x＝0.05～1.0)層。隨后進(jìn)行一刻蝕工藝，刻蝕該多晶鍺化硅層，以在該硅基板表面上形成至少一第一柵極(gate)以及至少一第二柵極。在各該柵極周圍形成一隔離壁，并依次進(jìn)行一第一及第二離子注入工藝，以分別在該第一柵極與第二柵極的相對(duì)兩側(cè)的該硅基板表面上形成兩第一摻雜區(qū)及第二摻雜區(qū)。最后進(jìn)行一高溫退火(annealing)工藝，以驅(qū)趕入(driving in)各該摻雜區(qū)中的雜質(zhì)。
本發(fā)明方法利用一多晶鍺化硅層作為柵極導(dǎo)電層，以得到具有對(duì)稱域值電壓的NMOS以及PMOS晶體管，同時(shí)又可避免硼穿透現(xiàn)象以及柵極貧化現(xiàn)象的發(fā)生。
4.


圖1到圖2為現(xiàn)有制造半導(dǎo)體上CMOS晶體管的工藝方法。
圖3到圖6為本發(fā)明制造半導(dǎo)體上CMOS晶體管的工藝方法。
附圖符號(hào)說明10半導(dǎo)體晶片 12硅基板14P型井16N型井18場(chǎng)氧化物層 20柵極21柵極 22重度摻雜漏極24輕度摻雜漏極 26襯氧化物層28隔離壁 30N型摻雜區(qū)32P型摻雜區(qū)33NMOS晶體管34PMOS晶體管 36CMOS晶體管40半導(dǎo)體晶片 42硅基板44P型井46N型井48場(chǎng)氧化物層 50氧化硅層52多晶鍺化硅層 54、56柵極58輕度摻雜漏極 60隔離壁61掩模層 62、64摻雜區(qū)
5.具體實(shí)施方式
參照?qǐng)D3至圖6，圖3至圖6為本發(fā)明制作CMOS晶體管的方法示意圖，該CMOS晶體管是由一PMOS晶體管與一NMOS晶體管所組成。本發(fā)明也可應(yīng)用在氮化物只讀存儲(chǔ)器(nitride read only memory，NROM)中，位于周邊電路區(qū)(peripheral region)的晶體管裝置的制作。半導(dǎo)體晶片40包括一硅基板42，一P型井44設(shè)在硅基板42之上，一N型井46設(shè)在硅基板42之上且與P型井44相鄰，以及一場(chǎng)氧化物層48設(shè)在P型井44與N型井46之上，用來隔絕電性。
如圖4所示，本發(fā)明方法先在半導(dǎo)體晶片40的硅基板表面形成一厚度約100到250埃的氧化硅層50，作為MOS晶體管的柵極氧化層。接著在半導(dǎo)體晶片40表面進(jìn)行一原位摻雜(in-situ doped)化學(xué)氣相沉積(chemicalvapor deposition，CVD)工藝，工藝氣體包括硅烷(SiH4)、鍺烷(GeH4)和氫氣(hydrogen)，且該原位摻雜(in-situ doped)化學(xué)氣相沉積(CVD)工藝的沉積溫度是介于450℃～620℃之間，以便在氧化硅層50表面形成一多晶鍺化硅(poly silicon germanium，Si1-xGex，x＝0.05～1.0)層52，用來當(dāng)做柵極的導(dǎo)電層。接著進(jìn)行一黃光工藝與一各向異性刻蝕工藝，刻蝕多晶鍺化硅層52以及氧化硅層50，以便在硅基板42表面上同時(shí)形成NMOS晶體管以及PMOS晶體管的柵極(gate)54、56。其中，柵極54設(shè)在N型井46之上，用來形成PMOS晶體管，而柵極56設(shè)在P型井44之上，用來形成NMOS晶體管。隨后進(jìn)行一次或一次以上的離子注入工藝(ion implantation)，用來形成各該MOS晶體管的輕度摻雜漏極(LDD)58。
如圖5所示，在半導(dǎo)體晶片40表面進(jìn)行一氮化硅化合物的沉積，并利用一各向異性刻蝕工藝，在柵極54、56周圍側(cè)壁形成隔離壁60。隨后依次進(jìn)行兩次離子注入工藝，以分別形成NMOS晶體管與PMOS晶體管的源極與漏極。首先在N型井46上方形成一掩模層61，然后對(duì)NMOS晶體管進(jìn)行一離子注入工藝，以便在柵極56的相對(duì)兩側(cè)的硅基板42表面上形成兩摻雜區(qū)62。其中該離子注入工藝所用的離子雜質(zhì)包括砷(arsenic，As)、磷(phosphorus，P)或銻(antimony，Sb)。
接著去除掩模層61，并在P型井44上方形成另一掩模層(未顯示)，然后對(duì)PMOS晶體管進(jìn)行一離子注入工藝，以便在柵極54的相對(duì)兩側(cè)的硅基板42表面上形成兩摻雜區(qū)64。其中該離子注入工藝所用的離子雜質(zhì)包括有氟化硼離子(例如BF2+)、硼(boron，B)或銦(indium，In)。最后去除該掩模層，并進(jìn)行一高溫退火(annealing)工藝，以同時(shí)驅(qū)趕入(driving in)各摻雜區(qū)中的雜質(zhì)，以分別形成NMOS與PMOS晶體管的源極(source)與漏極(drain)，完成CMOS晶體管的制作，如圖6所示。
本發(fā)明制作的CMOS晶體管是利用一多晶鍺化硅層作為柵極導(dǎo)電層，以得到具有對(duì)稱域值電壓的NMOS以及PMOS晶體管，同時(shí)又可以避免硼穿透現(xiàn)象以及柵極貧化現(xiàn)象的發(fā)生。
與現(xiàn)有技術(shù)制作的CMOS晶體管相比，本發(fā)明利用一多晶鍺化硅層取代摻雜多晶硅層作為柵極導(dǎo)電層材料，以得到具有對(duì)稱域值電壓的NMOS以及PMOS晶體管，并避免PMOS晶體管發(fā)生硼穿透現(xiàn)象，進(jìn)而提高半導(dǎo)體裝置的電性能，改善柵極氧化物層的品質(zhì)。此外，本發(fā)明利用多晶鍺化硅層作為柵極導(dǎo)電層更可以增加?xùn)艠O的活性雜質(zhì)濃度，以避免柵極貧化現(xiàn)象的發(fā)生。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡根據(jù)本發(fā)明權(quán)利要求所做的等效變化與修飾，皆應(yīng)屬于本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種在一半導(dǎo)體晶片上制作一N溝道MOS晶體管(Nchannel metal-oxidesemiconductor，NMOS)以及一P溝道(P-channel)MOS晶體管(PMOS)的方法，該方法包括下列步驟在該半導(dǎo)體晶片的硅基板表面形成一個(gè)氧化硅層；進(jìn)行一原位摻雜(in-situ doped)化學(xué)氣相沉積(CVD)工藝，以便在該氧化硅層表面形成一多晶鍺化硅層；進(jìn)行一刻蝕工藝，刻蝕該多晶鍺化硅層，以便在該硅基板表面上形成至少一第一柵極以及至少一第二柵極；在各該柵極周圍形成一隔離壁；進(jìn)行一第一離子注入工藝(ion implantation)，以在該第一柵極的相對(duì)兩側(cè)的該硅基板表面上形成兩第一摻雜區(qū)；進(jìn)行一第二離子注入工藝，以在該第二柵極的相對(duì)兩側(cè)的該硅基板表面上形成兩第二摻雜區(qū)；以及進(jìn)行一高溫退火工藝，以驅(qū)趕入(driving in)各該摻雜區(qū)中的雜質(zhì)。
2.根據(jù)權(quán)利要求1的方法，其中，該氧化硅層用來作為各該MOS晶體管的柵極氧化物層。
3.根據(jù)權(quán)利要求1的方法，其中，該多晶鍺化硅層的化學(xué)組成為Si1-xGex，x＝0.05～1.0。
4.根據(jù)權(quán)利要求1的方法，其中，該刻蝕工藝也會(huì)刻蝕該氧化硅層。
5.根據(jù)權(quán)利要求1的方法，其中，該多晶鍺化硅層用來作為各該MOS晶體管的柵極導(dǎo)電層。
6.根據(jù)權(quán)利要求1的方法，其中，該第一柵極用來作為該NMOS晶體管的柵極，且該高溫退火工藝用來驅(qū)趕入該兩第一摻雜區(qū)中的雜質(zhì)，形成該NMOS晶體管的源極與漏極，而該第二柵極用來作為該P(yáng)MOS晶體管的柵極，且該高溫退火工藝用來驅(qū)趕入該兩第二摻雜區(qū)中的雜質(zhì)，形成該P(yáng)MOS晶體管的源極與漏極。
7.根據(jù)權(quán)利要求6的方法，其中，該第一離子注入工藝所用的離子雜質(zhì)包括砷、磷或銻，而該第二離子注入工藝所用的離子雜質(zhì)則包括氟化硼離子、硼或銦。
8.根據(jù)權(quán)利要求1的方法，另外包括一第三離子注入工藝，用來形成各該MOS晶體管的輕度摻雜漏極(lightly doped drain，LDD)。
9.根據(jù)權(quán)利要求1的方法，其中，該原位摻雜化學(xué)氣相沉積工藝的工藝氣體包括有硅烷(SiH4)、鍺烷(GeH4)和氫氣(hydrogen)，且該原位摻雜化學(xué)氣相沉積工藝的沉積溫度是介于450℃～620℃之間。
10.一種在一半導(dǎo)體晶片上制作具有對(duì)稱域值電壓(symmetrical thresholdvoltages)的一NMOS晶體管以及一PMOS晶體管的方法，該方法包括下列步驟在該半導(dǎo)體晶片的硅基板表面形成一個(gè)氧化硅層；進(jìn)行一原位摻雜化學(xué)氣相沉積工藝，以在該氧化硅層表面形成一多晶鍺化硅層；進(jìn)行一刻蝕工藝，刻蝕該多晶鍺化硅層，以在該硅基板表面上形成該NMOS晶體管以及該P(yáng)MOS晶體管的柵極；在各該柵極周圍形成一隔離壁；以及進(jìn)行一第一離子注入工藝以及一第二離子注入工藝，以分別形成該NMOS晶體管以及該P(yáng)MOS晶體管的源極與漏極。
11.根據(jù)權(quán)利要求10的方法，其中，該氧化硅層用來作為各該MOS晶體管的柵極氧化物層。
12.根據(jù)權(quán)利要求10的方法，其中，該多晶鍺化硅層的化學(xué)組成為Si1-xGex，x＝0.05～1.0。
13.根據(jù)權(quán)利要求10的方法，其中，該刻蝕工藝也會(huì)刻蝕該氧化硅層。
14.根據(jù)權(quán)利要求10的方法，其中，該多晶鍺化硅層用來作為各該MOS晶體管的柵極導(dǎo)電層。
15.根據(jù)權(quán)利要求10的方法，其中，該第一離子注入工藝所用的離子雜質(zhì)包括砷、磷或銻，而該第二離子注入工藝所用的離子雜質(zhì)則包括有氟化硼離子、硼或銦。
16.根據(jù)權(quán)利要求10的方法，其中，該第一離子注入工藝所用的離子雜質(zhì)包括有氟化硼離子、硼或銦，而該第二離子注入工藝所用的離子雜質(zhì)則包括砷、磷或銻。
17.根據(jù)權(quán)利要求10的方法，另外包括一第三離子注入工藝，用來形成各該MOS晶體管的輕度摻雜漏極。
18.根據(jù)權(quán)利要求10的方法，其中，該原位摻雜化學(xué)氣相沉積工藝的工藝氣體包括硅烷(SiH4)、鍺烷(GeH4)和氫氣(hydrogen)，且該原位摻雜化學(xué)氣相沉積工藝的沉積溫度介于450℃～620℃之間。
全文摘要
本發(fā)明提供一種在一半導(dǎo)體晶片上制作一NMOS晶體管以及一PMOS晶體管的方法。該方法先在一半導(dǎo)體晶片的硅基板表面形成一氧化硅層，接著進(jìn)行一原位摻雜化學(xué)氣相沉積工藝，以便在該氧化硅層表面形成一多晶鍺化硅(Si
文檔編號(hào)H01L21/70GK1396651SQ0112313
公開日2003年2月12日 申請(qǐng)日期2001年7月16日 優(yōu)先權(quán)日2001年7月16日
發(fā)明者張國(guó)華 申請(qǐng)人:旺宏電子股份有限公司