專利名稱：高速且穩(wěn)定地進(jìn)行數(shù)據(jù)讀出工作的薄膜磁性體存儲器的制作方法
專利說明高速且穩(wěn)定地進(jìn)行數(shù)據(jù)讀出工作的 薄膜磁性體存儲器 [發(fā)明領(lǐng)域]本發(fā)明涉及薄膜磁性體存儲器，更特定地說，涉及具備有磁隧道結(jié)(MTJ)的存儲單元的隨機(jī)存取存儲器。作為能以低功耗來存儲非易失性數(shù)據(jù)的存儲器，MRAM(磁隨機(jī)存取存儲器)器件正在引起人們的注意。MRAM器件是使用在半導(dǎo)體集成電路上形成的多個(gè)薄膜磁性體進(jìn)行非易失性的數(shù)據(jù)存儲、能對薄膜磁性體的每一個(gè)進(jìn)行隨機(jī)存取的存儲器。
特別是，已發(fā)表了近年來通過將利用了磁隧道結(jié)(MTJ)的薄膜磁性體作為存儲單元來使用、MRAM裝置的性能得到了飛躍的進(jìn)步的情況。關(guān)于具備有磁隧道結(jié)的存儲單元的MRAM器件，在“A 10ns Read andWrite Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell(在每個(gè)單元中使用磁隧道結(jié)和FET開關(guān)的10ns讀寫非易失性存儲器陣列)”，ISSCC Digest ofTechnical Papers，TA7.2，F(xiàn)eb.2000.和“Nonvolatile RAM based onMagnetic Tunnel Junction Elements(基于磁隧道結(jié)元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，F(xiàn)eb.2000.等技術(shù)文獻(xiàn)中已公開了。
圖42是示出具有磁隧道結(jié)部的存儲單元(以下，也簡單地稱為MTJ存儲單元)的結(jié)構(gòu)的概略圖。
參照圖42，MTJ存儲單元具備其電阻值根據(jù)存儲數(shù)據(jù)的數(shù)據(jù)電平而變化的磁隧道結(jié)部MTJ和存取晶體管ATR。存取晶體管ATR由場效應(yīng)晶體管形成，被連接在磁隧道結(jié)部MTJ與接地電壓Vss之間。
對于MTJ存儲單元來說，配置指示數(shù)據(jù)寫入用的寫入字線WWL、指示數(shù)據(jù)讀出用的讀出字線RWL和在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)傳遞與存儲數(shù)據(jù)的電平對應(yīng)的電信號用的數(shù)據(jù)線、即位線BL。
圖43是說明來自MTJ存儲單元的數(shù)據(jù)讀出工作的概念圖。
參照圖43，磁隧道結(jié)部MTJ具有有恒定方向的固定磁場的磁性體層(以下，也簡單地稱為固定磁層)FL和有自由磁場的磁性體層(以下，也簡單地稱為自由磁層)VL。在固定磁層FL與自由磁層VL之間配置用絕緣體膜形成的隧道勢壘TB。在自由磁層VL中，根據(jù)存儲數(shù)據(jù)的電平，以非易失性的方式寫入與固定磁層FL相同的方向的磁場和與固定磁層FL不同的方向的磁場的某一方。
在數(shù)據(jù)讀出時(shí)，存取晶體管ATR根據(jù)讀出字線RWL的激活而被導(dǎo)通。由此，在位線BL～磁隧道結(jié)部MTJ～存取晶體管ATR～接地電壓Vss的電流路徑中，從圖中沒有示出的控制電路流過作為恒定電流供給的讀出電流Is。
磁隧道結(jié)部MTJ的電阻值根據(jù)固定磁層FL與自由磁層VL之間的磁場方向的相對關(guān)系而變化。具體地說，在固定磁層FL的磁場方向與寫入到自由磁層VL中的磁場方向?yàn)橄嗤那闆r下，與兩者的磁場方向不同的情況相比，磁隧道結(jié)部MTJ的電阻值變小。
因而，在數(shù)據(jù)讀出時(shí)，由讀出電流Is在磁隧道結(jié)部MTJ中產(chǎn)生的電壓降根據(jù)在自由磁層VL中存儲的磁場方向的不同而異。由此，如果一度將位線BL預(yù)充電到高電壓的狀態(tài)后開始讀出電流Is的供給，則利用位線BL的電壓電平變化的監(jiān)視，可讀出MTJ存儲單元的存儲數(shù)據(jù)的電平。
圖44是說明對于MTJ存儲單元的數(shù)據(jù)寫入工作的概念圖。
參照圖44，在數(shù)據(jù)寫入時(shí)，讀出字線RWL被非激活，存取晶體管ATR被關(guān)斷。在該狀態(tài)下，對自由磁層VL寫入磁場用的數(shù)據(jù)寫入電流分別流過寫入字線WWL和位線BL。自由磁層VL的磁場方向由分別流過寫入字線WWL和位線BL的數(shù)據(jù)寫入電流的方向的組合來決定。
圖45是說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流的方向與磁場方向的關(guān)系的概念圖。
參照圖45，用橫軸示出的磁場Hx表示由流過寫入字線WWL的數(shù)據(jù)寫入電流產(chǎn)生的磁場H(WWL)的方向。另一方面，在縱軸上示出的磁場Hy表示由流過位線BL的數(shù)據(jù)寫入電流產(chǎn)生的磁場H(BL)的方向。
只在磁場H(WWL)與H(BL)之和到達(dá)圖中示出的星形特性線的外側(cè)的情況下，新寫入在自由磁層VL中存儲的磁場方向。即，在施加了與星形特性線的內(nèi)側(cè)的區(qū)域相當(dāng)?shù)拇艌龅那闆r下，不更新在自由磁層VL中存儲的磁場方向。
因而，為了利用寫入工作來更新磁隧道結(jié)部MTJ的存儲數(shù)據(jù)，必須使電流流過寫入字線WWL和位線BL這兩者。在磁隧道結(jié)部MTJ中一度存儲的磁場方向、即存儲數(shù)據(jù)，在進(jìn)行新的數(shù)據(jù)寫入之前的期間內(nèi)，以非易失性的方式被保持。
在數(shù)據(jù)讀出時(shí)，在位線BL中也流過讀出電流Is。但是，一般來說，由于將讀出電流Is設(shè)定為比上述的數(shù)據(jù)寫入電流小約1～2個(gè)數(shù)量級，故因讀出電流Is的影響而在數(shù)據(jù)讀出時(shí)錯(cuò)誤地改寫MTJ存儲單元的存儲數(shù)據(jù)的可能性很小。
在上述的技術(shù)文獻(xiàn)中，公開了在半導(dǎo)體襯底上集成這樣的MTJ存儲單元、構(gòu)成作為隨機(jī)存取存儲器的MRAM器件的技術(shù)。
圖46是示出以集成方式配置成行列狀的MTJ存儲單元的概念圖。
參照圖46，通過在半導(dǎo)體襯底上將MTJ存儲單元配置成行列狀，可實(shí)現(xiàn)高集成化的MRAM器件。在圖46中，示出將MTJ存儲單元配置成n行×m列(n、m自然數(shù))的情況。
如已說明的那樣，對于各MTJ存儲單元，必須配置位線BL、寫入字線WWL和讀出字線RWL。因而，對于配置成行列狀的n×m個(gè)MTJ存儲單元，必須配置n條寫入字線WWL1～WWLn和讀出字線RWL1～RWLn以及m條位線BL1～BLm。
這樣，對于MTJ存儲單元來說，一般作成與讀出工作和寫入工作的每一工作相對應(yīng)設(shè)置獨(dú)立的字線的結(jié)構(gòu)。
圖47是在半導(dǎo)體襯底上配置的MTJ存儲單元的結(jié)構(gòu)圖。
參照圖47，在半導(dǎo)體主襯底SUB上的p型區(qū)PAR中形成存取晶體管ATR。存取晶體管ATR具有作為n型區(qū)的源/漏區(qū)110、120和柵130。源/漏區(qū)110經(jīng)在第1金屬布線層M1中形成的金屬布線與接地電壓Vss連接。使用在第2金屬布線層M2中形成的金屬布線作為寫入字線WWL。此外，在第3金屬布線層M3中設(shè)置位線BL。
磁隧道結(jié)部MTJ配置在設(shè)置寫入字線WWL的第2金屬布線層M2與設(shè)置位線BL的第3金屬布線層M3之間。存取晶體管ATR的源/漏區(qū)120經(jīng)在接觸孔中形成的金屬膜150、第1和第2金屬布線層M1和M2以及阻擋金屬140與磁隧道結(jié)部MTJ導(dǎo)電性地連接。阻擋金屬140是為了導(dǎo)電性地連接磁隧道結(jié)部MTJ與金屬布線之間而設(shè)置的緩沖材料。
如已說明的那樣，在各MTJ存儲單元中，讀出字線RWL是作為獨(dú)立于寫入字線WWL的布線而設(shè)置的。此外，必須在數(shù)據(jù)寫入時(shí)在寫入字線WWL和位線BL中流過發(fā)生規(guī)定值以上的大小的磁場用的數(shù)據(jù)寫入電流。因而，使用金屬布線來形成位線BL和寫入字線WWL。
另一方面，讀出字線RWL是為了控制存取晶體管ATR的柵電壓而設(shè)置的，沒有必要以積極的方式流過電流。因而，從提高集成度的觀點(diǎn)來看，不是新設(shè)置獨(dú)立的金屬布線層、而是在與柵130為同一的布線層中使用多晶硅層或多晶硅硅化物(policide)結(jié)構(gòu)來形成讀出字線RWL。
通過作成這樣的結(jié)構(gòu)，可抑制金屬布線層的數(shù)目，可在半導(dǎo)體襯底上以集成的方式配置MTJ存儲單元。但是，由于用多晶硅層等來形成讀出字線RWL，故其電阻值比較大。由此，在數(shù)據(jù)讀出時(shí)在讀出字線RWL中的信號傳播延遲變大，產(chǎn)生了妨礙數(shù)據(jù)讀出工作的高速化的問題。
此外，作為與圖42中示出的MTJ存儲單元相比可進(jìn)一步實(shí)現(xiàn)高集成化的MTJ存儲單元的結(jié)構(gòu)，已知有實(shí)驗(yàn)PN結(jié)二極管作為存取元件來代替存取晶體管的結(jié)構(gòu)。
圖48是示出使用了二極管的MTJ存儲單元的結(jié)構(gòu)的概略圖。
參照圖48，使用了二極管的MTJ存儲單元MC電流隔斷晶體管具備磁隧道結(jié)部MTJ和存取二極管DM。存取二極管DM以從磁隧道結(jié)部MTJ朝向字線WL的方向?yàn)檎较?，連接在兩者之間。位線BL設(shè)置在與字線WL交叉的方向上，與磁隧道結(jié)部MTJ連接。
通過在字線WL與位線BL中流過數(shù)據(jù)寫入電流來進(jìn)行對于MTJ存儲單元MC電流隔斷晶體管的數(shù)據(jù)寫入。與使用了存取晶體管的存儲單元的情況相同，根據(jù)寫入數(shù)據(jù)的數(shù)據(jù)電平來設(shè)定數(shù)據(jù)寫入電流的方向。
另一方面，在數(shù)據(jù)讀出時(shí)，將與已被選擇的存儲單元對應(yīng)的字線WL設(shè)定為低電壓(例如接地電壓Vss)狀態(tài)。此時(shí)，通過預(yù)先將位線BL預(yù)充電到高電壓(例如電源電壓Vcc)狀態(tài)，存取二極管DM導(dǎo)通，可在磁隧道結(jié)部MTJ中流過讀出電流Is。另一方面，由于與非選擇的存儲單元對應(yīng)的字線WL被設(shè)定為高電壓狀態(tài)，故對應(yīng)的存取二極管DM維持關(guān)斷狀態(tài)，不流過讀出電流Is。
這樣一來，即使在使用了存取二極管的MTJ存儲單元中，也可進(jìn)行數(shù)據(jù)讀出和數(shù)據(jù)寫入。
圖49是在半導(dǎo)體襯底上配置了圖48中示出的MTJ存儲單元的情況的結(jié)構(gòu)圖。
參照圖49，利用在半導(dǎo)體主襯底SUB上的N型區(qū)NWL和在N型區(qū)NWL上設(shè)置的P型區(qū)PAR形成存取二極管DM。在圖49中，作為N型區(qū)的形成例，示出N型阱。
與存取二極管DM的陰極相當(dāng)?shù)腘型區(qū)NWL與配置在金屬布線層M1中的字線WL連接。與存取二極管DM的陽極相當(dāng)?shù)腜型區(qū)PAR經(jīng)阻擋金屬140和金屬膜150與磁隧道結(jié)部MTJ導(dǎo)電性地連接。位線BL被配置在金屬布線層M2中，與磁隧道結(jié)部MTJ連接。這樣，通過使用存取二極管來代替存取晶體管，可構(gòu)成在高集成化方面有利的MTJ存儲單元。
但是，在數(shù)據(jù)寫入時(shí)，由于數(shù)據(jù)寫入電流流過字線WL和位線BL，故在這些布線中分別發(fā)生因數(shù)據(jù)寫入電流而引起的電壓降。因產(chǎn)生了這樣的電壓降的結(jié)果，由于在字線WL和位線BL上的電壓分布的緣故，在沒有成為數(shù)據(jù)寫入的對象的MTJ存儲單元的一部分中，存在存取二極管DM的PN結(jié)導(dǎo)通了的可能性。其結(jié)果，由于未預(yù)期的電流流過MTJ存儲單元，存在進(jìn)行了錯(cuò)誤的數(shù)據(jù)寫入的可能性。
這樣，使用了存取二極管的現(xiàn)有的MTJ存儲單元MC電流隔斷晶體管在高集成化方面是有利的，但另一方面，存在數(shù)據(jù)寫入工作變得不穩(wěn)定的問題。
本發(fā)明是為了解決這樣的問題而進(jìn)行的，本發(fā)明的目的在于，在具有MTJ存儲單元的MRAM器件中謀求數(shù)據(jù)讀出工作的高速和穩(wěn)定。如果將本發(fā)明概括起來，則它是一種薄膜磁性體存儲器，具備存儲器陣列；多條寫入字線；多條讀出字線；字線電流控制電路；多條數(shù)據(jù)線；以及讀出寫入控制電路。存儲器陣列具有配置成行列狀的多個(gè)磁性體存儲單元。多個(gè)磁性體存儲單元的每一個(gè)包括在由第1和第2數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下其電阻值隨已被寫入的存儲數(shù)據(jù)的電平而變化的存儲部和與存儲部串聯(lián)連接的存儲單元選擇門。多條寫入字線分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有第1電阻率的布線形成。多條寫入字線的每一條在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的兩者中，根據(jù)行選擇結(jié)果有選擇地被激活。字線電流控制電路對于多條寫入字線中的已被激活的至少1條，在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來形成和隔斷第1數(shù)據(jù)寫入電流的電流路徑。多條數(shù)據(jù)線分別與磁性體存儲單元的列對應(yīng)地被設(shè)置。讀出寫入控制電路在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)，用來使第2數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流的每一種電流流過與多條數(shù)據(jù)線中的已被選擇的列對應(yīng)的1條。多條讀出字線分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有比第1電阻率高的第2電阻率的布線形成。各讀出字線在數(shù)據(jù)讀出時(shí)與多條寫入字線中的對應(yīng)的1條一起有選擇地被激活，多條讀出字線中的已被激活的至少1條使對應(yīng)的存儲單元選擇門導(dǎo)通。
因而，本發(fā)明的主要的優(yōu)點(diǎn)在于，通過與電阻值小的寫入字線一起控制電阻值大的讀出字線，可減少讀出字線的信號傳送延遲，實(shí)現(xiàn)數(shù)據(jù)讀出工作的高速化。
此外，由于利用電阻值小的主讀出字線和被分割為各個(gè)區(qū)域的讀出字線的分層控制來進(jìn)行數(shù)據(jù)讀出時(shí)的行選擇，故可獨(dú)立地控制讀出字線和寫入字線，實(shí)現(xiàn)數(shù)據(jù)讀出工作的高速化。
按照本發(fā)明的另一個(gè)方面，它是一種薄膜磁性體存儲器，具備存儲器陣列；多條寫入字線；多條數(shù)據(jù)線；讀出寫入控制電路；多條主讀出字線；多條讀出字線；以及多個(gè)讀出字線驅(qū)動器。存儲器陣列具有配置成行列狀的多個(gè)磁性體存儲單元。存儲器陣列沿列方向被分割為多個(gè)區(qū)域。多個(gè)磁性體存儲單元的每一個(gè)包括其電阻值隨利用由第1和第2數(shù)據(jù)寫入電流產(chǎn)生的數(shù)據(jù)寫入磁場寫入的存儲數(shù)據(jù)的電平而變化的存儲部和與存儲部串聯(lián)連接的存儲單元選擇門。多條寫入字線對于多個(gè)區(qū)域共同地分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有第1電阻率的布線形成。多條寫入字線在數(shù)據(jù)寫入時(shí)為了流過第1數(shù)據(jù)寫入電流而根據(jù)行選擇結(jié)果有選擇地被激活。多條數(shù)據(jù)線分別與磁性體存儲單元的列對應(yīng)地被設(shè)置。讀出寫入控制電路在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來使第2數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流的每一電流流過多條數(shù)據(jù)線中的與已被選擇的列對應(yīng)的1條。多條主讀出字線對于多個(gè)區(qū)域共同地被設(shè)置，用具有第2電阻率的布線形成。多條讀出字線在多個(gè)區(qū)域中的每一區(qū)域分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有比第1和第2電阻率高的第3電阻率的布線形成。多條讀出字線的每一條與多條主讀出字線中的某一條對應(yīng)。多個(gè)讀出字線驅(qū)動器分別與多條讀出字線對應(yīng)地被設(shè)置。多個(gè)讀出字線驅(qū)動器的每一個(gè)在數(shù)據(jù)讀出時(shí)，隨著多條主讀出字線中的對應(yīng)的1條被激活，激活了多條讀出字線中的對應(yīng)的1條。多條讀出字線中的已被激活的至少1條使對應(yīng)的存儲單元選擇門導(dǎo)通。
因而，由于在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的兩者中可共用電阻值小的字線，故可謀求布線數(shù)目的削減和數(shù)據(jù)讀出工作的高速化。
按照本發(fā)明還有的另一個(gè)方面，它是一種薄膜磁性體存儲器，具備存儲器陣列；多條數(shù)據(jù)線；讀出寫入控制電路；多條字線；；以及字線電流控制電路。存儲器陣列具有配置成行列狀的多個(gè)磁性體存儲單元。多個(gè)磁性體存儲單元的每一個(gè)包括其電阻值隨利用由第1和第2數(shù)據(jù)寫入電流產(chǎn)生的數(shù)據(jù)寫入磁場寫入的存儲數(shù)據(jù)的電平而變化的存儲部和與存儲部串聯(lián)連接的存取晶體管。多條數(shù)據(jù)線分別與磁性體存儲單元的列對應(yīng)地被設(shè)置。讀出寫入控制電路在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來使第2數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流的每一電流流過多條數(shù)據(jù)線中的與已被選擇的列對應(yīng)的1條。多條字線分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條根據(jù)行選擇結(jié)果而被激活。多條字線中的已被激活的至少1條使對應(yīng)的存取晶體管導(dǎo)通。字線電流控制電路在數(shù)據(jù)寫入時(shí)，在多條字線中的已被激活的至少1條中形成第2數(shù)據(jù)寫入電流的電流路徑。字線電流控制電路在數(shù)據(jù)讀出時(shí)，在多條字線的每一條中隔斷電流路徑。
因而，由于在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的兩者中可共用字線，故可謀求布線數(shù)目的削減和數(shù)據(jù)讀出工作的高速化。
按照本發(fā)明還有的另一個(gè)方面，它是一種薄膜磁性體存儲器，具備存儲器陣列；多條寫入字線；字線驅(qū)動電路；多條數(shù)據(jù)線；讀出寫入控制電路；以及多條讀出字線。存儲器陣列具有配置成行列狀的多個(gè)磁性體存儲單元。多個(gè)磁性體存儲單元的每一個(gè)包括在由第1和第2數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下其電阻值隨已被寫入的存儲數(shù)據(jù)的電平而變化的存儲部和在數(shù)據(jù)讀出時(shí)用來使數(shù)據(jù)讀出電流通過存儲部的存儲單元選擇門。多條寫入字線分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，每2條構(gòu)成寫入字線對。構(gòu)成各寫入字線對的2條寫入字線至少在數(shù)據(jù)寫入時(shí)在存儲器陣列的一端導(dǎo)電性地連接。字線驅(qū)動電路被配置在存儲器陣列的另一端，用來在數(shù)據(jù)寫入時(shí)為了流過第1數(shù)據(jù)寫入電流而將與已被選擇的行對應(yīng)的構(gòu)成寫入字線對的2條寫入字線的每一條設(shè)定為第1和第2電壓的每一方。多條數(shù)據(jù)線分別與磁性體存儲單元的列對應(yīng)地被設(shè)置。讀出寫入控制電路在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來對于與已被選擇的列對應(yīng)的數(shù)據(jù)線分別供給第2數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流。多條讀出字線分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條用來在數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果使對應(yīng)的存儲單元選擇門導(dǎo)通。
因而，利用與已被選擇的存儲單元行對應(yīng)的寫入字線對形成往復(fù)電流通路，流過數(shù)據(jù)寫入電流。其結(jié)果，由于利用寫入字線的一半的數(shù)目的寫入字線對的選擇來進(jìn)行行選擇即可，故可簡化字線驅(qū)動電路的的結(jié)構(gòu)。再者，由于在磁性體存儲單元周邊產(chǎn)生的磁場利用分別流過構(gòu)成與已被選擇的存儲單元行對應(yīng)的寫入字線對的2條寫入字線的數(shù)據(jù)寫入電流而作用于互相抵消的方向，故可減少對于存儲單元周邊部的磁場噪聲。
按照本發(fā)明還有的另一個(gè)方面，它是一種薄膜磁性體存儲器，具備存儲器陣列；多條寫入字線；字線電流控制電路；字線驅(qū)動電路；多條數(shù)據(jù)線；讀出寫入控制電路；以及多條讀出字線。存儲器陣列具有配置成行列狀的多個(gè)磁性體存儲單元。多個(gè)磁性體存儲單元的每一個(gè)包括在由第1和第2數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下其電阻值隨已被寫入的存儲數(shù)據(jù)的電平而變化的存儲部和在數(shù)據(jù)讀出時(shí)用來使數(shù)據(jù)讀出電流通過存儲部的存儲單元選擇門。多條寫入字線分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條在每2個(gè)行中被共有。字線電流控制電路對于多條寫入字線中的已被激活的至少1條，在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來分別形成和隔斷第1數(shù)據(jù)寫入電流的電流路徑。字線驅(qū)動電路，在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來激活與已被選擇的行對應(yīng)的寫入字線。多條數(shù)據(jù)線，分別與磁性體存儲單元的列對應(yīng)地被設(shè)置。讀出寫入控制電路在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來對與已被選擇的列對應(yīng)的數(shù)據(jù)線分別供給第2數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流。多條讀出字線分別與磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條用來在數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果使對應(yīng)的存儲單元選擇門導(dǎo)通。各讀出字線在數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果與對應(yīng)的寫入字線一起有選擇地被激活。
因而，可減少讀出字線的信號傳送延遲，可實(shí)現(xiàn)數(shù)據(jù)讀出工作的高速化，同時(shí)，通過共有寫入字線WWL，可確保其布線間距并容易地確保剖面面積。因此，通過減少寫入字線的電流密度，可抑制電遷移的發(fā)生，謀求提高工作的可靠性。
通過參照附圖的后述的本發(fā)明的詳細(xì)說明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點(diǎn)會變得更加明白。

圖1是示出本發(fā)明實(shí)施例1 MRAM器件1的整體結(jié)構(gòu)的概略框圖。
圖2是用來詳細(xì)地說明實(shí)施例1的存儲器陣列10的結(jié)構(gòu)圖。
圖3是說明對于實(shí)施例1的存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
圖4是說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流和在MTJ存儲單元中產(chǎn)生的磁場的方向的概念圖。
圖5是示出字線驅(qū)動器30的結(jié)構(gòu)例的電路圖。
圖6是示出字線驅(qū)動器30的另一結(jié)構(gòu)例的電路圖。
圖7是在半導(dǎo)體襯底上形成的MTJ存儲單元的結(jié)構(gòu)圖。
圖8是用來說明實(shí)施例1的變例1的存儲器陣列10的結(jié)構(gòu)圖。
圖9是用來說明實(shí)施例1的變例2的存儲器陣列10的結(jié)構(gòu)圖。
圖10是用來說明實(shí)施例2的存儲器陣列10的結(jié)構(gòu)圖。
圖11是說明主讀出字線MRWL的配置的第1例的結(jié)構(gòu)圖。
圖12是說明主讀出字線MRWL的配置的第2例的結(jié)構(gòu)圖。
圖13是說明主讀出字線MRWL的配置的第3例的結(jié)構(gòu)圖。
圖14是用來說明實(shí)施例3的存儲器陣列10的結(jié)構(gòu)圖。
圖15是示出實(shí)施例3的字線的配置的結(jié)構(gòu)圖。
圖16是說明對于實(shí)施例3的存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
圖17是用來說明實(shí)施例3的變例1的存儲器陣列10的結(jié)構(gòu)圖。
圖18是說明對于實(shí)施例3的變例1的存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
圖19是用來說明實(shí)施例3的變例2的存儲器陣列10的結(jié)構(gòu)圖。
圖20是說明對于實(shí)施例3的變例2的存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
圖21是配置在半導(dǎo)體襯底上的實(shí)施例3的變例1和2的MTJ存儲單元的結(jié)構(gòu)圖。
圖22是用來說明實(shí)施例3的變例2的存儲器陣列10的結(jié)構(gòu)圖。
圖23是用來說明實(shí)施例4的存儲器陣列10和與其外圍電路的數(shù)據(jù)讀出有關(guān)的結(jié)構(gòu)圖。
圖24是說明對于實(shí)施例4的存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
圖25是示出實(shí)施例4的源線SL的配置例的結(jié)構(gòu)圖。
圖26是用來說明實(shí)施例4的變例1的存儲器陣列10和與其外圍電路的數(shù)據(jù)讀出有關(guān)的結(jié)構(gòu)圖。
圖27是用來說明實(shí)施例4的變例2的存儲器陣列10和與其外圍電路的數(shù)據(jù)讀出有關(guān)的結(jié)構(gòu)圖。
圖28是說明實(shí)施例5的寫入字線WWL的配置的概念圖。
圖29是用來說明實(shí)施例5的變例1的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖30是用來說明實(shí)施例5的變例2的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖31是用來說明實(shí)施例5的變例2的存儲器陣列中的行選擇工作的時(shí)序圖。
圖32是用來說明實(shí)施例5的變例3的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖33是用來說明實(shí)施例5的變例4的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖34是用來說明實(shí)施例5的變例4的存儲器陣列中的行選擇工作的時(shí)序圖。
圖35是示出實(shí)施例6的MTJ存儲單元的結(jié)構(gòu)圖。
圖36是在半導(dǎo)體襯底上配置了MTJ存儲單元MCD的情況的結(jié)構(gòu)圖。
圖37是說明對于MTJ存儲單元MCD的讀出工作和寫入工作的時(shí)序圖。
圖38是用來說明實(shí)施例6的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖39是用來說明實(shí)施例6的變例1的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖40是用來說明實(shí)施例6的變例2的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖41是用來說明實(shí)施例6的變例3的存儲器陣列10和其外圍電路的結(jié)構(gòu)圖。
圖42是示出具有磁隧道結(jié)部的存儲單元的結(jié)構(gòu)的概略圖。
圖43是說明來自MTJ存儲單元的數(shù)據(jù)讀出工作的概念圖。
圖44是說明對于MTJ存儲單元的數(shù)據(jù)寫入工作的概念圖。
圖45是說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流的方向與磁場方向的關(guān)系的概念圖。
圖46是示出以集成方式配置成行列狀的MTJ存儲單元的概念圖。
圖47是在半導(dǎo)體襯底上配置了的MTJ存儲單元的結(jié)構(gòu)圖。
圖48是示出使用了二極管的MTJ存儲單元的結(jié)構(gòu)的概略圖。
圖49是在半導(dǎo)體襯底上配置了圖48中示出的MTJ存儲單元時(shí)的結(jié)構(gòu)圖。以下，參照附圖詳細(xì)地說明本發(fā)明的實(shí)施例。圖1是示出本發(fā)明的實(shí)施例1的MRAM器件1的整體結(jié)構(gòu)的概略框圖。
參照圖1，MRAM器件1響應(yīng)于來自外部的控制信號CMD和地址信號ADD進(jìn)行隨機(jī)存取，進(jìn)行寫入數(shù)據(jù)DIN的輸入和讀出數(shù)據(jù)DOUT的輸出。
MRAM器件1具備響應(yīng)于控制信號CMD來控制MRAM器件1的整體工作的控制電路5和具有以n行×m列配置成行列狀的多個(gè)MTJ存儲單元的存儲器陣列10。存儲器陣列10的結(jié)構(gòu)在后面詳細(xì)地說明，但分別與MTJ存儲單元的行對應(yīng)地配置多條寫入字線WWL和讀出字線RWL，分別與MTJ存儲單元的列對應(yīng)地配置多條位線BL。
MRAM器件1還具備行譯碼器20，根據(jù)由地址信號ADD示出的行地址RA進(jìn)行存儲器陣列10中的行選擇；列譯碼器25，根據(jù)由地址信號ADD示出的列地址CA進(jìn)行存儲器陣列10中的列選擇；字線驅(qū)動器30，用來根據(jù)行譯碼器20的行選擇結(jié)果有選擇地激活讀出字線RWL和寫入字線WWL；字線電流控制電路40，用來在數(shù)據(jù)寫入時(shí)在寫入字線WWL中流過數(shù)據(jù)寫入電流；以及讀出/寫入控制電路50、60，用來在數(shù)據(jù)讀出和數(shù)據(jù)寫入時(shí)分別流過數(shù)據(jù)寫入電流和讀出電流。
讀出/寫入控制電路50、60控制存儲器陣列10的兩端部的位線BL的電壓電平，在位線BL中流過用來分別進(jìn)行數(shù)據(jù)寫入和數(shù)據(jù)讀出的數(shù)據(jù)寫入電流和讀出電流。
圖2是用來詳細(xì)地說明存儲器陣列10的結(jié)構(gòu)圖。
參照圖2，存儲器陣列10由具有排列成n行×m列的圖22中示出的結(jié)構(gòu)的MTJ存儲單元MC構(gòu)成。存儲器陣列10沿列方向被分割為兩個(gè)區(qū)域AR1和AR2。
在區(qū)域AR1和AR2的每一區(qū)域中獨(dú)立地設(shè)置讀出字線RWL。例如，與存儲單元的第1行對應(yīng)地設(shè)置的讀出字線被分割配置成與區(qū)域AR1對應(yīng)的讀出字線RWL11和與區(qū)域AR2對應(yīng)地設(shè)置的讀出字線RWL21。與其它各行對應(yīng)地配置的讀出字線也同樣地被分割配置在區(qū)域AR1和AR2的每一區(qū)域中。
再有，將存儲器陣列10分割為二這一點(diǎn)只不過是示例，本申請的發(fā)明的應(yīng)用不限定于這樣的情況。將以下說明的本申請的發(fā)明的實(shí)施例中的被分割的存儲器陣列10作為對象的例子，在將存儲器陣列分割為任意多個(gè)的情況下，可同樣地適用。
另一方面，與存儲單元的各行對應(yīng)地在區(qū)域AR1和AR2中共同地設(shè)置寫入字線WWL。因而，在存儲器陣列10整體中，配置寫入字線WWL1～WWLn。沿行方向配置讀出字線RWL1～RWLn和寫入字線WWL1～WWLn。
與存儲單元的各列對應(yīng)地沿列方向配置位線BL。因而，在存儲器陣列10整體中，配置位線BL1～BLm。
再有，以下，在總括地表示寫入字線、讀出字線和位線的情況下，分別使用符號WWL、RWL和BL來表示，在表示特定的寫入字線、讀出字線和位線的情況下，對這些符號附加添加字，以RWL11、RWL21那樣的方式來表示。
字線電流控制電路40具有分別與寫入字線WWL1～WWLn對應(yīng)地設(shè)置的電流控制晶體管41-1～41-n。電流控制晶體管41-1～41-n響應(yīng)于在數(shù)據(jù)寫入時(shí)已被激活的控制信號WE而導(dǎo)通，導(dǎo)電性地連接對應(yīng)的寫入字線WWL與接地電壓Vss。由此，可在已被激活為選擇狀態(tài)(高電壓狀態(tài)高電平)的寫入字線中流過數(shù)據(jù)寫入電流。
另一方面，在數(shù)據(jù)寫入以外時(shí)，由于控制信號WE未被激活，故電流控制晶體管41-1～41-n被關(guān)斷。因而，即使在已被激活的寫入字線WWL中，也不流過電流。
與讀出字線RWL11～RWL1n、讀出字線RWL21～RWL2n的每一條相對應(yīng)，設(shè)置子驅(qū)動器RSD11～RSD1n、RSD21～RSD2n。對于這些子驅(qū)動器供給共同的控制信號SD。各子驅(qū)動器根據(jù)控制信號SD的信號電平和對應(yīng)的寫入字線WWL的電壓，將對應(yīng)的讀出字線RWL激活為選擇狀態(tài)(高電壓狀態(tài)高電平)。
如已說明的那樣，由于為了發(fā)生在數(shù)據(jù)寫入方面所必要的磁場而必須流過較大的數(shù)據(jù)寫入電流(對于1條寫入字線來說，約幾mA)，故在金屬布線層中形成寫入字線WWL1～WWLn。該金屬布線層最好是電阻值小且抗電遷移的性能高的布線結(jié)構(gòu)。因而，配置寫入字線WWL的布線層最好加厚其厚度，形成比其它金屬布線層要厚，同時(shí)采用比其它金屬布線層電阻要低的金屬材料。例如，在其它的金屬布線層用鋁合金形成的情況下，用Cu(銅)布線來形成寫入字線WWL所形成的金屬布線層即可。
另一方面，為了實(shí)現(xiàn)存儲單元的高集成化，用多晶硅或多晶硅硅化物結(jié)構(gòu)在與存取晶體管ATR的柵相同的布線層中形成讀出字線RWL。在實(shí)施例1中，通過以這種方式分割配置電阻高的讀出字線RWL來縮短布線長度，利用與寫入字線WWL的分層結(jié)構(gòu)進(jìn)行與行選擇結(jié)果對應(yīng)的讀出字線RWL的激活，減少讀出字線RWL中的信號傳送延遲而不特別地增加布線層的數(shù)目或布線的數(shù)目。由此，在實(shí)現(xiàn)了存儲單元的高集成化的基礎(chǔ)上，可進(jìn)一步謀求數(shù)據(jù)讀出工作的高速化。
圖3是說明對于存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
首先，說明數(shù)據(jù)寫入時(shí)的工作。
字線驅(qū)動器30根據(jù)行譯碼器20的行選擇結(jié)果，將與選擇行對應(yīng)的寫入字線WWL的電壓驅(qū)動為選擇狀態(tài)(高電平)。在非選擇行中，寫入字線WWL的電壓電平仍維持為非選擇狀態(tài)(低電平接地電壓Vss)。
在數(shù)據(jù)寫入時(shí)，由于控制信號WE被激活為高電平，故根據(jù)電流控制晶體管41-1～41-n的導(dǎo)通，在與選擇行對應(yīng)的寫入字線WWL中流過數(shù)據(jù)寫入電流Ip。另一方面，由于控制信號SD被非激活為低電平，故即使寫入字線WWL被有選擇地驅(qū)動為高電平，各讀出字線RWL也不會被激活。
讀出/寫入控制電路50和60通過控制存儲器陣列10兩端的位線BL的電壓，產(chǎn)生與寫入數(shù)據(jù)的數(shù)據(jù)電平對應(yīng)的方向的數(shù)據(jù)寫入電流。例如，在寫入“1”的存儲數(shù)據(jù)的情況下，將讀出/寫入控制電路60一側(cè)的位線電壓設(shè)定為高電壓狀態(tài)(電源電壓Vcc)，將相反一側(cè)的讀出/寫入控制電路50一側(cè)的位線電壓設(shè)定為低電壓狀態(tài)(接地電壓Vss)。由此，在從讀出/寫入控制電路60朝向50的方向上，數(shù)據(jù)寫入電流+Iw流過位線BL。另一方面，在寫入“0”的存儲數(shù)據(jù)的情況下，將讀出/寫入控制電路50一側(cè)和60一側(cè)的位線電壓分別設(shè)定為高電壓狀態(tài)(電源電壓Vcc)和低電壓狀態(tài)(接地電壓Vss)，在從讀出/寫入控制電路50朝向60的方向上，數(shù)據(jù)寫入電流-Iw流過位線BL。
此時(shí)，沒有必要使數(shù)據(jù)寫入電流±Iw流過各位線BL，讀出/寫入控制電路50和60根據(jù)列譯碼器25的列選擇結(jié)果，可這樣來控制上述的位線BL的電壓，使數(shù)據(jù)寫入電流±Iw有選擇地流過與選擇列對應(yīng)的一部分位線。
圖4是說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流和在MTJ存儲單元中產(chǎn)生的磁場的方向的概念圖。
參照圖4，在數(shù)據(jù)寫入時(shí)，在寫入字線WWL中流過用來在+Hx方向上產(chǎn)生磁場H(WWL)的數(shù)據(jù)寫入電流Ip。另一方面，在位線BL中流過數(shù)據(jù)寫入電流+Iw或-Iw的電流，該電流與被寫入的數(shù)據(jù)電平相對應(yīng)用來在+Hy方向上或-Hy方向上產(chǎn)生磁場H(BL)。
因此，利用磁場H(WWL)與磁場H(BL)的組合，使之發(fā)生與星形特性線的外側(cè)區(qū)域相當(dāng)?shù)拇艌觯稍贛TJ存儲單元中的自由磁層VL中寫入與數(shù)據(jù)電平對應(yīng)的磁場的方向。
這樣，在數(shù)據(jù)寫入時(shí)，根據(jù)數(shù)據(jù)電平“1”、“0”，選擇反方向的數(shù)據(jù)寫入電流+Iw或-Iw的的某一方，通過將寫入字線WWL的數(shù)據(jù)寫入電流Ip與數(shù)據(jù)電平無關(guān)地固定為一定方向，可只用圖2中示出的電流控制晶體管41-1～41-n簡單地構(gòu)成字線電流控制電路40。此外，雖然圖中未詳細(xì)地示出，但由于也可與數(shù)據(jù)電平無關(guān)地將與選擇行對應(yīng)的寫入字線的電壓設(shè)定為恒定，故也可簡單地構(gòu)成字線驅(qū)動器30。
其次，說明數(shù)據(jù)讀出時(shí)的工作。
再次參照圖3，即使在數(shù)據(jù)讀出時(shí)，字線驅(qū)動器30也根據(jù)行譯碼器20的行選擇結(jié)果，將與選擇行對應(yīng)的寫入字線WWL的電壓驅(qū)動為選擇狀態(tài)(高電平)。在非選擇行中，寫入字線WWL的電壓電平仍維持為非選擇狀態(tài)(低電平接地電壓Vss)。
在數(shù)據(jù)讀出時(shí)，由于控制信號WE按原樣被非激活為低電平，故電流控制晶體管41-1～41-n維持關(guān)斷狀態(tài)。因而，即使在選擇行中，電流也不流過寫入字線WWL。另一方面，由于控制信號SD被激活為高電平，故子驅(qū)動器RSD11～RSD2n在選擇行中將對應(yīng)的讀出字線RWL激活為選擇狀態(tài)(高電平)。
在數(shù)據(jù)讀出工作之前，將位線BL例如預(yù)充電到高電壓狀態(tài)(電源電壓Vcc)。如果在選擇行中讀出字線RWL被激活為高電平，則對應(yīng)的存取晶體管ATR導(dǎo)通。據(jù)此，在MTJ存儲單元中，經(jīng)由存取晶體管ATR，在位線BL至接地電壓Vss之間形成讀出電流Is的電流路徑。
讀出/寫入控制電路50在數(shù)據(jù)讀出工作時(shí)對位線BL供給恒定的讀出電流Is。一般來說，讀出電流Is是比數(shù)據(jù)寫入時(shí)的位線電流±Iw小2個(gè)數(shù)量級的電流。例如，在數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流±Iw為10mA數(shù)量級的電流，而讀出電流Is為0.1mA數(shù)量級的電流。因而，在實(shí)施例1的結(jié)構(gòu)中，雖然在數(shù)據(jù)讀出時(shí)與選擇行對應(yīng)的寫入字線WWL也被激活為高電平，但在讀出字線RWL中卻不流過電流，而且，流過位線的讀出電流Is也小。因而，在數(shù)據(jù)讀出時(shí)進(jìn)行錯(cuò)誤的數(shù)據(jù)寫入、破壞MTJ存儲單元的存儲數(shù)據(jù)的可能性較低。
利用這樣的讀出電流Is，在位線BL中產(chǎn)生根據(jù)MTJ存儲單元的存儲數(shù)據(jù)的數(shù)據(jù)電平而不同的電壓降。在圖3中，作為一例，在被存儲的數(shù)據(jù)電平為“1”的情況下，如果將固定磁層FL與自由磁層VL的磁場方向定為相同，則在存儲數(shù)據(jù)為“1”的情況下，位線BL的電壓降ΔV1小，在存儲數(shù)據(jù)為“0”的情況下的位線BL的電壓降ΔV2比ΔV1大。通過檢測這些電壓降ΔV1和ΔV2的差，可從MTJ存儲單元高速地讀出數(shù)據(jù)。
圖5是示出字線驅(qū)動器30的結(jié)構(gòu)例的電路圖。
字線驅(qū)動器30具有與寫入字線WWL1～WWLn的每一條對應(yīng)地設(shè)置的倒相器31和倒相器32。各倒相器31響應(yīng)于控制信號WE而工作。另一方面，倒相器32響應(yīng)于作為控制信號WE的反轉(zhuǎn)信號的/WE而工作。即，倒相器31在數(shù)據(jù)寫入時(shí)工作，各倒相器32在數(shù)據(jù)讀出時(shí)工作。
行譯碼器20根據(jù)行地址RA，將行譯碼信號RD1～RDn中的與選擇行對應(yīng)的1個(gè)激活為低電平。行譯碼器20還生成被傳遞到子驅(qū)動器的控制信號SD。
將行譯碼信號RD1～RDn傳遞到字線驅(qū)動器30。在字線驅(qū)動器30中，倒相器31和倒相器32的每一個(gè)接受關(guān)于對應(yīng)的存儲單元行的行譯碼信號。例如，與寫入字線WWL1對應(yīng)地設(shè)置的倒相器31和倒相器32的每一個(gè)接受行譯碼信號RD1。倒相器31和倒相器32在被傳遞的行譯碼信號被激活為低電平的情況下，將對應(yīng)的寫入字線WWL激活為選擇狀態(tài)(高電平)。
在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的兩者中，與選擇行對應(yīng)的寫入字線WWL被激活為選擇狀態(tài)(高電平)。因而，即使在數(shù)據(jù)讀出時(shí)，在將寫入字線WWL從非選擇狀態(tài)(低電平)激活為選擇狀態(tài)(高電平)的過程中，在寫入字線WWL中也流過過渡性的充電電流。如果由于該過渡性的充電電流的緣故而發(fā)生超過圖4中示出的星形特性曲線的區(qū)域的磁場，則進(jìn)行錯(cuò)誤的數(shù)據(jù)寫入工作從而破壞MTJ存儲單元的存儲數(shù)據(jù)。另一方面，在數(shù)據(jù)寫入時(shí)，必須在寫入字線WWL中流過較大的數(shù)據(jù)寫入電流Ip。
因而，在字線驅(qū)動器30中，獨(dú)立地設(shè)置在數(shù)據(jù)寫入時(shí)用來對對應(yīng)的寫入字線WWL供給電流的倒相器31和在數(shù)據(jù)讀出時(shí)用來對對應(yīng)的寫入字線WWL進(jìn)行充電的倒相器32。根據(jù)數(shù)據(jù)寫入電流Ip的電流量，將倒相器31的電流驅(qū)動能力設(shè)定得比倒相器32的電流驅(qū)動能力大。另一方面，這樣來抑制倒相器32的電流驅(qū)動能力，使所發(fā)生的磁場位于圖4的星形特性線的內(nèi)側(cè)區(qū)域。
例如，可通過構(gòu)成倒相器31和32的MOS晶體管的晶體管尺寸的設(shè)計(jì)來進(jìn)行電流驅(qū)動能力的調(diào)整。由此，可進(jìn)一步防止MTJ存儲單元的存儲數(shù)據(jù)遭到破壞。
圖6是示出字線驅(qū)動器30的另一結(jié)構(gòu)例的電路圖。
參照圖6，字線驅(qū)動器30有與寫入字線WWL1～WWLn的每一條對應(yīng)地設(shè)置的倒相器31和用來供給倒相器31的工作電流的P型MOS晶體管33和34。MOS晶體管33和34被并列地配置于倒相器31與電源電壓Vcc之間。對晶體管33的柵輸入控制信號WE，對晶體管34的柵輸入控制信號WE的反轉(zhuǎn)信號/WE。因而，晶體管33在數(shù)據(jù)寫入時(shí)導(dǎo)通，晶體管34與數(shù)據(jù)讀出時(shí)相對應(yīng)而導(dǎo)通。
與圖5中的倒相器31同樣地設(shè)定晶體管33的電流驅(qū)動能力。另一方面，與圖5中的倒相器32同樣地設(shè)定晶體管34的電流驅(qū)動能力。通過作成這樣的結(jié)構(gòu)，也與圖5中示出的字線驅(qū)動器30的情況相同，能更可靠地防止數(shù)據(jù)讀出時(shí)的MTJ存儲單元的存儲數(shù)據(jù)遭到破壞。再者，圖6中示出的字線驅(qū)動器30可用比圖5中示出的字線驅(qū)動器30少的晶體管元件數(shù)目來構(gòu)成。
其次，說明MTJ存儲單元的實(shí)施例1的結(jié)構(gòu)。
也可基于與用現(xiàn)有技術(shù)已說明的圖47相同的結(jié)構(gòu)，在半導(dǎo)體襯底上形成存儲器陣列10中的MTJ存儲單元。但是，以下說明適合于即使在數(shù)據(jù)讀出時(shí)也進(jìn)行寫入字線WWL的激活來謀求數(shù)據(jù)讀出的高速化的實(shí)施例1的結(jié)構(gòu)的MTJ存儲單元的結(jié)構(gòu)。
圖7是說明在半導(dǎo)體襯底上形成的MTJ存儲單元的實(shí)施例1的結(jié)構(gòu)圖。
參照圖7，基于與圖47相同的結(jié)構(gòu)，在半導(dǎo)體主襯底SUB上形成存取晶體管ATR，與接地電壓Vss連接。此外，基于與圖47相同的結(jié)構(gòu)，在與存取晶體管ATR的柵130為同一的布線層中也可利用另一多晶硅層或多晶硅硅化物(policide)結(jié)構(gòu)來構(gòu)成讀出字線RWL。
另一方面，與圖47中示出的結(jié)構(gòu)不同，在金屬布線層M1和M2之間形成磁隧道結(jié)部MTJ。此外，在金屬布線層M2中形成位線BL，在金屬布線層M3中形成寫入字線WWL。通過作成這樣的結(jié)構(gòu)，將磁隧道結(jié)部MTJ配置成在高度方向上被讀出字線RWL和寫入字線WWL支撐。
由此，在數(shù)據(jù)讀出時(shí)，利用為了將寫入字線WWL和讀出字線RWL驅(qū)動為選擇狀態(tài)(高電平)而過渡性地產(chǎn)生的充電電流I(WWL)和I(RWL)，可在互相抵消的方向上設(shè)定在磁隧道結(jié)部MTJ中分別產(chǎn)生的磁場H(WWL)和H(RWL)的方向。其結(jié)果，從MTJ存儲單元的結(jié)構(gòu)上來看，也能更加可靠地防止在數(shù)據(jù)讀出時(shí)的過渡狀態(tài)中的存儲數(shù)據(jù)遭到破壞。圖8是用來說明實(shí)施例1的變例1的存儲器陣列10的結(jié)構(gòu)圖。
參照圖8，在實(shí)施例1的變例1中，與獨(dú)立地配置讀出字線RWL的區(qū)域AR1和AR2的每一區(qū)域相對應(yīng)，生成獨(dú)立的控制信號SD1和SD2。
區(qū)域AR1中的子驅(qū)動器RSD11～RSD1n響應(yīng)于控制信號SD1而工作，根據(jù)寫入字線WWL1～WWLn的激活來激活對應(yīng)的讀出字線RWL11～RWL1n。同樣，區(qū)域AR2中的子驅(qū)動器RSD21～RSD2n響應(yīng)于控制信號SD2而工作，根據(jù)寫入字線WWL1～WWLn的激活來激活對應(yīng)的讀出字線RWL21～RWL2n。由于關(guān)于其它的部分的結(jié)構(gòu)和工作與實(shí)施例相同，故不重復(fù)進(jìn)行說明。
由此，在分割配置讀出字線RWL的每個(gè)區(qū)域中，可獨(dú)立地進(jìn)行存儲單元存取。其結(jié)果，由于可不進(jìn)行對于在數(shù)據(jù)讀出時(shí)所不需要的存儲單元的存取，故可減少在數(shù)據(jù)讀出工作時(shí)消耗的電流以謀求低功耗化。再有，在實(shí)施例1的變例1中，在控制信號SD1和SD2的生成中必須反映列譯碼器25的列選擇結(jié)果。因而，或是將列選擇結(jié)果傳遞給行譯碼器20，或是用列譯碼器25直接生成控制信號SD1和SD2即可。圖9是用來說明實(shí)施例1的變例2的存儲器陣列10的結(jié)構(gòu)圖。
參照圖9，在實(shí)施例1的變例2中，在區(qū)域AR1和AR2的每個(gè)區(qū)域中分割配置讀出/寫入控制電路50和60。具體地說，與區(qū)域AR1相對應(yīng)，配置讀出/寫入控制電路50a和60a，與區(qū)域AR2相對應(yīng)，配置讀出/寫入控制電路50b和60b。由于其它的部分的結(jié)構(gòu)和工作與實(shí)施例1的變例1相同，故不重復(fù)進(jìn)行說明。
這樣，通過在設(shè)置獨(dú)立的讀出字線RWL的每個(gè)區(qū)域中配置讀出/寫入控制電路，可在這些區(qū)域的每一區(qū)域中獨(dú)立地進(jìn)行數(shù)據(jù)讀出和數(shù)據(jù)寫入工作。例如，可在區(qū)域AR1中進(jìn)行數(shù)據(jù)讀出工作，與其并行地在區(qū)域AR2中進(jìn)行數(shù)據(jù)寫入工作。其結(jié)果，在連續(xù)地進(jìn)行存儲器存取的情況下，可進(jìn)一步減少總體的存儲器存取時(shí)間。圖10是用來說明本發(fā)明實(shí)施例2的存儲器陣列10的結(jié)構(gòu)圖。
參照圖10，在實(shí)施例2中，與主讀出字線MRWL分層次地配置讀出字線RWL。與實(shí)施例1相同，在區(qū)域AR1和AR2中在每個(gè)存儲單元行中獨(dú)立地配置讀出字線RWL。因而，在存儲器陣列10的整體中，配置讀出字線RWL11～RWL1n、RWL21～RWL2n。與各自的讀出字線相對應(yīng)，設(shè)置子驅(qū)動器RSD11～RSD1n、RSD21～RSD2n。
沿列方向在區(qū)域AR1和AR2中共同地設(shè)置主讀出字線MRWL。在每L個(gè)(L自然數(shù))存儲單元行中配置主讀出字線MRWL。由此，各讀出字線RWL與主讀出字線MRWL1～MRWLj(j＝用n/L表示的自然數(shù))中的某一條相對應(yīng)。
在圖9中示出了作為一例在L＝4的情況下、即每4個(gè)存儲單元行配置1條主讀出字線MRWL的結(jié)構(gòu)。這樣，通過在每多個(gè)存儲單元行中配置主讀出字線MRWL，可將主讀出字線MRWL的條數(shù)削減為在每個(gè)存儲單元行中配置的寫入字線WWL的1/L。其結(jié)果，可不設(shè)置新的金屬布線層而共有已有的金屬布線層，在半導(dǎo)體襯底上形成主讀出字線MRWL作為低電阻布線。
利用4位的控制信號SD1～SD4來進(jìn)行從與1條主讀出字線MRWL對應(yīng)的4個(gè)存儲單元行中選擇1個(gè)的工作?；谛械刂稲A，例如利用行譯碼器20來生成控制信號SD1～SD4。將控制信號SD1～SD4傳遞到子驅(qū)動器RSD11～RSD1n、RSD21～RSD2n的每一個(gè)。如果將對應(yīng)的主讀出字線MRWL激活為選擇狀態(tài)，則各子驅(qū)動器根據(jù)控制信號SD1～SD4有選擇地激活對應(yīng)的4條(L條)的讀出字線RWL中的1條。
這樣，通過分割讀出字線RWL來縮短布線，與用金屬布線形成的低電阻值的主讀出字線MRWL作成分層結(jié)構(gòu)，與實(shí)施例1相同，可減少讀出字線RWL中的信號傳送延遲，實(shí)現(xiàn)數(shù)據(jù)讀出的高速化。
此外，在實(shí)施例2的結(jié)構(gòu)中，可相互獨(dú)立地進(jìn)行數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的讀出字線RWL和寫入字線WWL的激活的控制。其結(jié)果，在字線電流控制電路40中，將寫入字線WWL1～WWLn的每一條與接地電壓Vss連接即可，沒有必要設(shè)置在實(shí)施例1中示出的電流控制晶體管41-1～41-n。在實(shí)施例2的結(jié)構(gòu)中，寫入字線WWL在數(shù)據(jù)讀出時(shí)不會被激活，只在數(shù)據(jù)寫入時(shí)被激活。因而，在寫入字線WWL的激活時(shí)，可始終流過數(shù)據(jù)寫入電流Ip，沒有必要控制數(shù)據(jù)寫入電流Ip流過的電流路徑的形成/隔斷。這樣，也可簡化字線電流控制電路40的結(jié)構(gòu)。
圖11、12和13是分別說明主讀出字線MRWL的配置的第1、第2和第3例的結(jié)構(gòu)圖。
參照圖11，以與圖47相同的結(jié)構(gòu)配置存取晶體管ATR、位線BL、寫入字線WWL和讀出字線RWL。在與寫入字線WWL相同的金屬布線層M2中配置主讀出字線MRWL。
參照圖12，以與圖7相同的結(jié)構(gòu)配置存取晶體管ATR、位線BL、寫入字線WWL和讀出字線RWL。在與寫入字線WWL相同的金屬布線層M3中配置主讀出字線MRWL。
如圖11和圖12中所示，由于在每多個(gè)存儲單元行中配置的主讀出字線MRWL的條數(shù)少，故可配置在與寫入字線WWL相同的金屬布線層中。因此，可不設(shè)置新的金屬布線層而共有已有的金屬布線層，在半導(dǎo)體襯底上形成主讀出字線MRWL。
參照圖13，由于主讀出字線MRWL的條數(shù)少，故也可配置在MTJ存儲單元內(nèi)在層間連接中使用的金屬布線層M1中。即使作成這樣的結(jié)構(gòu)，也可不設(shè)置新的金屬布線層而配置主讀出字線MRWL。參照圖14，在實(shí)施例3中，在存儲器陣列10中利用共同的字線RWWL形成讀出字線和寫入字線。即，在實(shí)施例3的存儲器陣列10中，在每個(gè)存儲單元行中配置字線RWWL1～RWWLn，字線RWWL被數(shù)據(jù)讀出和時(shí)間寫入共用。字線電流控制電路40與字線RWWL1～RWWLn的每一條相對應(yīng)，具有電流控制晶體管41-1～41-n。
圖15是示出實(shí)施例3的字線的配置的結(jié)構(gòu)圖。
參照圖15，字線RWWL在與用低電阻材料形成的存取晶體管ATR的柵130相同的層中作為金屬布線來配置。作為形成存取晶體管ATR的柵的低電阻材料，例如可使用鎢等的金屬材料。由此，與現(xiàn)有的MTJ存儲單元的結(jié)構(gòu)相比，可省略以往配置了寫入字線WWL的金屬布線層(圖47中的金屬布線層M2)。由此，可削減金屬布線層的數(shù)目。
圖16是說明對于實(shí)施例3的存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
參照圖16，在數(shù)據(jù)寫入工作時(shí)和數(shù)據(jù)讀出工作時(shí)的兩者中，與選擇行對應(yīng)的字線RWWL的電壓被激活為選擇狀態(tài)(高電平)。但是，由于使電流控制晶體管41-1～41-n響應(yīng)于控制信號WE而工作，故對于字線RWWL來說，可只在數(shù)據(jù)寫入時(shí)流過電流。
這樣，圖16中的字線RWWL的數(shù)據(jù)寫入時(shí)的電壓波形與圖3中示出的數(shù)據(jù)寫入時(shí)的寫入字線WWL的電壓波形相等，數(shù)據(jù)讀出時(shí)的電壓波形與圖3中示出的讀出字線RWL的電壓波形相等。此外，字線RWWL的電流波形與圖3中示出的寫入字線WWL的電流波形相等。由此，使用字線RWWL，可對于由MTJ存儲單元構(gòu)成的存儲器陣列10進(jìn)行與實(shí)施例1相同的數(shù)據(jù)讀出和數(shù)據(jù)寫入。
由于字線RWWL為金屬布線，故電阻值小。因此，在數(shù)據(jù)寫入時(shí)，可確保數(shù)據(jù)寫入電流Ip。此外，即使在數(shù)據(jù)讀出時(shí)，由于高速地被充電、變化為選擇狀態(tài)(高電平)，故信號傳送延遲也小。
這樣，通過用低電阻材料形成存取晶體管ATR的柵，將在同一層中作為讀出字線RWL和寫入字線WWL被共用的字線作為低電阻的金屬布線來設(shè)置，可實(shí)現(xiàn)數(shù)據(jù)讀出工作的高速化，同時(shí)可實(shí)現(xiàn)因金屬布線層的數(shù)目的削減而引起的集成度的提高。圖17是用來說明實(shí)施例3的變例1的存儲器陣列10的結(jié)構(gòu)圖。
參照圖17，在實(shí)施例3的變例1的存儲器陣列10中示出了，即使不使用低電阻材料來形成存取晶體管ATR的柵的情況下，也可不將讀出字線作成分層結(jié)構(gòu)而實(shí)現(xiàn)數(shù)據(jù)讀出工作的高速化。
參照圖17，與各存儲單元行相對應(yīng)，沿行方向配置讀出字線RWL和寫入字線WWL。作為存儲器陣列10的整體，配置讀出字線RWL1～RWLn和寫入字線WWL1～WWLn。
在實(shí)施例3的變例1中，假定存取晶體管ATR的柵與實(shí)施例1和2相同，用多晶硅等來形成。據(jù)此，在與存取晶體管ATR的柵相同的布線層中用多晶硅等來形成讀出字線RWL。另一方面，由于為了在數(shù)據(jù)寫入時(shí)產(chǎn)生必要的磁場而流過充分的數(shù)據(jù)寫入電流Ip，利用例如銅或鋁合金等的低電阻材料在金屬布線層中來形成寫入字線WWL。
與各存儲單元行對應(yīng)的1組讀出字線RWL和寫入字線WWL在至少1個(gè)連接節(jié)點(diǎn)中導(dǎo)電性地連接。例如，讀出字線RWL1在包含連接節(jié)點(diǎn)Nc的至少1個(gè)節(jié)點(diǎn)中與寫入字線WWL1連接。
由此，即使在激活讀出字線RWL的情況下，通過用由低電阻材料形成的寫入字線WWL進(jìn)行分路，可減少讀出字線RWL的有效的布線電阻。即，在將讀出字線RWL從非選擇狀態(tài)(低電平)激活為選擇狀態(tài)(高電平)的情況下，由于對并聯(lián)連接了讀出字線RWL與寫入字線WWL的整體的字線進(jìn)行充電即可，故可減少讀出字線RWL的有效的布線電阻。由此，可抑制讀出字線RWL中的信號傳送延遲，實(shí)現(xiàn)數(shù)據(jù)讀出的高速化。
圖18是說明對于實(shí)施例3的變例1的數(shù)據(jù)讀出工作和數(shù)據(jù)寫入工作的時(shí)序圖。
參照圖18，在數(shù)據(jù)寫入工作時(shí)和數(shù)據(jù)讀出工作時(shí)的兩者中，導(dǎo)電性地連接的讀出字線RWL與寫入字線WWL的電壓波形相等。由于這些字線的電壓波形與圖16中已說明的字線RWWL的電壓波形相等，故不重復(fù)進(jìn)行說明。
此外，由于讀出字線RWL的電阻值與寫入字線WWL的電阻值相比大很多，故即使對于寫入字線WWL的電流，也可與圖16的情況大致同樣地設(shè)定，可確保數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流Ip。同樣，在數(shù)據(jù)寫入時(shí)在讀出字線RWL中產(chǎn)生的電流Ip’成為與數(shù)據(jù)寫入電流Ip相比小很多的值，故該電流Ip’不會對數(shù)據(jù)寫入產(chǎn)生不良影響。
另一方面，在數(shù)據(jù)讀出時(shí)，由于電流控制晶體管41-1～41-n響應(yīng)于控制信號WE而關(guān)斷，故對于寫入字線WWL和讀出字線RWL這兩者，與圖16的字線RWWL同樣地不流過電流。
由此，可對于用MTJ存儲單元構(gòu)成的存儲器陣列10進(jìn)行與在實(shí)施例1、2和3中已說明的同樣的數(shù)據(jù)讀出工作和數(shù)據(jù)寫入工作。圖19是用來說明實(shí)施例3的變例2的存儲器陣列10的結(jié)構(gòu)圖。
參照圖19，在實(shí)施例3的變例2中，與圖17的結(jié)構(gòu)相比，還配置漏泄電流隔斷電路70。在漏泄電流隔斷電路70還具備與m個(gè)存儲單元列對應(yīng)地分別設(shè)置的電流隔斷晶體管71-1～71-m這一點(diǎn)上不同。電流隔斷晶體管71-1～71-m的每一個(gè)連接在屬于對應(yīng)的存儲單元列的MTJ存儲單元中的存取晶體管ATR的源與接地電壓Vss之間。對于電流隔斷晶體管71-1～71-m的柵分別輸入控制信號WC1～WCm。再有，以下在總稱這些電流隔斷晶體管的情況下，只使用符號71來表示。
再次參照圖17，在實(shí)施例3的變例1的結(jié)構(gòu)下，由于導(dǎo)電性地連接讀出字線RWL與寫入字線WWL，故即使在數(shù)據(jù)寫入時(shí)，MTJ存儲單元MC中的存取晶體管ATR也導(dǎo)通。由于存取晶體管ATR的源端子與接地電壓Vss連接，故在數(shù)據(jù)寫入時(shí)，形成了位線BL(數(shù)據(jù)寫入電流±Iw)～磁隧道結(jié)部MTJ～存取晶體管ATR～接地電壓Vss的漏泄電流路徑。由于漏泄電流的緣故，產(chǎn)生了無用的功耗。
再次參照圖19，漏泄電流隔斷電路70使與成為與各自的位線對應(yīng)地設(shè)置的電流隔斷晶體管71-1～71-m中的數(shù)據(jù)寫入的對象的存儲單元列對應(yīng)的部分關(guān)斷。由此，隔斷使用圖17已說明的數(shù)據(jù)寫入時(shí)的漏泄電流路徑，可避免無用功耗的發(fā)生。再有，即使關(guān)斷電流隔斷晶體管71-1～71-m，也不會對流過位線BL和寫入字線WWL的電流產(chǎn)生影響，因此，可正常地進(jìn)行數(shù)據(jù)寫入工作。
圖20是說明對于實(shí)施例3的變例2的存儲器陣列10的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
參照圖20，如果用WC總括地表示控制信號WC1～WCm，則在數(shù)據(jù)寫入工作時(shí)，與成為數(shù)據(jù)寫入的對象的存儲單元列對應(yīng)地將控制信號WC1設(shè)定為低電平。響應(yīng)于此，對應(yīng)的電流隔斷晶體管關(guān)斷，將存取晶體管ATR的源與接地電壓Vss隔開。其結(jié)果，在成為數(shù)據(jù)寫入的對象的MTJ存儲單元中，可避免產(chǎn)生無用的漏泄電流。
另一方面，在上述的數(shù)據(jù)寫入時(shí)以外，與各電流隔斷晶體管對應(yīng)地將控制信號WC設(shè)定為高電平。由此，在數(shù)據(jù)讀出時(shí)，將各MTJ存儲單元中的存取晶體管ATR的源電壓設(shè)定為接地電壓Vss。因此，與實(shí)施例1至實(shí)施例3中已說明的相同，可正常地進(jìn)行對于用MTJ存儲單元構(gòu)成的存儲器陣列10的數(shù)據(jù)讀出。
其次，說明具有被寫入字線WWL分路了的讀出字線RWL的MTJ存儲單元的結(jié)構(gòu)。
圖21是配置在半導(dǎo)體襯底上的實(shí)施例3的變例1和2的MTJ存儲單元的結(jié)構(gòu)圖。
參照圖21，與在半導(dǎo)體主襯底SUB上形成的存取晶體管ATR的源/漏區(qū)110相當(dāng)?shù)膎型區(qū)域直接與接地電壓Vss連接。例如，關(guān)于屬于同一存儲單元行或存儲單元列的MTJ存儲單元，通過導(dǎo)電性地連接與源/漏區(qū)110相當(dāng)?shù)膎型區(qū)域相互間且一并地與接地電壓Vss連接，實(shí)現(xiàn)了有效的配置。
分別在第1和第2金屬布線層M1和M2中配置寫入字線WWL和位線BL。位線BL與磁隧道結(jié)部MTJ導(dǎo)電性地連接。磁隧道結(jié)部MTJ經(jīng)阻擋金屬140和金屬膜150與存取晶體管ATR的源/漏區(qū)120導(dǎo)電性地連接。
寫入字線WWL在至少1個(gè)連接節(jié)點(diǎn)中，利用在接觸孔中形成的金屬膜155與在與存取晶體管ATR的柵130相同的層中設(shè)置的讀出字線RWL導(dǎo)電性地連接。
這樣，采用了2層金屬布線層的簡單縱向結(jié)構(gòu)，可在半導(dǎo)體襯底上形成通過用由低電阻材料形成的寫入字線WWL對高電阻的讀出字線RWL進(jìn)行分路、可高速地進(jìn)行數(shù)據(jù)讀出的MTJ存儲單元。在圖19中，在實(shí)施例3的變例1的存儲器陣列10中示出了避免數(shù)據(jù)寫入時(shí)產(chǎn)生無用的漏泄電流的結(jié)構(gòu)，但即使在具有共同的字線RWWL的實(shí)施例3的存儲器陣列10中，也產(chǎn)生了同樣的漏泄電流。
圖22是用來說明實(shí)施例3的變例2的存儲器陣列10的結(jié)構(gòu)圖。
參照圖22，除了圖15中示出的實(shí)施例3的、與存儲單元的各行對應(yīng)地配置字線RWWL的存儲器陣列10的結(jié)構(gòu)外，還配置了與圖19同樣的漏泄電流隔斷電路70。漏泄電流隔斷電路70包含分別與m個(gè)存儲單元列對應(yīng)地設(shè)置的電流隔斷晶體管71-1～71-m。對于電流隔斷晶體管71-1～71-m的柵，分別輸入控制信號WC1～WCm。由于控制信號WC1～WCm的設(shè)定與在圖20中已說明的相同，故不重復(fù)進(jìn)行說明。
即使在配置字線RWWL的結(jié)構(gòu)中，由于在數(shù)據(jù)寫入時(shí)存取晶體管ATR導(dǎo)通，故如果形成位線BL～磁隧道結(jié)部MTJ～存取晶體管ATR～接地電壓Vss的漏泄電流路徑，則也消耗了無用的電流。
因而，與在實(shí)施例3的變例2中已說明的相同，在數(shù)據(jù)寫入時(shí)，關(guān)斷與電流隔斷晶體管71-1～71-m中的成為數(shù)據(jù)寫入的對象的存儲單元列對應(yīng)的部分。由此，可同樣地隔斷數(shù)據(jù)寫入時(shí)的漏泄電流路徑，可避免無用功耗的發(fā)生。參照圖23，在實(shí)施例4的結(jié)構(gòu)中，除了圖19中示出的實(shí)施例3的變例2的存儲器陣列10的結(jié)構(gòu)外，還配置在位線BL1～BLm中共同地設(shè)置的數(shù)據(jù)總線DB和數(shù)據(jù)讀出電路51。數(shù)據(jù)讀出電路51在數(shù)據(jù)讀出時(shí)對于數(shù)據(jù)總線DB供給讀出電流Is。
再者，在位線BL1～BLm的一端與數(shù)據(jù)總線DB之間分別配置列選擇門。列選擇門CSG1、CSG2、…響應(yīng)于列譯碼器25的列選擇結(jié)果而導(dǎo)通/關(guān)斷。在以下，總稱列選擇門CSG1、CSG2、…，也單單稱為列選擇門CSG。
因而，在與列選擇結(jié)果對應(yīng)的存儲單元列中，經(jīng)列選擇門CSG導(dǎo)電性地連接對應(yīng)的位線BL與數(shù)據(jù)總線DB。
由于其它的部分的結(jié)構(gòu)與圖19中示出的實(shí)施例3的變例2的存儲器陣列10相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
此外，在各存儲單元列中，將與存取晶體管ATR的源導(dǎo)電性地連接的布線總稱為源線SL。即，在存儲器陣列10的整體中，與存儲單元列的每一列相對應(yīng)，設(shè)置分別經(jīng)電流隔斷晶體管71-1～71-m與接地電壓Vss導(dǎo)電性地連接的源線SL1～SLm。
參照圖24，對于實(shí)施例4的存儲器陣列10的數(shù)據(jù)寫入時(shí)的位線BL、寫入字線WWL和讀出字線的電壓和電流的設(shè)定，除了將數(shù)據(jù)寫入時(shí)以外的位線BL的電壓電平不是設(shè)定為電源電壓Vcc而是設(shè)定為接地電壓Vss這一點(diǎn)外，由于與圖20相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
在圖23中，只圖示了與數(shù)據(jù)讀出有關(guān)的電路、即由數(shù)據(jù)總線DB和數(shù)據(jù)讀出電路51引起的讀出電流Is的供給，但將位線BL1～BLm的另一端分別與數(shù)據(jù)總線DB成對的數(shù)據(jù)總線/DB連接，通過將數(shù)據(jù)總線DB和/DB的電壓電平設(shè)定為高電壓狀態(tài)(Vcc)、低電壓狀態(tài)(Vss)的各一方，同樣地流過在實(shí)施例1至3中已說明的數(shù)據(jù)寫入電流±Iw，可進(jìn)行同樣的數(shù)據(jù)寫入工作。
此外，由于在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的控制信號WE和WC的信號電平的設(shè)定與圖20相同，故圖中予以省略。
其次，說明數(shù)據(jù)讀出時(shí)的工作。
在數(shù)據(jù)讀出之前，將各位線BL預(yù)充電到接地電壓Vss。
在數(shù)據(jù)讀出時(shí)，與已被選擇的存儲單元列對應(yīng)的位線BL經(jīng)列選擇門CSG與數(shù)據(jù)總線DB連接。數(shù)據(jù)讀出電路51利用與不同于接地電壓Vss的電壓連接的例如電源電壓Vcc來上拉數(shù)據(jù)總線DB，同時(shí)供給用來讀出數(shù)據(jù)的讀出電流Is。
其結(jié)果，對于已被選擇的存儲單元，形成數(shù)據(jù)讀出電路51～數(shù)據(jù)總線DB～列選擇門CSG～位線BL～磁隧道結(jié)部MTJ～存取晶體管ATR～源線SL～電流隔斷晶體管71～接地電壓Vss的電流路徑，流過讀出電流Is。
由此，在位線BL和數(shù)據(jù)總線DB中產(chǎn)生與隨存儲數(shù)據(jù)的電平而變化的、磁隧道結(jié)部MTJ的電阻值對應(yīng)的電壓變化。
數(shù)據(jù)讀出電路51根據(jù)數(shù)據(jù)總線DB的電壓電平設(shè)定讀出數(shù)據(jù)DOUT的電平。這樣，可將與已被存儲的數(shù)據(jù)電平對應(yīng)的磁隧道結(jié)部MTJ的電阻值的不同變換為電壓差而讀出。
在數(shù)據(jù)讀出時(shí)，響應(yīng)于行選擇結(jié)果，對應(yīng)的寫入字線WWL被有選擇地激活為高電平，與該寫入字線WWL導(dǎo)電性地連接的讀出字線RWL也同樣被激活為高電平。這樣，由于激活被用低電阻材料形成的寫入字線WWL分路了的讀出字線RWL，故可減少讀出字線RWL的有效的布線電阻，抑制讀出字線RWL的信號傳送延遲。
如上所述，通過將位線BL的預(yù)充電電壓定為接地電壓Vss，只將與已被選擇的存儲單元列對應(yīng)的位線充電到電源電壓Vcc即可。即，在其它的存儲單元列中，沒有必要每當(dāng)在位線BL中讀出數(shù)據(jù)時(shí)供給用來預(yù)充電到電源電壓Vcc的充電電流。其結(jié)果，可減少存儲器陣列10中的功耗。
此外，因?yàn)槭箶?shù)據(jù)寫入結(jié)束后的位線BL的電壓電平與預(yù)充電電平(接地電壓Vss)一致，故沒有必要在數(shù)據(jù)讀出時(shí)進(jìn)行新的預(yù)充電工作，可實(shí)現(xiàn)數(shù)據(jù)讀出的高速化。
再次參照圖23，如已說明的那樣，由于讀出電流Is流過數(shù)據(jù)總線DB～位線BL～存儲單元MC～源線SL～接地電壓Vss的路徑，故存在讀出電流路徑的電阻值隨已被選擇的存儲單元行的位置而變化、讀出電流的值發(fā)生變動的可能性。
這樣，如果讀出電流依賴于所選擇的存儲單元的位置而變動，則在存儲器陣列內(nèi)不能將數(shù)據(jù)讀出時(shí)的工作容限保持為相同，難以充分地確保MRAM器件整體的工作容限。其結(jié)果，存在產(chǎn)生在極端的情況下發(fā)生誤工作、成品率下降那樣的問題的可能性。
參照圖25，在實(shí)施例4的結(jié)構(gòu)下，在與位線BL相同的布線層(M2)中，以相同的形狀及相同的材料來配置源線SL。由此，將源線SL和位線BL的每單位長度的電阻值設(shè)計(jì)成同樣的值。
在以這種方式配置源線SL和位線BL的同時(shí)，如圖24中所示，通過在存儲器陣列的一側(cè)和相反一側(cè)分別設(shè)置各源線SL與接地電壓Vss的連接部位(即電流隔斷晶體管71)和供給讀出電流Is的數(shù)據(jù)總線DB與各位線BL的連接部位(即列選擇門CSG)，可與已被選擇的存儲單元行的位置無關(guān)地將讀出電流Is的電流路徑中包含的位線BL和源線SL的電阻值之和維持為大致恒定。
由此，可防止讀出電流Is的電流值依賴于已被選擇的存儲單元行而變動。其結(jié)果，可在存儲器陣列內(nèi)將數(shù)據(jù)讀出時(shí)的工作容限保持為相同，充分地確保MRAM器件整體的工作容限。
再有，必須將源線SL設(shè)計(jì)成與位線BL的每單位長度的電阻值相同，只要滿足該條件，也可在不同的金屬布線層中設(shè)置各自的布線。參照圖26，在實(shí)施例4的變例1的結(jié)構(gòu)中，與讀出字線RWL和寫入字線WWL平行地配置源線SL。在存儲器陣列10的整體中，與存儲單元行的每行相對應(yīng)，設(shè)置源線SL1～SLn。
將電流隔斷晶體管71分別配置在源線SL1～SLn與接地電壓Vss之間、在圖25中，示出與第1～3、第(n-1)和第n行對應(yīng)的電流隔斷晶體管71-1～71-3、71-(n-1)和71-n。
通過作成這樣的結(jié)構(gòu)，為了隔斷數(shù)據(jù)寫入時(shí)的漏泄電流路徑以避免無用的功耗，對于控制源線SL與接地電壓Vss之間的連接/非連接的電流隔斷晶體管71的控制信號，可共用寫入字線電壓或行譯碼信號。其結(jié)果，由于沒有必要特別地生成圖19中的控制信號WE1～WEm，故可簡化外圍電路的結(jié)構(gòu)。
由于其它的部分的結(jié)構(gòu)與圖23中示出的實(shí)施例4的存儲器陣列10相同，故不重復(fù)進(jìn)行詳細(xì)的說明。此外，關(guān)于對于在存儲器陣列10中配置的各存儲單元MC的數(shù)據(jù)讀出和數(shù)據(jù)寫入，由于與實(shí)施例4的情況相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
再者，與實(shí)施例4中的位線BL和源線SL相同，設(shè)計(jì)成各源線SL和數(shù)據(jù)總線DB的每單位長度的布線電阻為同樣的值，同時(shí)，如圖26中所示，通過在存儲器陣列的一側(cè)和相反一側(cè)分別設(shè)置各源線SL與接地電壓Vss的連接部位(即電流隔斷晶體管71)和數(shù)據(jù)總線DB與數(shù)據(jù)讀出電路51的連接部位，可與已被選擇的存儲單元列的位置無關(guān)地將讀出電流Is的電流路徑中包含的位線BL和源線SL的電阻值之和維持為大致恒定。
由此結(jié)果，可防止讀出電流Is的電流值依賴于已被選擇的存儲單元列而變動。因而，可在存儲器陣列內(nèi)將數(shù)據(jù)讀出時(shí)的工作容限保持為相同，充分地確保MRAM器件整體的工作容限。
再有，與在實(shí)施例4中已說明的相同，必須將各源線SL和數(shù)據(jù)總線DB設(shè)計(jì)成每單位長度的電阻為同樣的值，只要滿足該條件，也可在不同的金屬布線層中設(shè)置各自的布線。參照圖27，在實(shí)施例4的變例2的結(jié)構(gòu)中，新設(shè)置沿列方向配置的、與接地電壓Vss連接的虛設(shè)位線DMBL。源線SL1～SLn的每一條經(jīng)電流隔斷晶體管71-1～71-n與虛設(shè)位線DMBL導(dǎo)電性地連接。
由于其它的部分的結(jié)構(gòu)與圖26中示出的實(shí)施例4的變例1的存儲器陣列10相同，故不重復(fù)進(jìn)行詳細(xì)的說明。此外，關(guān)于對在存儲器陣列10中配置的各存儲單元MC的數(shù)據(jù)讀出和數(shù)據(jù)寫入，由于可與實(shí)施例4的情況同樣地進(jìn)行，故不重復(fù)進(jìn)行詳細(xì)的說明。
在圖26中示出的實(shí)施例4的變例1的結(jié)構(gòu)中，通過適當(dāng)?shù)嘏渲迷淳€SL和數(shù)據(jù)總線DB，可抑制依賴于已被選擇的存儲單元列的讀出電流的變動，在存儲器陣列內(nèi)使數(shù)據(jù)讀出時(shí)的工作容限一致。
但是，在圖26的結(jié)構(gòu)中，由于讀出電流路徑中包含的位線BL的布線長度依賴于已被選擇的存儲單元行的位置而變化，故存在電流路徑的電阻值發(fā)生變動、讀出電流的值也發(fā)生變動的可能性。
因而，在實(shí)施例4的變例2的結(jié)構(gòu)中，與實(shí)施例4的變例1同樣地配置數(shù)據(jù)總線DB和源線SL，同時(shí)，即使在虛設(shè)位線DMBL與各位線BL之間，也設(shè)計(jì)成使每單位長度的布線電阻值相同。再者，如圖27中所示，在存儲器陣列的一側(cè)和相反一側(cè)分別設(shè)置虛設(shè)位線DMBL與接地電壓Vss的連接部位和供給讀出電流Is的數(shù)據(jù)總線DB與各位線BL的連接部位(即列選擇門CSG)。其結(jié)果，可與已被選擇的存儲單元行的位置無關(guān)地將讀出電流Is的電流路徑中包含的位線BL和虛設(shè)位線DMBL的布線電阻之和維持為大致恒定。由此，可防止讀出電流Is依賴于已被選擇的存儲單元行而變動。
通過如上述那樣配置位線BL、虛設(shè)位線DMBL、源線SL和數(shù)據(jù)總線DB，可不依賴于已被選擇的存儲單元行和存儲單元列、即所選擇的存儲單元的位置，將讀出電流路徑的布線電阻的總和大致定為恒定值。其結(jié)果，可進(jìn)一步穩(wěn)定地確保MRAM器件的數(shù)據(jù)讀出時(shí)的工作容限。參照圖28，在實(shí)施例5的結(jié)構(gòu)中，與存儲單元行的每行對應(yīng)地配置的寫入字線WWL在每2條的組中構(gòu)成寫入字線對。
例如，鄰接的寫入字線WWL1和WWL2構(gòu)成寫入字線對WWLP1。寫入字線WWL2起到在數(shù)據(jù)寫入時(shí)流過與寫入字線WWL1反方向的數(shù)據(jù)寫入電流的互補(bǔ)的寫入字線/WWL1的功能。寫入字線WWL1經(jīng)晶體管QD1與電源電壓Vcc導(dǎo)電性地連接。另一方面，寫入字線WWL2(/WWL1)與接地電壓Vss導(dǎo)電性地連接。
在以后的存儲單元行中，也同樣地配置寫入字線WWL。利用經(jīng)晶體管QD2與電源電壓Vcc導(dǎo)電性地連接的寫入字線WWL3和寫入字線WWL4(/WWL3)，構(gòu)成寫入字線對WWLP2，以此為開始，在每2個(gè)存儲單元行中，與奇數(shù)行對應(yīng)的寫入字線WWL經(jīng)驅(qū)動晶體管與電源電壓Vcc導(dǎo)電性地連接。另一方面，與偶數(shù)行對應(yīng)的寫入字線WWL與接地電壓Vss導(dǎo)電性地連接。
各驅(qū)動晶體管與行選擇結(jié)果對應(yīng)地被激活。例如，在選擇了第1或第2存儲單元行的情況下，驅(qū)動晶體管QD1導(dǎo)通。據(jù)此，在構(gòu)成寫入字線對WWLP1的寫入字線WWL1和寫入字線WWL2(/WWL1)中，在互為相反的方向上流過數(shù)據(jù)寫入電流。這樣，在實(shí)施例5的結(jié)構(gòu)中，在每2個(gè)存儲單元行中形成的每個(gè)寫入字線對中進(jìn)行存儲單元行的選擇。
以下，在總稱寫入字線對和驅(qū)動晶體管的情況下，分別僅使用符號WWLP和QD來表示，同時(shí)，在表示特定的寫入字線對和驅(qū)動晶體管的情況下，附加添加字，如WWLP1和QD1那樣來表示。此外，用WWL總括地表示構(gòu)成寫入字線對WWLP的寫入字線的一方、即與第奇數(shù)個(gè)存儲單元行對應(yīng)的寫入字線，用/WWL總括地表示構(gòu)成寫入字線對WWLP的寫入字線的另一方、即與第偶數(shù)個(gè)存儲單元行對應(yīng)的寫入字線。
在夾住存儲器陣列10、與設(shè)置驅(qū)動晶體管QD的區(qū)域相反一側(cè)的區(qū)域中，導(dǎo)電性地連接形成同一寫入字線對的寫入字線WWL和/WWL。由此，對于形成與已被選擇的存儲單元行對應(yīng)的寫入字線對的WWL和/WWL來說，數(shù)據(jù)寫入電流Ip作為往復(fù)電流而流動。
在從根據(jù)列選擇結(jié)果而流動的數(shù)據(jù)寫入電流Ip和±Iw這兩者施加了數(shù)據(jù)寫入磁場的情況下，在各存儲單元行中隔開1列配置MTJ存儲單元，以使單一的磁性體存儲單元成為數(shù)據(jù)寫入的對象，即不同時(shí)使多個(gè)存儲單元成為數(shù)據(jù)寫入的對象。
這樣，通過利用寫入字線對形成往復(fù)電流通路，由于在每2行中設(shè)置驅(qū)動晶體管QD即可，故可簡化字線驅(qū)動器30的結(jié)構(gòu)。
此外，由于流過與已被選擇的存儲單元行對應(yīng)的寫入字線WWL的數(shù)據(jù)寫入電流+Ip產(chǎn)生的周邊磁場與流過寫入字線/WWL的數(shù)據(jù)寫入電流-Ip產(chǎn)生的周邊磁場在互相抵消的方向上起作用，故可減少對于存儲單元周邊部分的磁場噪聲。參照圖29，在實(shí)施例5的變例1的結(jié)構(gòu)中，寫入字線WWL被鄰接的存儲單元行間共有。例如，由第1和第2存儲單元行共有1條寫入字線WWL1。對于以后的存儲單元行，也同樣地配置寫入字線WWL。寫入字線WWL1～WWLn(N用n/2表示的自然數(shù))分別經(jīng)電流控制晶體管41-1～41-N與接地電壓Vss連接。
此外，各寫入字線WWL與對應(yīng)的2行部分的讀出字線RWL導(dǎo)電性地連接。例如，分別與第1和第2存儲單元行對應(yīng)的讀出字線RWL1和RWL2與寫入字線WWL1導(dǎo)電性地連接。由此，利用分路減少數(shù)據(jù)讀出時(shí)的讀出字線RWL的實(shí)質(zhì)性的電阻值，可減少讀出字線RWL中的傳送延遲，謀求數(shù)據(jù)讀出的高速化。
再者，通過共有寫入字線WWL，可減少存儲器陣列10整體中的寫入字線WWL的配置條數(shù)。其結(jié)果，由于可使用2行部分的布局區(qū)域來配置寫入字線WWL，故例如通過充分地確保其布線寬度，可充分地確保剖面面積。
由此，在必須流過較大的數(shù)據(jù)寫入電流的寫入字線WWL中，可減少電流密度，避免起因于電遷移的布線間短路或布線斷線等的危險(xiǎn)性，謀求工作的穩(wěn)定。參照圖30，在實(shí)施例5的變例2的結(jié)構(gòu)中，各讀出字線RWL與寫入字線WWL導(dǎo)電性地連接。由此，利用寫入字線WWL對各讀出字線RWL進(jìn)行分路，可減少數(shù)據(jù)讀出時(shí)的傳送延遲。
如已說明的那樣，在這樣的結(jié)構(gòu)中，利用字線驅(qū)動器30有選擇地驅(qū)動寫入字線WWL。
在圖30的結(jié)構(gòu)中，每2個(gè)存儲單元行形成1組，利用2條寫入字線WWL形成1對寫入字線對WWLP。例如，利用分別與第1行和第2行對應(yīng)的寫入字線WWL1和寫入字線WWL2(/WWL1)形成寫入字線對WWLP1。
形成同一寫入字線對WWLP的2條寫入字線WWL和/WWL經(jīng)短路晶體管42導(dǎo)電性地連接。即，與各寫入字線對WWLP對應(yīng)地配置短路晶體管42。各短路晶體管42響應(yīng)于在數(shù)據(jù)寫入時(shí)被激活為高電平的控制信號WE而導(dǎo)通。再有，關(guān)于短路晶體管，在總稱的情況下，也單單使用符號42來表示，在表示特定的短路晶體管的情況下，附加添加字，如42-1那樣來表示。
在圖30中，有代表性地示出與第1和第2存儲單元行對應(yīng)地配置的短路晶體管42-1和與第3和第4存儲單元行對應(yīng)地配置的短路晶體管42-2。
圖31是說明具有圖30中示出的結(jié)構(gòu)的存儲器陣列中的數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的每一時(shí)候的行選擇工作的時(shí)序圖。
與第i(i1～n的奇數(shù)的自然數(shù))存儲單元行對應(yīng)的讀出行譯碼信號RRDi在第i存儲單元行作為數(shù)據(jù)讀出的對象被選擇了的情況下被激活為高電平。同樣，寫入行譯碼信號WRDi在數(shù)據(jù)寫入時(shí)在第i存儲單元行作為數(shù)據(jù)寫入的對象被選擇了的情況下被激活為高電平。讀出行譯碼信號/RRDi是讀出行譯碼信號RRDi的反轉(zhuǎn)信號，寫入行譯碼信號/WRDi是寫入行譯碼信號WRDi的反轉(zhuǎn)信號。
寫入字線WWLi在數(shù)據(jù)寫入時(shí)在與同一寫入字線對WWLP對應(yīng)的第i和第(i+1)存儲單元行的某一行被選擇了的情況下被激活為高電平。構(gòu)成同一寫入字線對的另一方的寫入字線/WWLi和與非選擇存儲單元行對應(yīng)的寫入字線WWL的每一條被設(shè)定為低電平(接地電壓Vss)。
再者，在數(shù)據(jù)寫入時(shí)，由于各短路晶體管42導(dǎo)通，故利用形成與已被選擇的存儲單元行對應(yīng)的寫入字線對WWLP的寫入字線WWL和/WWL，可將數(shù)據(jù)寫入電流Ip作為往復(fù)電流來流動。
即，在數(shù)據(jù)寫入時(shí)，必須將形成與已被選擇的存儲單元行對應(yīng)的寫入字線對的寫入字線WWL和/WWL分別設(shè)定為電源電壓Vcc和接地電壓Vss。
另一方面，由于讀出字線RWLi與寫入字線WWLi導(dǎo)電性地連接，故其電壓電平與寫入字線WWLi同樣地設(shè)定。
因而，在數(shù)據(jù)讀出時(shí)，必須獨(dú)立地進(jìn)行各寫入字線WWL的激活(高電平)。因而，在關(guān)斷各短路晶體管42的同時(shí)，必須有選擇地只將已被選擇的存儲單元行對應(yīng)的寫入字線WWL設(shè)定為電源電壓Vcc(高電平電壓)。
這樣，對于分別與奇數(shù)行和偶數(shù)行對應(yīng)的寫入字線WWL，必須設(shè)置結(jié)構(gòu)不同的字驅(qū)動器。
在圖30中，有代表性地說明與寫入字線WWL1對應(yīng)地設(shè)置的寫入字驅(qū)動器WDa1的結(jié)構(gòu)和與寫入字線WWL2(/WWL1)對應(yīng)地設(shè)置的寫入字驅(qū)動器/WDa1的結(jié)構(gòu)。
再次參照圖30，寫入字驅(qū)動器WDa1具有邏輯門LG11，輸出寫入行譯碼信號WRD1與WRD2的“或”(OR)運(yùn)算結(jié)果；邏輯門LG13，輸出邏輯門LG11的輸出信號與讀出行譯碼信號RRD1之間的“或非”(NOR)運(yùn)算結(jié)果；以及P型MOS晶體管Q11和N型MOS晶體管Q12，分別導(dǎo)電性地連接在電源電壓Vcc和接地電壓Vss與寫入字線WWL1之間。對晶體管Q11和Q12的柵輸入邏輯門LG13的輸出信號。
通過作成這樣的結(jié)構(gòu)，如果寫入字驅(qū)動器WDa1在數(shù)據(jù)寫入時(shí)將寫入行譯碼信號WRD1和WRD2的某一方激活為高電平，則響應(yīng)于邏輯門LG13的輸出信號的朝向低電平的變化，導(dǎo)電性地連接寫入字線WWL1與電源電壓Vcc。在寫入行譯碼信號WRD1和WRD2這兩者都被非激活為低電平的情況下，因?yàn)檫壿嬮TLG13的輸出信號被設(shè)定為低電平，故寫入字驅(qū)動器WDa1將寫入字線WWL1與接地電壓Vss導(dǎo)電性地連接。
另一方面，對于寫入字線WWL2(/WWL1)設(shè)置的寫入字驅(qū)動器/WDa1具有分別導(dǎo)電性地連接在電源電壓Vcc和接地電壓Vss與寫入字線WWL2之間的P型MOS晶體管Q13和N型MOS晶體管Q14。對晶體管Q13和Q14的柵輸入讀出行譯碼信號/RRD2。
在數(shù)據(jù)寫入時(shí)，由于與行選擇結(jié)果無關(guān)地將讀出行譯碼信號/RRD2設(shè)定為高電平，故寫入字驅(qū)動器/WDa1根據(jù)晶體管Q14的導(dǎo)通，將寫入字線WWL2(/WWL1)與接地電壓Vss導(dǎo)電性地連接。
在數(shù)據(jù)寫入時(shí)，由于短路晶體管42-1響應(yīng)于控制信號WE的激活(高電平)而導(dǎo)通，故在選擇第1或第2存儲單元行、將寫入字線WWL1設(shè)定為電源電壓Vcc的情況下，利用寫入字線WWL1和寫入字線WWL2(/WWL1)形成往復(fù)通路，流過數(shù)據(jù)寫入電流Ip。
另一方面，在數(shù)據(jù)讀出時(shí)，因?yàn)閷懭胄凶g碼信號WRD1和WRD2這兩者都被非激活為低電平，故寫入字驅(qū)動器WDa1在讀出行譯碼信號RRD1被激活為高電平的情況下，響應(yīng)于邏輯門LG13的輸出信號的朝向低電平的變化，導(dǎo)電性地連接寫入字線WWL1與電源電壓Vcc。由此，與寫入字線WWL1導(dǎo)電性地連接的讀出字線RWL1也被激活為高電平。
同樣，寫入字驅(qū)動器/WDa1響應(yīng)于讀出行譯碼信號/RRD2的激活(低電平)，經(jīng)晶體管Q13將寫入字線WWL2與接地電壓Vss導(dǎo)電性地連接。
在數(shù)據(jù)讀出時(shí)，由于短路晶體管42-1被關(guān)斷，故寫入字線WWL1和寫入字線WWL2分別獨(dú)立地被激活為高電平。據(jù)此，讀出字線RWL1和讀出字線RWL2也根據(jù)行選擇結(jié)果分別獨(dú)立地被激活為高電平(電源電壓Vcc)。
對于以后的存儲單元行，對于奇數(shù)行的寫入字線，設(shè)置作成與寫入字驅(qū)動器WDa1同樣的結(jié)構(gòu)的寫入字驅(qū)動器，對于與偶數(shù)行對應(yīng)的寫入字線/WWL，配置作成與寫入字驅(qū)動器/WDa1同樣的結(jié)構(gòu)的寫入字驅(qū)動器。
通過作成這樣的結(jié)構(gòu)，利用布線電阻小的寫入字線WWL對讀出字線RWL進(jìn)行分路以謀求數(shù)據(jù)讀出的高速化，同時(shí)，可利用形成往復(fù)通路的寫入字線對，流過數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流Ip，可減少對于存儲單元外部的磁噪聲。參照圖32，在實(shí)施例5的變例3的結(jié)構(gòu)中，與圖8中示出的實(shí)施例2的結(jié)構(gòu)相同，分層次地配置讀出字線。再者，與實(shí)施例4的情況相同，由鄰接的存儲單元行來共有寫入字線WWL。
與圖8相同，在獨(dú)立地配置讀出字線RWL的區(qū)域AR1和AR2中分別配置子字驅(qū)動器RSD11～RSD1n、RSD21～RSD2n。分別與共有同一寫入字線WWL的2個(gè)存儲單元行對應(yīng)的子字驅(qū)動器根據(jù)共同的該寫入字線WWL的激活，激活對應(yīng)的讀出字線RWL。
但是，與第奇數(shù)存儲單元行對應(yīng)的子字驅(qū)動器響應(yīng)于控制信號SD1的激活而工作。同樣，與第偶數(shù)存儲單元行對應(yīng)的子字驅(qū)動器響應(yīng)于控制信號SD2的激活而工作?？刂菩盘朣D1在選擇了第奇數(shù)存儲單元行的情況下被激活。另一方面，控制信號SD2在選擇了第偶數(shù)存儲單元行的情況下被激活。
因而，在鄰接的存儲單元間共有寫入字線WWL的同時(shí)，在不新設(shè)置主讀出字線的情況下，可分層次地分割配置讀出字線RWL以縮短其布線。
由于其它的部分的結(jié)構(gòu)與圖8相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
其結(jié)果，可減少各讀出字線RWL的布線電阻以謀求數(shù)據(jù)讀出的高速化，同時(shí)通過共有寫入字線WWL，可確保其布線間距，容易地確保剖面面積。因此，減少寫入字線WWL中的電遷移的發(fā)生的可能性，可進(jìn)一步謀求提高工作的可靠性。
另外，在將讀出字線RWL作成分層結(jié)構(gòu)的同時(shí)、在區(qū)域AR1和AR2中分別獨(dú)立地進(jìn)行數(shù)據(jù)讀出和數(shù)據(jù)寫入工作用的圖9的結(jié)構(gòu)中，也可謀求寫入字線WWL的共有。在實(shí)施例5的變例4的結(jié)構(gòu)中，在謀求將讀出字線RWL作成分層結(jié)構(gòu)的同時(shí)，與圖30中示出的結(jié)構(gòu)相同，在由在每2個(gè)存儲單元行中形成的1對寫入字線對WWLP形成的往復(fù)通路中流過數(shù)據(jù)寫入電流Ip。
參照圖33，在獨(dú)立地配置讀出字線RWL的區(qū)域AR1和AR2的每一區(qū)域中配置各自由倒相器構(gòu)成的子字驅(qū)動器RSI11～RSI1n、RSI21～RSI2n。子字驅(qū)動器RSI11～RSI1n、RSI21～RSI2n的每一個(gè)響應(yīng)于控制信號SD的激活而工作。在控制信號SD為非激活狀態(tài)的情況下，與對應(yīng)的寫入字線WWL的電壓無關(guān)，各讀出字線RWL被維持為非激活狀態(tài)。
子字驅(qū)動器RSI11～RSI1n、RSI21～RSI2n的每一個(gè)與圖32中示出的子字驅(qū)動器RSD11～RSD1n、RSD21～RSD2n不同，反轉(zhuǎn)對應(yīng)的寫入字線WWL的電壓電平，驅(qū)動對應(yīng)的讀出字線RWL。
在圖34中示出說明具有圖33中示出的結(jié)構(gòu)的存儲器陣列中的數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的每一時(shí)候的行選擇工作的時(shí)序圖。
與圖31同樣地設(shè)定讀出行譯碼信號RRDi、/RRDi和寫入行譯碼信號WRDi、/WRDi。
在數(shù)據(jù)讀出時(shí)，為了將與非選擇行對應(yīng)的讀出字線RWL設(shè)定為接地電壓Vss，在圖33的結(jié)構(gòu)中，必須將與非選擇行對應(yīng)的寫入字線的電壓設(shè)定為電源電壓Vcc。
因而，在數(shù)據(jù)讀出時(shí)，與已被選擇的存儲單元行對應(yīng)的寫入字線WWL被激活為低電平。與圖30的情況相同，在數(shù)據(jù)讀出時(shí)，由于各短路晶體管42被關(guān)斷，故可獨(dú)立地在每個(gè)存儲單元行中設(shè)定寫入字線WWL的電壓。
再者，在數(shù)據(jù)讀出時(shí)，由于控制信號SD被激活(高電平)，故在已被選擇的存儲單元行中，讀出字線RWL被激活為高電平(電源電壓Vcc)。這樣，可有選擇地激活與行選擇結(jié)果對應(yīng)的1條讀出字線RWL。
在數(shù)據(jù)寫入時(shí)，在選擇了與同一寫入字線對WWLP對應(yīng)的第i和第(i+1)存儲單元行的某一行的情況下，寫入字線WWLi被激活為低電平(接地電壓Vss)。構(gòu)成同一寫入字線對的另一方的寫入字線/WWLi和與非選擇的存儲單元行對應(yīng)的寫入字線WWL分別被設(shè)定為高電平(電源電壓Vcc)。
與圖30的情況相同，在數(shù)據(jù)寫入時(shí)，由于短路晶體管42導(dǎo)通，故利用形成與已被選擇的存儲單元行對應(yīng)的寫入字線對WWLP的寫入字線WWL和/WWL，可作為往復(fù)電流流過數(shù)據(jù)寫入電流Ip。
另一方面，在數(shù)據(jù)寫入時(shí)，由于控制信號SD被非激活(低電平)，故各讀出字線RWL被設(shè)定為非激活狀態(tài)(低電平接地電壓Vss)。
因而，與圖30的情況相同，對于分別與奇數(shù)行和偶數(shù)行對應(yīng)的寫入字線WWL，必須設(shè)置結(jié)構(gòu)不同的字驅(qū)動器。在圖33中，有代表性地說明與寫入字線WWL1對應(yīng)地設(shè)置的寫入字驅(qū)動器WDb1的結(jié)構(gòu)和與寫入字線WWL2(/WWL1)對應(yīng)地設(shè)置的寫入字驅(qū)動器/WDb1的結(jié)構(gòu)。
再次參照圖33，寫入字驅(qū)動器WDb1具有邏輯門LG21，輸出寫入行譯碼信號/WRD1與/WRD2的“與”(AND)運(yùn)算結(jié)果；邏輯門LG23，輸出邏輯門LG21的輸出信號與讀出行譯碼信號/RRD1的“與非”(NAND)運(yùn)算結(jié)果；以及P型MOS晶體管Q21和N型MOS晶體管Q22，分別導(dǎo)電性地連接在電源電壓Vcc和接地電壓Vss與寫入字線WWL1之間。對晶體管Q21和Q22的柵輸入邏輯門LG23的輸出信號。
通過作成這樣的結(jié)構(gòu)，如果寫入字驅(qū)動器WDb1在數(shù)據(jù)寫入時(shí)將寫入行譯碼信號/WRD1和/WRD2的某一方激活為低電平，則響應(yīng)于邏輯門LG23的輸出信號的朝向高電平的變化，導(dǎo)電性地連接寫入字線WWL1與接地電壓Vss。在寫入行譯碼信號/WRD1和/WRD2這兩者都被非激活為高電平的情況下，因?yàn)檫壿嬮TLG23的輸出信號被設(shè)定為低電平，故寫入字驅(qū)動器WDb1將寫入字線WWL1與電源電壓Vcc導(dǎo)電性地連接。
另一方面，對于寫入字線WWL2(/WWL1)設(shè)置的寫入字驅(qū)動器/WDb1具有分別導(dǎo)電性地連接在電源電壓Vcc和接地電壓Vss與寫入字線WWL2之間的P型MOS晶體管Q23和N型MOS晶體管Q24。對晶體管Q23和Q24的柵輸入讀出行譯碼信號RRD2。
在數(shù)據(jù)寫入時(shí)，由于與行選擇結(jié)果無關(guān)地將讀出行譯碼信號RRD2非激活為低電平，故寫入字驅(qū)動器/WDb1將寫入字線WWL2(/WWL1)與電源電壓Vcc導(dǎo)電性地連接。
在數(shù)據(jù)寫入時(shí)，由于短路晶體管42-1響應(yīng)于控制信號WE的激活(高電平)而導(dǎo)通，故在選擇例如第1或第2存儲單元行、將寫入字線WWL1設(shè)定為接地電壓Vss的情況下，利用寫入字線WWL1和寫入字線WWL2(/WWL1)形成往復(fù)通路，流過數(shù)據(jù)寫入電流Ip。
另一方面，在數(shù)據(jù)讀出時(shí)，因?yàn)閷懭胄凶g碼信號/WRD1和/WRD2這兩者都被設(shè)定為高電平，故寫入字驅(qū)動器WDb1在讀出行譯碼信號/RRD1被激活為低電平的情況下，響應(yīng)于邏輯門LG22的輸出信號的朝向高電平的變化，導(dǎo)電性地連接寫入字線WWL1與接地電壓Vss。由此，利用對應(yīng)的子字驅(qū)動器RSI11或RSI21，將與寫入字線WWL1導(dǎo)電性地連接的讀出字線RWL1激活為高電平。
在數(shù)據(jù)讀出時(shí)，寫入字驅(qū)動器/WDb1響應(yīng)于讀出行譯碼信號/RRD2的激活(高電平)，經(jīng)晶體管Q23將寫入字線WWL2與接地電壓Vss導(dǎo)電性地連接。
在數(shù)據(jù)讀出時(shí)，由于短路晶體管42-1被關(guān)斷，故寫入字線WWL1和寫入字線WWL2分別根據(jù)行選擇結(jié)果獨(dú)立地被激活為低電平。據(jù)此，讀出字線RWL1和讀出字線RWL2也利用對應(yīng)的子字驅(qū)動器分別被激活為高電平(電源電壓Vcc)。
即使對于以后的存儲單元行，對于奇數(shù)行的寫入字線，也設(shè)置作成與寫入字驅(qū)動器WDb1同樣的結(jié)構(gòu)的寫入字驅(qū)動器，對于與偶數(shù)行對應(yīng)的寫入字線/WWL，也配置作成與寫入字驅(qū)動器/WDb1同樣的結(jié)構(gòu)的寫入字驅(qū)動器。
通過作成這樣的結(jié)構(gòu)，利用讀出字線RWL的分層結(jié)構(gòu)可實(shí)現(xiàn)數(shù)據(jù)讀出的高速化，同時(shí)，利用數(shù)據(jù)寫入電流Ip的往復(fù)通路可實(shí)現(xiàn)磁噪聲的降低。
參照圖35，實(shí)施例6的MTJ存儲單元MCD與圖48中示出的結(jié)構(gòu)相同，具備磁隧道結(jié)部MTJ和存取二極管DM。在MTJ存儲單元MCD中，在分割地配置讀出字線RWL和寫入字線WWL這一點(diǎn)上與圖48中示出的結(jié)構(gòu)不同。將位線BL配置在與寫入字線WWL和讀出字線RWL交叉的方向上，與磁隧道結(jié)部MTJ導(dǎo)電性地連接。
存取二極管DM以從磁隧道結(jié)部MTJ朝向讀出字線RWL的方向?yàn)檎较?，連接在兩者之間。寫入字線WWL不與其它布線連接，接近于磁隧道結(jié)部MTJ而被設(shè)置。
參照圖36，在半導(dǎo)體主襯底SUB上形成的N型區(qū)NWL相當(dāng)于存取二極管DM的陰極。在半導(dǎo)體襯底上將MTJ存儲單元配置成行列狀的情況下，例如，對屬于同一行的MTJ存儲單元，通過導(dǎo)電性地連接N型區(qū)NWL相互之間，可不特別地設(shè)置讀出字線RWL而實(shí)現(xiàn)圖25中示出的存取二極管DM與讀出字線RWL的連接關(guān)系。在圖36中，示出了形成N型阱作為N型區(qū)的例子，但也可屬于電阻值更小的n+擴(kuò)散區(qū)來代替N型阱?；蛘?，也可在另外的金屬布線層中配置讀出字線RWL。
在N型區(qū)NWL上設(shè)置的P型區(qū)PAR相當(dāng)于存取二極管DM的陽極。P型區(qū)PAR經(jīng)阻擋金屬140和金屬膜150與磁隧道結(jié)部MTJ導(dǎo)電性地連接。
在金屬布線層M1和M2中分別配置寫入字線WWL和位線BL。將位線BL配置成與磁隧道結(jié)部MTJ連接。
由于位線BL與磁隧道結(jié)部MTJ之間的距離比寫入字線WWL與磁隧道結(jié)部MTJ之間的距離小，故即使在流過同一電流量的情況下，由流過位線BL的數(shù)據(jù)寫入電流產(chǎn)生的磁場比由流過寫入字線WWL的數(shù)據(jù)寫入電流產(chǎn)生的磁場大。
因而，為了對磁隧道結(jié)部MTJ供給強(qiáng)度大致相同的數(shù)據(jù)寫入磁場，對于寫入字線WWL來說，必須流過比位線BL大的數(shù)據(jù)寫入電流。為了減小布線電阻，在金屬布線層中形成位線BL和寫入字線WWL。但是，如果流過布線的電流密度過大，則存在發(fā)生起因于電遷移現(xiàn)象的斷線或布線間短路、在工作的可靠性方面導(dǎo)致障礙的情況。因此，希望抑制數(shù)據(jù)寫入電流流過的布線的電流密度。
因而，在半導(dǎo)體襯底上配置實(shí)施例6的MTJ存儲單元MCD的情況下，通過使寫入字線WWL的剖面面積比更接近于磁隧道結(jié)部MTJ的位線BL的剖面面積大，可抑制必須流過大的數(shù)據(jù)寫入電流的寫入字線WWL的電流密度，提高M(jìn)RAM器件的可靠性。
此外，利用抗電遷移的性能高的材料形成與磁隧道結(jié)部MTJ的距離大的、必須流過更大的數(shù)據(jù)寫入電流的金屬布線(在圖36中，是寫入字線WWL)這一點(diǎn)，在提高可靠性方面也有效果。例如，在用鋁合金(Al合金)形成其它的金屬布線的情況下，必須考慮抗電遷移的性能的某種金屬布線用銅(Cu)形成即可。
參照圖37，在數(shù)據(jù)寫入時(shí)，將讀出字線RWL、即N型區(qū)NWL的電壓設(shè)定為高電平(電源電壓Vcc)。在數(shù)據(jù)讀出時(shí)，在讀出字線RWL中不流過電流。
對與已被選擇的存儲單元行對應(yīng)的寫入字線WWL施加電源電壓Vcc，流過數(shù)據(jù)寫入電流Ip。此外，即使對于位線BL，也根據(jù)寫入數(shù)據(jù)的數(shù)據(jù)電平，通過將位線BL的兩端的各一方設(shè)定為電源電壓Vcc和接地電壓Vss，可在位線BL中流過與寫入數(shù)據(jù)的數(shù)據(jù)電平對應(yīng)的數(shù)據(jù)寫入電流±Iw。
利用以這種方式流過的數(shù)據(jù)寫入電流Ip和±Iw，進(jìn)行對于MTJ存儲單元的數(shù)據(jù)寫入。此時(shí)，因?yàn)閷⒆x出字線RWL設(shè)定為電源電壓Vcc，故在數(shù)據(jù)寫入時(shí)可靠地關(guān)斷存取二極管DM。因而，與圖42中示出的MTJ存儲單元相比，可謀求數(shù)據(jù)寫入工作的穩(wěn)定。
其次，說明數(shù)據(jù)讀出時(shí)的工作。
在數(shù)據(jù)讀出之前，將位線BL預(yù)充電到接地電壓Vss。
與作為數(shù)據(jù)讀出的對象的存儲單元MCD對應(yīng)的讀出字線RWL在數(shù)據(jù)讀出時(shí)被驅(qū)動為激活狀態(tài)(低電平接地電壓Vss)。據(jù)此，由于存取二極管DM被正偏置，故讀出電流Is流過位線BL～磁隧道結(jié)部MTJ～存取二極管DM～讀出字線RWL(接地電壓Vss)的路徑，可進(jìn)行數(shù)據(jù)讀出。
具體地說，通過用讀出電流Is放大在位線BL中產(chǎn)生的電壓變化，可進(jìn)行在磁隧道結(jié)部MTJ中被存儲的數(shù)據(jù)的讀出。
參照圖38，在實(shí)施例6的存儲器陣列10的結(jié)構(gòu)中，配置具有圖35中示出的結(jié)構(gòu)的、配置成行列狀的MTJ存儲單元MCD。與MTJ存儲單元MCD的各行相對應(yīng)，配置寫入字線WWL和讀出字線RWL。在各寫入字線WWL與接地電壓Vss之間，配置電流控制晶體管。各電流控制晶體管響應(yīng)于控制信號WE的激活而導(dǎo)通。
在圖38中，有代表性地示出與第1至第4存儲單元行對應(yīng)的讀出字線RWL1～RWL4、寫入字線WWL1～WWL4和電流控制晶體管41-1～41-4。
各讀出字線RWL與對應(yīng)于同一存儲單元行的寫入字線WWL導(dǎo)電性地連接。由此，利用由電阻值低的金屬布線形成的寫入字線WWL對在N型區(qū)中形成的、電阻值比較高的讀出字線RWL進(jìn)行分路。通過在多個(gè)節(jié)點(diǎn)中連接兩者，可進(jìn)一步減小時(shí)間常數(shù)。由此，可減少讀出字線RWL中的信號傳送延遲，實(shí)現(xiàn)數(shù)據(jù)讀出工作的高速化。
字線驅(qū)動器30具有響應(yīng)于各寫入字線WWL而設(shè)置的字驅(qū)動器。在圖38中，有代表性地示出與第1至第4存儲單元行對應(yīng)的字驅(qū)動器WD1～WD4。此外，在總稱這些字驅(qū)動器的情況下，單單使用符號WD。
各字驅(qū)動器WD從電源節(jié)點(diǎn)和接地節(jié)點(diǎn)接受電源電壓Vcc和接地電壓Vss的供給。特別是，經(jīng)在與位線BL相同的方向上設(shè)置的虛設(shè)位線DMBL進(jìn)行接地電壓Vss的供給。
各字驅(qū)動器WD在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)的兩者中，在選擇了對應(yīng)的存儲單元行的情況下，將對應(yīng)的寫入字線WWL與電源電壓Vcc連接。在非選擇的情況下，將對應(yīng)的寫入字線WWL與接地電壓Vss連接。
通過作成這樣的結(jié)構(gòu)，在數(shù)據(jù)寫入時(shí)，可對于與已被選擇的存儲單元行對應(yīng)的寫入字線WWL流過數(shù)據(jù)寫入電流Ip。
用來對位線BL供給數(shù)據(jù)寫入電流±Iw的電路結(jié)構(gòu)的圖示被省略，但與實(shí)施例1的情況相同，通過控制位線BL的兩端電壓，可流過數(shù)據(jù)寫入電流±Iw。
與實(shí)施例4相同，利用數(shù)據(jù)讀出電路51供給數(shù)據(jù)讀出時(shí)的讀出電流Is。經(jīng)數(shù)據(jù)總線DB和配置在數(shù)據(jù)總線DB與位線BL之間的列選擇門CSG來供給讀出電流Is。
在數(shù)據(jù)讀出時(shí)，與非選擇行對應(yīng)的讀出字線RWL被設(shè)定為高電壓狀態(tài)(高電平)，與選擇行對應(yīng)的讀出字線RWL被激活為接地電壓Vss。由此，在選擇行中，存取二極管DM的PN結(jié)被正偏置，讀出電流Is在數(shù)據(jù)總線DB～列選擇門CSG～位線BL～磁隧道結(jié)部MTJ～存取二極管DM～讀出字線RWL～字驅(qū)動器WD～虛設(shè)位線DMBL～接地電壓Vss的電流路徑中流過。
因而，通過與圖26中的源線SL和數(shù)據(jù)總線DB同樣地設(shè)計(jì)數(shù)據(jù)總線DB和讀出字線RWL的配置，可與已被選擇的存儲單元列的位置無關(guān)地將讀出電流路徑的電阻值大致保持為恒定。
此外，通過與圖27同樣地設(shè)計(jì)虛設(shè)位線DMBL和位線BL的配置，與實(shí)施例4及其變例相同，可與已被選擇的存儲單元行的位置無關(guān)地將讀出電流路徑的電阻值的總和大致保持為恒定。
這樣，即使在配置了適合于高集成化的MTJ存儲單元MCD的存儲器陣列中，也可抑制依賴于已被選擇的存儲單元的位置的讀出電流的變動，可穩(wěn)定地確保MRAM器件的數(shù)據(jù)讀出時(shí)的工作容限。參照圖39，在實(shí)施例6的變例1的結(jié)構(gòu)中，與實(shí)施例5及其變例2、4相同，使用形成往復(fù)電流通路的寫入字線對來流過數(shù)據(jù)寫入電流。
與圖2相同，在區(qū)域AR1和AR2的每一區(qū)域中獨(dú)立地設(shè)置各讀出字線RWL。利用反轉(zhuǎn)與同一存儲單元行對應(yīng)的寫入字線WWL的電壓狀態(tài)的驅(qū)動倒相器來驅(qū)動各讀出字線RWL。分別與讀出字線RWL對應(yīng)地配置驅(qū)動倒相器。在區(qū)域AR1和AR2中共同地設(shè)置寫入字線WWL。由此，由于能縮短布線長度來減少讀出字線RWL的布線電阻，故可實(shí)現(xiàn)數(shù)據(jù)讀出的高速化。
此外，在將寫入字線WWL設(shè)定為非選擇狀態(tài)(低電平)的情況下，由于對應(yīng)的讀出字線RWL的電壓被設(shè)定為高電平，故可靠地確保存取二極管DM的反偏置狀態(tài)。各驅(qū)動倒相器分別與區(qū)域AR1和AR2相對應(yīng)，利用與圖38同樣地設(shè)置的虛設(shè)位線DMBL1和DMBL2供給接地電壓Vss。
在圖39中，有代表性地示出與第1至第3存儲單元行對應(yīng)的讀出字線RWL11～RWL13、RWL21～RWL23、寫入字線WWL11～WWL13、WWL21-WWL23和驅(qū)動倒相器DIV11～DIV13、DIV21～DIV23。寫入字線WWL1和寫入字線WWL2(/WWL1)形成寫入字線對WWLP1，在兩者之間配置短路晶體管42-1。對于以后的存儲單元行，也同樣地配置讀出字線、寫入字線和驅(qū)動倒相器。
對于與第奇數(shù)的存儲單元行對應(yīng)的寫入字線WWL，配置具有與圖33中示出的寫入字驅(qū)動器WDb1相同的結(jié)構(gòu)的寫入字驅(qū)動器。同樣，對于與第偶數(shù)的存儲單元行對應(yīng)的寫入字線WWL，配置具有與圖33中示出的寫入字驅(qū)動器/WDb1相同的結(jié)構(gòu)的寫入字驅(qū)動器。
用來對位線BL供給數(shù)據(jù)寫入電流±Iw的電路結(jié)構(gòu)的圖示被省略，但與實(shí)施例1的情況相同，通過控制位線BL的兩端電壓，可流過數(shù)據(jù)寫入電流±Iw。
通過作成這樣的結(jié)構(gòu)，在數(shù)據(jù)寫入時(shí)，利用與已被選擇的存儲單元行對應(yīng)的寫入字線對WWLP形成往復(fù)電流通路，可流過數(shù)據(jù)寫入電流Ip。由此，可謀求外圍電路的簡化和磁場噪聲的減少。
此外，通過與圖26中的源線SL和數(shù)據(jù)總線DB同樣地設(shè)計(jì)數(shù)據(jù)總線DB和讀出字線RWL的配置，在區(qū)域AR1和AR2的每一區(qū)域中，可與已被選擇的存儲單元列的位置無關(guān)地將讀出電流路徑的電阻值大致保持為恒定。
再者，通過與圖27已說明的同樣地設(shè)計(jì)虛設(shè)位線DMBL1、DMBL2和位線BL的配置，在區(qū)域AR1和AR2的每一區(qū)域中，可與已被選擇的存儲單元行的位置無關(guān)地將讀出電流路徑的電阻值的總和大致保持為恒定。
此外，雖然圖中沒有示出，但如果在獨(dú)立地配置讀出字線RWL的每個(gè)區(qū)域中配置數(shù)據(jù)總線DB和數(shù)據(jù)讀出電路51，則在存儲器陣列10內(nèi)，可與已被選擇的存儲單元的位置無關(guān)地將讀出電流路徑的電阻值的總和大致保持為恒定。
這樣，在配置了適合于高集成化的MTJ存儲單元MCD的存儲器陣列中，即使在形成往復(fù)電流通路、作成在寫入字線WWL中流過數(shù)據(jù)寫入電流的結(jié)構(gòu)的情況下，也可抑制依賴于已被選擇的存儲單元的位置的讀出電流的變動，可穩(wěn)定地確保MRAM器件的數(shù)據(jù)讀出時(shí)的工作容限。參照圖40，在實(shí)施例6的變例2的結(jié)構(gòu)中，與實(shí)施例5的變例1和3相同，可謀求寫入字線WWL的共有。在每鄰接的2個(gè)存儲單元行中共有寫入字線WWL。
與圖39相同，在區(qū)域AR1和AR2的每一區(qū)域中獨(dú)立地設(shè)置各讀出字線RWL。在區(qū)域AR1和AR2中共同地設(shè)置寫入字線WWL。此外，與寫入字線WWL分層次地配置讀出字線RWL。由此，由于能縮短布線長度來減少讀出字線RWL的布線電阻，故可實(shí)現(xiàn)數(shù)據(jù)讀出的高速化。
利用反轉(zhuǎn)對應(yīng)的寫入字線WWL的電壓狀態(tài)的驅(qū)動倒相器來驅(qū)動各讀出字線RWL。分別與讀出字線RWL對應(yīng)地配置驅(qū)動倒相器。各驅(qū)動倒相器利用與圖39同樣地設(shè)置的虛設(shè)位線DMBL1和DMBL2供給接地電壓Vss。
分別與共有同一寫入字線WWL的2個(gè)存儲單元行對應(yīng)的驅(qū)動倒相器在共同的該寫入字線WWL被設(shè)定為非選擇狀態(tài)(低電平)的情況下，將對應(yīng)的讀出字線RWL的電壓設(shè)定為高電平。因而，能可靠地使與非選擇狀態(tài)的存儲單元行對應(yīng)的存取二極管DM的每一個(gè)反偏置。
在各寫入字線WWL與接地電壓Vss之間，配置電流控制晶體管。各電流控制晶體管響應(yīng)于控制信號WE的激活而導(dǎo)通。
在圖40中，有代表性地示出與第1至第4存儲單元行對應(yīng)的讀出字線RWL11～RWL14、RWL21～RWL24、驅(qū)動倒相器DIV11～DIV14、DIV21～DIV24、寫入字線WWL1、WWL2和電流控制晶體管41-1～41-2。寫入字線WWL1被第1和第2存儲單元行共有，寫入字線WWL2被第3和第4存儲單元行共有。對于以后的存儲單元行，也同樣地配置讀出字線、寫入字線和驅(qū)動倒相器。
用來對位線BL供給數(shù)據(jù)寫入電流±Iw的電路結(jié)構(gòu)的圖示被省略，但與實(shí)施例1的情況相同，通過控制位線BL的兩端電壓，可流過數(shù)據(jù)寫入電流±Iw。
通過作成這樣的結(jié)構(gòu)，共有寫入字線WWL，可減少存儲器陣列10整體中的寫入字線WWL的配置條數(shù)。其結(jié)果，由于可使用2行部分的布局區(qū)域來配置寫入字線WWL，故例如通過充分地確保其布線寬度，可充分地確保剖面面積。
由此，在必須流過較大的數(shù)據(jù)寫入電流的寫入字線WWL中，可減少電流密度，避免起因于電遷移的布線間短路或布線斷線等的危險(xiǎn)性，謀求MRAM器件的工作的穩(wěn)定。
此外，通過與圖26中的源線SL和數(shù)據(jù)總線DB同樣地設(shè)計(jì)數(shù)據(jù)總線DB和讀出字線RWL的配置，在區(qū)域AR1和AR2的每一區(qū)域中，可與已被選擇的存儲單元列無關(guān)地將讀出電流路徑的電阻值大致保持為恒定。
再者，通過與圖27已說明的同樣地設(shè)計(jì)虛設(shè)位線DMBL1、DMBL2和位線BL的配置，在區(qū)域AR1和AR2的每一區(qū)域中，可與已被選擇的存儲單元行的位置無關(guān)地將讀出電流路徑的電阻值的總和大致保持為恒定。
此外，雖然圖中沒有示出，但如果在獨(dú)立地配置讀出字線RWL的每個(gè)區(qū)域中配置數(shù)據(jù)總線DB和數(shù)據(jù)讀出電路51，則在存儲器陣列10內(nèi)，可與已被選擇的存儲單元的位置無關(guān)地將讀出電流路徑的電阻值的總和大致保持為恒定。
這樣，在配置了適合于高集成化的MTJ存儲單元MCD的存儲器陣列中，即使作成在鄰接的存儲單元間共有寫入字線WWL的結(jié)構(gòu)的情況下，也可抑制依賴于已被選擇的存儲單元的位置的讀出電流的變動，可穩(wěn)定地確保MRAM器件的數(shù)據(jù)讀出時(shí)的工作容限。參照圖41，在實(shí)施例6的變例3的結(jié)構(gòu)中，在配置了圖48中示出的MTJ存儲單元MC電流隔斷晶體管的存儲器陣列中，利用往復(fù)電流通路流過數(shù)據(jù)寫入電流。
對于配置成行列狀的存儲單元MC電流隔斷晶體管的存儲單元行和存儲單元列，分別配置字線WL和位線BL。
各字線WL被字驅(qū)動器驅(qū)動。對于與第奇數(shù)存儲單元行對應(yīng)的字線WL，配置具有與圖33中示出的寫入字驅(qū)動器WDb1相同的結(jié)構(gòu)的字驅(qū)動器。同樣，對于與第偶數(shù)的存儲單元行對應(yīng)的字線WL，配置具有與圖33中示出的寫入字驅(qū)動器/WDb1相同的結(jié)構(gòu)的字驅(qū)動器。經(jīng)在與位線BL相同的方向上設(shè)置的虛設(shè)位線DMBL，進(jìn)行對于各字驅(qū)動器的接地電壓Vss的供給。
因而，在數(shù)據(jù)寫入時(shí)，分別與形成對應(yīng)于已被選擇的存儲單元行的寫入字線對的奇數(shù)行和偶數(shù)行對應(yīng)的2條寫入字線WWL的每一條被設(shè)定為接地電壓Vss和電源電壓Vcc。再者，通過使各短路晶體管導(dǎo)通，在對應(yīng)于已被選擇的存儲單元行的寫入字線對中，數(shù)據(jù)寫入電流作為往復(fù)電流而流動。
另一方面，在數(shù)據(jù)讀出時(shí)，在各短路晶體管被關(guān)斷的同時(shí)，只將與已被選擇的存儲單元行對應(yīng)的字線WL有選擇地設(shè)定為接地電壓Vss(低電平電壓)。
在圖41中，有代表性地示出與第1至第3存儲單元行對應(yīng)的字線WL1～WL3和字驅(qū)動器WDb1、/WDbb1、WDb2。寫入字線WWL1和寫入字線WWL2(/WWL1)形成寫入字線對WWLP1，在兩者之間配置短路晶體管42-1。對于以后的存儲單元行，也同樣地配置讀出字線、寫入字線和驅(qū)動倒相器。
用來對位線BL供給數(shù)據(jù)寫入電流±Iw的電路結(jié)構(gòu)的圖示被省略，但與實(shí)施例1的情況相同，通過控制位線BL的兩端電壓，可流過數(shù)據(jù)寫入電流±Iw。
通過作成這樣的結(jié)構(gòu)，即使在配置了采用單一字線WL的存儲單元MC電流隔斷晶體管的存儲器陣列中，也可利用形成往復(fù)通路的字線WL來供給數(shù)據(jù)寫入電流Ip。其結(jié)果，可謀求外圍電路的簡化和磁場噪聲的減少。
此外，通過與圖26中的源線SL和數(shù)據(jù)總線DB同樣地設(shè)計(jì)數(shù)據(jù)總線DB和字線WL的配置，可與已被選擇的存儲單元列的位置無關(guān)地將讀出電流路徑的電阻值的總和大致保持為恒定。
再者，通過與圖27同樣地設(shè)計(jì)虛設(shè)位線DMBL和位線BL的配置，與實(shí)施例4及其變例相同，可與已被選擇的存儲單元行的位置無關(guān)地將讀出電流路徑的電阻值的總和大致保持為恒定。
這樣一來，在配置了適合于高集成化的MTJ存儲單元MC電流隔斷晶體管的存儲器陣列中，即使形成往復(fù)電流通路并作成流過數(shù)據(jù)寫入電流的結(jié)構(gòu)的情況下，也可抑制依賴于已被選擇的存儲單元的位置的讀出電流的變動，可穩(wěn)定地確保MRAM器件的數(shù)據(jù)讀出時(shí)的工作容限。
以上，參照附圖詳細(xì)地說明了本發(fā)明，但這些說明始終是例示性的，而不是在任何意義上來限定本發(fā)明，本發(fā)明的要旨和范圍只由后附的權(quán)利要求書來限定，包含與權(quán)利要求的范圍均等的意義和范圍內(nèi)的全部的變更。
權(quán)利要求
1.一種薄膜磁性體存儲器，其特征在于，具備具有配置成行列狀的多個(gè)磁性體存儲單元的存儲器陣列，上述多個(gè)磁性體存儲單元的每一個(gè)包括在由第1和第2數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下其電阻值隨已被寫入的存儲數(shù)據(jù)的電平而變化的存儲部和與上述存儲部串聯(lián)連接的存儲單元選擇門；多條寫入字線，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有第1電阻率的布線形成，上述多條寫入字線的每一條在數(shù)據(jù)寫入時(shí)和數(shù)據(jù)讀出時(shí)的兩者中，根據(jù)行選擇結(jié)果有選擇地被激活；字線電流控制電路，對于上述多條寫入字線中的已被激活的至少1條，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來形成和隔斷上述第1數(shù)據(jù)寫入電流的電流路徑；多條數(shù)據(jù)線，分別與上述磁性體存儲單元的列對應(yīng)地被設(shè)置；讀出寫入控制電路，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)，用來使上述第2數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流的每一種電流流過與上述多條數(shù)據(jù)線中的已被選擇的上述列對應(yīng)的至少1條；以及多條讀出字線，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有比上述第1電阻率高的第2電阻率的布線形成，各上述讀出字線在上述數(shù)據(jù)讀出時(shí)與上述多條寫入字線中的對應(yīng)的1條一起有選擇地被激活，上述多條讀出字線中的已被激活的至少1條使對應(yīng)的上述存儲單元選擇門導(dǎo)通。
2.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于上述存儲器陣列沿列方向被分割為多個(gè)區(qū)域，上述多條讀出字線被分割地配置在上述多個(gè)區(qū)域的每一區(qū)域中，上述多條寫入字線的每一條被共同地配置在上述多個(gè)區(qū)域中，上述薄膜磁性體存儲器還具備分別與上述多條讀出字線對應(yīng)地設(shè)置的多個(gè)讀出字線驅(qū)動器，上述多個(gè)讀出字線驅(qū)動器的每一個(gè)在上述數(shù)據(jù)讀出時(shí)，響應(yīng)于上述多條寫入字線中的對應(yīng)的1條的激活，激活上述多條讀出字線中的對應(yīng)的1條。
3.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于還具備用來根據(jù)上述行選擇結(jié)果有選擇地激活上述多條寫入字線的字線驅(qū)動電路，上述字線驅(qū)動電路對于上述多條寫入字線中的已被激活的至少1條，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每個(gè)時(shí)候，分別供給上述第1數(shù)據(jù)寫入電流和充電電流，由上述充電電流產(chǎn)生的磁場比上述規(guī)定磁場小。
4.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于利用在上述數(shù)據(jù)讀出時(shí)用來分別激活上述多條寫入字線和讀出字線的第1和第2充電電流，將上述多條寫入字線和上述多條讀出字線配置成在上述存儲部中分別產(chǎn)生的第1和第2磁場的方向成為互相抵消的方向。
5.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于上述多條讀出字線的每一條在至少1個(gè)節(jié)點(diǎn)中與上述多條寫入字線的對應(yīng)的1條導(dǎo)電性地連接。
6.如權(quán)利要求5中所述的薄膜磁性體存儲器，其特征在于上述存儲單元選擇門在導(dǎo)通時(shí)在多條數(shù)據(jù)線中的對應(yīng)的1條與讀出基準(zhǔn)電壓之間導(dǎo)電性地連接上述存儲部，在數(shù)據(jù)讀出之前，將各上述多條數(shù)據(jù)線預(yù)充電到上述讀出基準(zhǔn)電壓，上述讀出寫入控制電路在上述數(shù)據(jù)讀出時(shí)，只將上述多條數(shù)據(jù)線中的與已被選擇的存儲單元的列對應(yīng)的至少1條與不同于上述讀出基準(zhǔn)電壓的電壓連接。
7.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于還具備沿與上述多條數(shù)據(jù)線相同的方向分別與上述列對應(yīng)地設(shè)置的、用來分別供給讀出基準(zhǔn)電壓的多條源線，在上述數(shù)據(jù)讀出時(shí)，上述數(shù)據(jù)讀出電流流過上述讀出寫入控制電路與上述讀出基準(zhǔn)電壓之間，這樣來配置上述多條源線和多條數(shù)據(jù)線，即，在上述數(shù)據(jù)讀出時(shí)，與已被選擇的上述列對應(yīng)的上述源線和上述數(shù)據(jù)線中的在上述數(shù)據(jù)讀出電流的路徑中包含的部分的布線電阻的總和不依賴于已被選擇的上述行而大體為恒定。
8.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于，具備還具備分別與上述行對應(yīng)的、沿與上述多條讀出字線和多條寫入字線相同的方向設(shè)置的、分別供給讀出基準(zhǔn)電壓的多條源線，上述讀出寫入控制電路包含沿與上述多條源線相同的方向設(shè)置的總體數(shù)據(jù)線；多個(gè)列選擇門，分別設(shè)置在上述總體數(shù)據(jù)線與上述多條數(shù)據(jù)線之間，分別根據(jù)列選擇結(jié)果而導(dǎo)通；以及數(shù)據(jù)讀出電路，用來在上述數(shù)據(jù)讀出時(shí)將在與上述讀出基準(zhǔn)電壓之間流動的上述數(shù)據(jù)讀出電流供給上述總體數(shù)據(jù)線，這樣來配置上述多條源線和總體數(shù)據(jù)線，即，在上述數(shù)據(jù)讀出時(shí)，與已被選擇的上述行對應(yīng)的上述源線和上述總體數(shù)據(jù)線的在上述數(shù)據(jù)讀出電流的路徑中包含的部分的布線電阻的總和不依賴于已被選擇的上述列而大體為恒定。
9.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于還具備多條源線，分別與上述行對應(yīng)地沿與上述多條讀出字線和多條寫入字線相同的方向被設(shè)置，用來分別供給讀出基準(zhǔn)電壓；以及虛設(shè)數(shù)據(jù)線，沿與上述多條數(shù)據(jù)線相同的方向?qū)τ谏鲜龃判泽w存儲單元共同地被設(shè)置，與上述讀出基準(zhǔn)電壓和上述多條源線導(dǎo)電性地連接，在上述數(shù)據(jù)讀出時(shí)，上述數(shù)據(jù)讀出電流流過上述讀出寫入控制電路與上述讀出基準(zhǔn)電壓之間，這樣來配置上述多條數(shù)據(jù)線和上述虛設(shè)數(shù)據(jù)線，即，在上述數(shù)據(jù)讀出時(shí)，與已被選擇的上述列對應(yīng)的上述數(shù)據(jù)線和上述虛設(shè)數(shù)據(jù)線的在上述數(shù)據(jù)讀出電流的路徑中包含的部分的布線電阻的總和不依賴于已被選擇的上述行而大體為恒定。
10.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于還具備多條源線，分別與上述行對應(yīng)地沿與上述多條讀出字線和多條寫入字線相同的方向被設(shè)置，用來分別供給讀出基準(zhǔn)電壓；以及虛設(shè)數(shù)據(jù)線，沿與上述多條數(shù)據(jù)線相同的方向被設(shè)置，與上述讀出基準(zhǔn)電壓和上述多條源線的每一條導(dǎo)電性地連接，在上述數(shù)據(jù)讀出時(shí)，上述數(shù)據(jù)讀出電流流過上述讀出寫入控制電路與上述讀出基準(zhǔn)電壓之間，這樣來配置上述多條源線和總體數(shù)據(jù)線，即，在上述數(shù)據(jù)讀出時(shí)，與已被選擇的上述行對應(yīng)的上述源線和上述總體數(shù)據(jù)線的在上述數(shù)據(jù)讀出電流的路徑中包含的部分的布線電阻的總和不依賴于已被選擇的上述列而大體為恒定，這樣來配置上述多條數(shù)據(jù)線和上述虛設(shè)數(shù)據(jù)線，即，在上述數(shù)據(jù)讀出時(shí)，與已被選擇的上述列對應(yīng)的上述數(shù)據(jù)線和上述虛設(shè)數(shù)據(jù)線的在上述數(shù)據(jù)讀出電流的路徑中包含的部分的布線電阻的總和不依賴于已被選擇的上述行而大體為恒定。
11.一種薄膜磁性體存儲器，其特征在于，具備具有配置成行列狀的多個(gè)磁性體存儲單元的存儲器陣列，上述多個(gè)磁性體存儲單元的每一個(gè)包括在由第1和第2數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下其電阻值隨已被寫入的存儲數(shù)據(jù)的電平而變化的存儲部和在數(shù)據(jù)讀出時(shí)用來使數(shù)據(jù)讀出電流通過上述存儲部的存儲單元選擇門；多條寫入字線，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，每2條構(gòu)成寫入字線對，構(gòu)成各上述寫入字線對的2條上述寫入字線至少在上述數(shù)據(jù)寫入時(shí)在上述存儲器陣列的一端導(dǎo)電性地連接；字線驅(qū)動電路，被配置在上述存儲器陣列的另一端，用來在上述數(shù)據(jù)寫入時(shí)為了流過上述第1數(shù)據(jù)寫入電流而將與已被選擇的上述行對應(yīng)的構(gòu)成上述寫入字線對的2條上述寫入字線的每一條設(shè)定為第1和第2電壓的每一方；多條數(shù)據(jù)線，分別與上述磁性體存儲單元的列對應(yīng)地被設(shè)置；讀出寫入控制電路，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來對于與已被選擇的上述列對應(yīng)的上述數(shù)據(jù)線分別供給上述第2數(shù)據(jù)寫入電流和上述數(shù)據(jù)讀出電流；以及多條讀出字線，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條用來在上述數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果使對應(yīng)的上述存儲單元選擇門導(dǎo)通。
12.一種薄膜磁性體存儲器，其特征在于，具備具有配置成行列狀的多個(gè)磁性體存儲單元的存儲器陣列，上述多個(gè)磁性體存儲單元的每一個(gè)包括在由第1和第2數(shù)據(jù)寫入電流施加的數(shù)據(jù)寫入磁場比規(guī)定磁場大的情況下其電阻值隨已被寫入的存儲數(shù)據(jù)的電平而變化的存儲部和在數(shù)據(jù)讀出時(shí)用來使數(shù)據(jù)讀出電流通過上述存儲部的存儲單元選擇門；多條寫入字線，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條在每2個(gè)上述行中被共有；字線電流控制電路，對于上述多條寫入字線中的已被激活的至少1條，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來分別形成和隔斷上述第1數(shù)據(jù)寫入電流的電流路徑；字線驅(qū)動電路，在上述數(shù)據(jù)讀出時(shí)和上述數(shù)據(jù)寫入時(shí)的每一時(shí)候，用來激活與已被選擇的上述行對應(yīng)的上述寫入字線；多條數(shù)據(jù)線，分別與上述磁性體存儲單元的列對應(yīng)地被設(shè)置；讀出寫入控制電路，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來對于與已被選擇的上述列對應(yīng)的上述數(shù)據(jù)線分別供給上述第2數(shù)據(jù)寫入電流和上述數(shù)據(jù)讀出電流；以及多條讀出字線，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條用來在上述數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果使對應(yīng)的上述存儲單元選擇門導(dǎo)通，各上述讀出字線在上述數(shù)據(jù)讀出時(shí)根據(jù)上述行選擇結(jié)果與對應(yīng)的上述寫入字線一起有選擇地被激活。
13.一種薄膜磁性體存儲器，其特征在于，具備具有配置成行列狀的多個(gè)磁性體存儲單元的存儲器陣列，上述存儲器陣列沿列方向被分割為多個(gè)區(qū)域，上述多個(gè)磁性體存儲單元的每一個(gè)包括其電阻值隨利用由第1和第2數(shù)據(jù)寫入電流產(chǎn)生的數(shù)據(jù)寫入磁場寫入的存儲數(shù)據(jù)的電平而變化的存儲部和與上述存儲部串聯(lián)連接的存儲單元選擇門；多條寫入字線，對于上述多個(gè)區(qū)域共同地分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有第1電阻率的布線形成，上述多條寫入字線在數(shù)據(jù)寫入時(shí)為了流過上述第1數(shù)據(jù)寫入電流而根據(jù)行選擇結(jié)果有選擇地被激活；多條數(shù)據(jù)線，分別與上述磁性體存儲單元的列對應(yīng)地被設(shè)置；讀出寫入控制電路，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來使上述第2數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流的每一電流流過上述多條數(shù)據(jù)線中的與已被選擇的上述列對應(yīng)的1條；多條主讀出字線，對于上述多個(gè)區(qū)域共同地被設(shè)置，用具有第2電阻率的布線形成；多條讀出字線，在上述多個(gè)區(qū)域的每一區(qū)域，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，用具有比上述第1和第2電阻率高的第3電阻率的布線形成，上述多條讀出字線的每一條與上述多條主讀出字線中的某一條對應(yīng)；以及多個(gè)讀出字線驅(qū)動器，分別與上述多條讀出字線對應(yīng)地被設(shè)置，上述多個(gè)讀出字線驅(qū)動器的每一個(gè)在上述數(shù)據(jù)讀出時(shí)，根據(jù)上述多條主讀出字線中的對應(yīng)的1條的激活，激活上述多條讀出字線中的對應(yīng)的1條，上述多條讀出字線中的已被激活的至少1條使對應(yīng)的上述存儲單元選擇門導(dǎo)通。
14.如權(quán)利要求13中所述的薄膜磁性體存儲器，其特征在于在半導(dǎo)體襯底上形成上述薄膜磁性體存儲器，在上述磁性體存儲單元的每個(gè)多行中配置上述多條主讀出字線的每一條，在與上述多條寫入字線相同的金屬布線層中形成上述多條主讀出字線。
15.一種薄膜磁性體存儲器，其特征在于，具備具有配置成行列狀的多個(gè)磁性體存儲單元的存儲器陣列，上述多個(gè)磁性體存儲單元的每一個(gè)包括其電阻值隨利用由第1和第2數(shù)據(jù)寫入電流產(chǎn)生的數(shù)據(jù)寫入磁場寫入的存儲數(shù)據(jù)的電平而變化的存儲部和與上述存儲部串聯(lián)連接的存取晶體管；多條數(shù)據(jù)線，分別與上述磁性體存儲單元的列對應(yīng)地被設(shè)置；讀出寫入控制電路，在上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每一時(shí)候，用來使上述第1數(shù)據(jù)寫入電流和數(shù)據(jù)讀出電流的每一電流流過上述多條數(shù)據(jù)線中的與已被選擇的上述列對應(yīng)的1條；多條字線，分別與上述磁性體存儲單元的行對應(yīng)地被設(shè)置，其每一條根據(jù)行選擇結(jié)果而被激活，上述多條字線中的已被激活的至少1條使對應(yīng)的上述存取晶體管導(dǎo)通；以及字線電流控制電路，在上述數(shù)據(jù)寫入時(shí)，在上述多條字線中的已被激活的至少1條中形成上述第2數(shù)據(jù)寫入電流的電流路徑，上述字線電流控制電路在上述數(shù)據(jù)讀出時(shí)，在上述多條字線的每一條中隔斷上述電流路徑。
全文摘要
對于MTJ存儲單元,獨(dú)立地設(shè)置分別在數(shù)據(jù)寫入和數(shù)據(jù)讀出時(shí)使用的寫入字線(WWL)和讀出字線(RWL)。通過在列方向上分割存儲器陣列(10)而形成的每個(gè)區(qū)域(AR1、AR2)中分割配置讀出字線(RWL),可減少讀出字線(RWL)中的信號傳送延遲,實(shí)現(xiàn)數(shù)據(jù)讀出工作的高速化。根據(jù)行選擇結(jié)果,與寫入字線(WWL)分層次地控制各讀出字線(RWL)的激活。字線電流控制電路(40)與上述數(shù)據(jù)寫入時(shí)和上述數(shù)據(jù)讀出時(shí)的每一時(shí)候相對應(yīng),形成和隔斷寫入字線(WWL)中的電流路徑。
文檔編號H01L21/8246GK1347121SQ0112588
公開日2002年5月1日 申請日期2001年8月27日 優(yōu)先權(quán)日2000年9月22日
發(fā)明者日高秀人 申請人:三菱電機(jī)株式會社