專利名稱：無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)與制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種只讀性存儲元件結(jié)構(gòu)與制造方法，且特別涉及一種閃存的結(jié)構(gòu)與制造方法。
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圖1，是公知的閃存存儲單元(flash memory cell)的結(jié)構(gòu)示意圖。閃存存儲單元在一P型基底10上形成一N井12，然后在N井12上形成一堆棧柵(stacked gate)14，并于N井12內(nèi)部與堆棧柵14兩側(cè)分別形成N+離子區(qū)域16、18，用以分別作源極與漏極，且在漏極端的N+離子區(qū)域18外圍再形成一深P型離子區(qū)域20，并在堆棧柵14下面形成一淺P型離子區(qū)域22。
其中，堆棧柵14包括由一控制柵(controlling gate)24與一懸浮柵(floating gate)26所構(gòu)成，并以一字符線電壓VWL施加于控制柵24上，用以控制此閃存存儲單元運作，懸浮柵26呈現(xiàn)懸浮狀態(tài)，不與外界連接，用以儲存電荷。而源極端的N+離子區(qū)域16則連接一源極電壓VSL，至于漏極端的N+離子區(qū)域18則連接一源極電壓VWL。
其中漏極端的N+離子區(qū)域18與外圍所形成一深P型離子區(qū)域20短路連接，用以防止在程序化時因在施加電壓于漏極，會在漏極(N+離子區(qū)域18)外圍形成空乏區(qū)(depletion region)，而使懸浮柵26中的電荷(e-)因邊緣富勒-諾得亥姆效應(yīng)(edge Fowler-Nordheim effect)到達(dá)漏極，產(chǎn)生熱電洞(e+)，并通過橫向電場(lateral electric field)的作用下，造成熱電洞注入(hot hole injection)的現(xiàn)象。在熱電洞注入情況下將嚴(yán)重影響閃存存儲單元的正常操作。上述深P型離子區(qū)域20與漏極的N+離子區(qū)域18以短路連接，如圖2所示，將位線電壓VBL以一金屬30分別連接到每一個漏極的N+離子區(qū)域32，且該金屬30貫穿到N+離子區(qū)域32與深P型離子區(qū)域34以達(dá)到短路連接的效果。
但是，上述結(jié)構(gòu)中金屬30與堆棧柵36之間必須維持一定的距離38，用以避免彼此相互產(chǎn)生干擾，而影響到整個閃存的運作，但是對于要求尺寸越來越小的閃存結(jié)構(gòu)，這種架構(gòu)顯然已經(jīng)無法提高集成度的要求。
因此，本發(fā)明的目的就是在提于供一種無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)，將此接觸金屬的連接方式做改變，使得集成度能夠提高，因此能更進(jìn)一步達(dá)到降低尺寸的要求，且不會有影響鄰近的源極區(qū)或鄰近閃存存儲單元的正常操作。
本發(fā)明的另一目的就是在于提供一種無接觸點信道寫入/抹除的制造方法，其制造方法是相對應(yīng)于本發(fā)明所提的結(jié)構(gòu)。
本發(fā)明提出一種無接觸點信道寫入/抹除的閃存存儲單元的構(gòu)，由一多重結(jié)構(gòu)基底、第一離子摻雜區(qū)、懸浮柵極、第二離子摻雜區(qū)、第三離子摻雜區(qū)、第四離子摻雜區(qū)、兩個隔離氧化層、內(nèi)部多晶硅介電層以及控制柵極所構(gòu)成。其中，第一離子摻雜區(qū)位于多重結(jié)構(gòu)基底內(nèi)，用以作漏極；而懸浮柵極位于多重結(jié)構(gòu)基底上且位于第一離子摻雜區(qū)旁；第二離子摻雜區(qū)位于第一離子摻雜區(qū)底部外圍；第三離子摻雜區(qū)位于懸浮柵極下面，與第二離子摻雜區(qū)相連；第四離子摻雜區(qū)位于多重結(jié)構(gòu)基底內(nèi)且與第三離子摻雜區(qū)相連，用以做為源極；兩個隔離氧化層位于第一離子摻雜區(qū)與第四離子摻雜區(qū)上；內(nèi)部多晶硅介電層位于懸浮柵極與兩個隔離氧化層上；控制柵極，位于該些懸浮柵極與該兩個隔離氧化層上。
本發(fā)明的結(jié)構(gòu)使控制柵極作橫向延伸(即字符線方向延伸)，而第一離子摻雜區(qū)(N+離子區(qū)域)與第二離子摻雜區(qū)(即深P型離子區(qū)域)則作前后方向的延伸(即位線方向延伸)，所以位線電壓所連接的接觸金屬，可以設(shè)計在前后方向的外圍部分，因此就可以減少金屬接觸數(shù)目，進(jìn)而縮小內(nèi)存矩陣的面積。
其中，該多重結(jié)構(gòu)基底由下而上而包括N型基底，深P井以及N井所構(gòu)成。而上述第一離子摻雜區(qū)與第四離子摻雜區(qū)是相同的N+離子區(qū)，第二離子摻雜區(qū)與第三離子摻雜區(qū)是P型離子區(qū)，且第二離子摻雜區(qū)的深度大于第三離子摻雜區(qū)的深度。至于N+離子區(qū)可用磷(Phos)或砷(As)離子植入以形成，而P型離子區(qū)則以硼離子來植入。
另外，第一離子摻雜區(qū)與第二離子摻雜區(qū)以一電性短路連接在一起，例如以一金屬接觸貫穿第一離子摻雜區(qū)與第二離子摻雜區(qū)間的接面，或者以一金屬接觸將暴露出的該第一離子摻雜區(qū)與該第二離子摻雜區(qū)連接在一起。
此外本發(fā)明還提供一種無接觸點信道寫入/抹除的閃存存儲單元的制造方法，用以制造一閃存存儲單元，包括下列步驟首先形成一多重結(jié)構(gòu)基底；接著在多重結(jié)構(gòu)基底內(nèi)部表面形成一淺P型離子區(qū)域；然后在多重結(jié)構(gòu)基底上形成一懸浮柵極；接著在懸浮柵極一側(cè)旁邊的多重結(jié)構(gòu)基底內(nèi)部形成一深P型離子區(qū)域；然后再分別在深P型離子區(qū)域內(nèi)部上面與懸浮柵極另一側(cè)旁邊的多重結(jié)構(gòu)基底內(nèi)部形成兩個N+離子區(qū)域；接著在兩個N+離子區(qū)域上形成兩個隔離氧化層；然后在懸浮柵極與兩個N+離子區(qū)域上形成一內(nèi)部多晶硅介電層；最后在內(nèi)部多晶硅介電層上形成一控制柵極。
上述形成多重結(jié)構(gòu)基底還包括下列步驟首先形成一N型基底；然后在N型基底上形成一深P型井區(qū)域；最后再在深P型井區(qū)域上形成一N型井區(qū)域。
此外，本發(fā)明還包括下列步驟在閃存存儲單元外圍形成至少一位線電壓接觸金屬，貫穿到隔離氧化層與N+離子區(qū)域。甚至位線金屬還貫穿到重疊于N+離子區(qū)域的P型離子區(qū)域，另外也可以用一短路金屬將暴露出的N+離子區(qū)域與P型離子區(qū)域連接在一起。
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細(xì)說明
圖8A～8C是本發(fā)明的閃存存儲單元結(jié)構(gòu)的執(zhí)行編碼、抹除與讀取的操作方式示意圖。附圖標(biāo)記說明10P型基底 12N井14堆棧柵 16、18N+離子區(qū)域20深P型離子區(qū)域22淺P型離子區(qū)域24控制柵 26懸浮柵30金屬 32N+離子區(qū)域34；深P型離子區(qū)域36堆棧柵38距離 100多重結(jié)構(gòu)基底102第一離子摻雜區(qū) 104懸浮柵極105第一懸浮柵極106第二離子摻雜區(qū)107第二懸浮柵極108第三離子摻雜區(qū)110第四離子摻雜區(qū)112、114兩個隔離氧化層116介電層 118控制柵極120N型基底 122深P型井124N型井140、142控制柵極 130、132場氧化層134、136懸浮柵極138第一離子摻雜區(qū)與第二離子摻雜區(qū)的共同部分146接觸窗口148金屬150第一離子摻雜區(qū)152第二離子摻雜區(qū) 200多重結(jié)構(gòu)基底
202淺P型離子區(qū)域 204N型井206深P型井 208N型基底210信道氧化層 212第一多晶硅層214氮化硅層216P型離子區(qū)域218、0220N+離子區(qū)域 222、224隔離氧化層226介電層 228第二多晶硅層300閃存存儲單元在圖中我們可以看出其結(jié)構(gòu)包括一多重結(jié)構(gòu)基底100、第一離子摻雜區(qū)102、懸浮柵極104、第二離子摻雜區(qū)106、第三離子摻雜區(qū)108、第四離子摻雜區(qū)110、兩個隔離氧化層112與114、一介電層116以及一控制柵極118所構(gòu)成。
其中，多重結(jié)構(gòu)基底100由下而上還包括N型基底120、深P型井122以及N型井124三層。第一離子摻雜區(qū)102以N+離子植入多重結(jié)構(gòu)基底100內(nèi)的N型井124以形成N+離子區(qū)，并用以作漏極。而懸浮柵極104位于多重結(jié)構(gòu)基底100的N型井124上，且與第一離子摻雜區(qū)102相連。至于第二離子摻雜區(qū)106，位于第一離子摻雜區(qū)102底部外圍，以一深度較深的P型離子植入形成一深P型離子區(qū)。第三離子摻雜區(qū)108位于懸浮柵極104下面，與第二離子摻雜區(qū)106相連，是一深度較淺的P型離子植入形成一淺P型離子區(qū)。至于第四離子摻雜區(qū)110則位于多重結(jié)構(gòu)基底100內(nèi)的N型井124，與第三離子摻雜區(qū)108相連，用以做為源極。另外兩個隔離氧化層112與114則位于第一離子摻雜區(qū)102與第四離子摻雜區(qū)110上。而介電層116則位于懸浮柵極104與兩個隔離氧化層112與114上，以及控制柵極118位于懸浮柵極104與兩個隔離氧化層112與114上。
如圖4A與圖4B所示，是整個閃存存儲單元結(jié)構(gòu)圖與俯視圖，其中控制柵極118以橫向延伸(X軸方向)而共同連接在一起來施以字符線電壓，至于原先第一離子摻雜區(qū)102與第二離子摻雜區(qū)106(下面圖形的共同部分)則是以凸出與凹入圖形的方向(前后方向)延伸，然后共同連接到一接觸窗口146，以一接觸金屬連接到位線電壓。原先橫向延伸的控制柵極118位于兩個場氧化層130與132之間，而橫向延伸的控制柵極118橫跨復(fù)數(shù)個懸浮柵極(例如134與136)，至于位于懸浮柵極134一側(cè)與控制柵極118下的第一離子摻雜區(qū)102與第二離子摻雜區(qū)106(參考上面圖形)的共同部分138則可以前后方向?qū)С?，連接到外圍的一接觸窗口146，然后通過一金屬穿插到接觸窗口內(nèi)部，以位線電壓來供應(yīng)，所以可以避免公知接觸金屬與懸浮柵極之間必須保持一定距離，而使尺寸無法縮小的情形。
此外，為使第一離子摻雜區(qū)與第二離子摻雜區(qū)以一電性短路連接在一起，如圖5A所示，將圖4中接觸窗口146的金屬148貫穿到第一離子摻雜區(qū)150與第二離子摻雜區(qū)152的接面。或者如圖5B所示，以另一金屬將暴露出的該第一離子摻雜區(qū)與該第二離子摻雜區(qū)連接在一起。
另外，如圖6所示，本發(fā)明的另一種無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)示意圖，將原先圖3的懸浮柵極104改成第一懸浮柵極105與第二懸浮柵極107，其中第一懸浮柵極105位于兩個隔離氧化層112、114之間的第三離子摻雜區(qū)108上，第二懸浮柵極107位于第一懸浮柵極105與部分的兩個隔離氧化層112、114上。并使第一懸浮柵極105與第二懸浮柵極107短路相接。由于第二懸浮柵極107增加了與控制柵極間的重疊面積，提高了電容耦合效應(yīng)，因此提高操作效率。
接著，本發(fā)明還提供一種無接觸點信道寫入/抹除的閃存存儲單元的制造方法，用以制造一閃存存儲單元。其步驟如圖7A～7E所示，首先在圖7A中先形成多重結(jié)構(gòu)基底200，其由下而上包括N型基底208、深P型井206以及N型井204三層，并于兩側(cè)以淺溝隔離(Shallow TrenchIsolation；STI)形成場氧化層，以及在多重結(jié)構(gòu)基底內(nèi)部表面200植入一P型離子以形成一淺P型離子區(qū)域202。接著，在圖7B中，首先先形成一信道氧化層210，然后在沉積第一多晶硅層212以做為懸浮柵極，最后在沉積一氮化硅層214，然后進(jìn)行光罩、蝕刻以形成如圖7B上面的結(jié)構(gòu)。
接著，在圖7C中，進(jìn)行P型離子光罩，然后以BF2的P離子植入到第一多晶硅212一側(cè)旁邊的多重結(jié)構(gòu)基底200內(nèi)的N型井204，以形成一P型離子區(qū)域216。然后再以砷(As)做為N+離子植入到P型離子區(qū)域內(nèi)部上面與第一多晶硅212另一側(cè)旁邊的多重結(jié)構(gòu)基底200內(nèi)的N型井204，而分別形成N+離子區(qū)域218與N+離子區(qū)域220。接著在圖7D中，在N+離子區(qū)域218與220上形成隔離氧化層(如圖中的222與224)，并將第一多晶硅212上的氮化硅214去除。最后在圖7E中，進(jìn)行一介電層226沉積，其位于第一多晶硅212與隔離氧化層222與224上。然后在介電層226上再進(jìn)行第二多晶硅228的沉積，然后進(jìn)行堆棧柵(Stacked Gate Etching)，使第二多晶硅成長條狀定義為字符線，然后如圖4所示，在外圍形成一接觸窗口，使一位線電壓接觸金屬貫穿到隔離氧化層與N+離子區(qū)域，甚至，還貫穿到重疊于N+離子區(qū)域的P型離子區(qū)域，來達(dá)到一短路效果。
接下來將說明與本發(fā)明的閃存存儲單元結(jié)構(gòu)相對應(yīng)的操作方法。
如圖8A～8C，是本發(fā)明的閃存存儲單元結(jié)構(gòu)的操作方式。其利用富勒-諾得亥姆信道效應(yīng)(Fowler-Nordheim tunneling effect)的原理，來達(dá)到對閃存存儲單元執(zhí)行編碼、抹除等操作。其中在圖8A～8C中，閃存存儲單元300的控制柵、源極與漏極分別施加字符線電壓VWL、源極線電壓VSL與位線電壓VBL，位線電壓VBL還與閃存存儲單元的深P型離子井區(qū)域連接在一起。
如圖8A所示，當(dāng)想對此閃存存儲單元300執(zhí)行抹除操作時，其字符線電壓是一高準(zhǔn)位電壓，其可以是VWL＝10～18V，源極施一準(zhǔn)位相對低于字符線電壓的源極線電壓，其可以是VSL＝-8～0V，位線電壓保持懸浮狀態(tài)。借此，可將源極的電子注入閃存存儲單元300的懸浮柵中，造成閃存存儲單元的臨界電壓提高，定義為抹除操作(Erase tohigh threshold voltage)。
接著，如圖8B所示，當(dāng)想對此閃存存儲單元300執(zhí)行一編碼操作時，字符線電壓VWL是一低準(zhǔn)位電壓，其可以是-12～-8V，位線電壓VBL是一準(zhǔn)位相對高于字符線電壓VWL的電壓，其可以是3～7V，源極線電壓VSL保持懸浮狀態(tài)。借此，可將電子由懸浮柵中經(jīng)信道射出閃存存儲單元300而到漏極，造成閃存臨界電壓降低完成編碼的操作(Program to low threshold voltage)。
另外，如圖8C所示，當(dāng)想對此閃存存儲單元300執(zhí)行一讀取操作時，施加字符線電壓VWL于字符線上，其可以是2～5V，源極線電壓VSL是一相對低于字符線電壓VWL的電壓，其可以是0～2V，位線電壓VBL的準(zhǔn)位是相對低于源極線電壓，其可以是-2～0V。借此，完成對此閃存存儲單元300的讀取。
綜上所述，雖然本發(fā)明已以一較佳實施例公開如上，但其并非用以限定本發(fā)明，任何熟悉該技術(shù)的人員，在不脫離本發(fā)明的精和范圍內(nèi)，可作各種的更動與潤飾，但本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求書限定的為準(zhǔn)。
權(quán)利要求
1.一種無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)，其特征在于包括一多重結(jié)構(gòu)基底；一第一離子摻雜區(qū)，位于該多重結(jié)構(gòu)基底內(nèi)，用以作漏極；一懸浮柵極，位于該多重結(jié)構(gòu)基底上且位于該第一離子摻雜區(qū)旁；一第二離子摻雜區(qū)，位于該第一離子摻雜區(qū)底部外圍；一第三離子摻雜區(qū)，位于該懸浮柵極下面，與該些第二離子摻雜區(qū)相連；一第四離子摻雜區(qū)，位于該多重結(jié)構(gòu)基底內(nèi)且與該第三離子摻雜區(qū)相連，用以做為源極；兩個隔離氧化層，位于該第一離子摻雜區(qū)與該第四離子摻雜區(qū)上；一介電層，位于該懸浮柵極與兩個隔離氧化層上；一控制柵極，位于該些懸浮柵極與該兩個隔離氧化層上。
2.根據(jù)權(quán)利要求1所述的無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)，其特征在于該多重結(jié)構(gòu)基底包括；一N型基底；一深P井，位于該N型基底上；一N井，位于該深P井上。
3.根據(jù)權(quán)利要求1所述的無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)，其特征在于第一離子摻雜區(qū)與第四離子摻雜區(qū)是相同的N型離子區(qū)，第二離子摻雜區(qū)與第三離子摻雜區(qū)為P型離子區(qū)。
4.根據(jù)權(quán)利要求3所述的無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)，其特征在于第二離子摻雜區(qū)的深度大于第三離子摻雜區(qū)的深度。
5.根據(jù)權(quán)利要求1所述的無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)，其特征在于第一離子摻雜區(qū)與第二離子摻雜區(qū)以一電性短路連接一起。
6.根據(jù)權(quán)利要求1所述的無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)，其特征在于該懸浮柵極還包括一第一懸浮柵極，位于兩個隔離氧化層之間的第三離子摻雜區(qū)上，以及一第二懸浮柵極，位于第一懸浮柵極與部分的兩個隔離氧化層上，且第一懸浮柵極與第二懸浮柵是短路相接。
7.一種無接觸點信道寫入/抹除的閃存存儲單元的制造方法，用以制造一閃存存儲單元，其特征在于包括下列步驟形成一多重結(jié)構(gòu)基底；在該多重結(jié)構(gòu)基底內(nèi)部表面形成一淺P型離子區(qū)域；在該多重結(jié)構(gòu)基底上形成一懸浮柵極；在該浮柵極一側(cè)旁邊的該多重結(jié)構(gòu)基底內(nèi)部形成一深P型離子區(qū)域；分別在該深P型離子區(qū)域內(nèi)部上面與該懸浮柵極另一側(cè)旁邊的該多重結(jié)構(gòu)基底內(nèi)部形成兩個N型離子區(qū)域；在兩個N型離子區(qū)域上形成兩個隔離氧化層；在該懸浮柵極與兩個N型離子區(qū)域上形成一介電層；在該介電層上形成一控制柵極。
8.根據(jù)權(quán)利要求7所述的無接觸點信道寫入抹除的閃存存儲單元的制造方法，其特征在于形成該多重結(jié)構(gòu)基底包括下列步驟形成一N型基底；在該N型基底上形成一深P型井區(qū)域；在該深P型井區(qū)域上形成一N型井區(qū)域。
9.根據(jù)權(quán)利要求7所述的無接觸點信道寫入/抹除的閃存存儲單元的制造方法，其特征在于還包括下列步驟；在該閃存存儲單元外圍形成至少一位線電壓接觸金屬，貫穿到該隔離氧化層與N型離子區(qū)域。
10.根據(jù)權(quán)利要求9所述的無接觸點信道寫入/抹除的閃存存儲單元的制造方法，其特征在于該位線電壓接觸金屬還貫穿到重疊于N型離子區(qū)域的P型離子區(qū)域。
11.根據(jù)權(quán)利要求9所述的無接觸點信道寫入/抹除的閃存存儲單元的制造方法，其特征在于還包括形成一短路金屬將暴露出的該N型離子區(qū)域與P型離子區(qū)域連接在一起。
12.根據(jù)權(quán)利要求8所述的無接觸點信道寫入/抹除的閃存存儲單元的制造方法，其特征在于該淺P型離子區(qū)域與該深P型離子區(qū)域，使用硼離子植入。
13.根據(jù)權(quán)利要求8所述的無接觸點信道寫入/抹除的閃存存儲單元的制造方法，其特征在于該些N型離子區(qū)域使用磷或砷離子植入。
全文摘要
一種無接觸點信道寫入/抹除的閃存存儲單元結(jié)構(gòu)制造方法與其操作方法，用以改善公知連接位線電壓的接觸點所占面積導(dǎo)致的組件尺寸無法縮小的問題。本發(fā)明通過埋藏式擴(kuò)散方法(Buried Diffusion)將做為漏極的N+離子區(qū)與P型離子區(qū)埋藏在氧化層下方，并沿位線力向延伸，然后在外圍部分再以接觸金屬連接出來，所以使整個閃存存儲單元之間可以有效的減少金屬數(shù)目，因此可以有效縮小組件尺寸。
文檔編號H01L21/8246GK1391286SQ0112930
公開日2003年1月15日 申請日期2001年6月11日 優(yōu)先權(quán)日2001年6月11日
發(fā)明者徐清祥, 楊青松 申請人:力旺電子股份有限公司