專利名稱：半導(dǎo)體存儲(chǔ)器及其制造方法
相關(guān)申請(qǐng)的交叉引用本申請(qǐng)基于2000年9月8日申請(qǐng)的申請(qǐng)?zhí)枮?000-274221的在先日本專利申請(qǐng)，并要求其優(yōu)先權(quán)，在本說(shuō)明書(shū)中引證其全部?jī)?nèi)容。
為了確保今后有與以往不變的尺寸或芯片尺寸的趨勢(shì)，要求滿足在F＜0.18μm中，α＜8，并且在F＜0.13μm中，α＜6，因而有微細(xì)加工同時(shí)如何將單元尺寸形成為小面積的大課題。為此，提出使1個(gè)晶體管/1個(gè)電容器的存儲(chǔ)器單元為6F2或4F2的大小的各種建議。但是，存在鄰接存儲(chǔ)器單元之間電氣干擾變大的問(wèn)題，以及加工和膜生成等制造技術(shù)上的困難，因而不容易實(shí)用化。
圖2是圖1的A-A’剖面圖。
圖3是圖1的B-B’剖面圖。
圖4是該DRAM單元陣列的等效電路圖。
圖5是表示該DRAM單元的字線電位和體電位的關(guān)系的圖。
圖6是用于說(shuō)明該DRAM單元的數(shù)據(jù)讀出方式的圖。
圖7是用于說(shuō)明該DRQM單元的數(shù)據(jù)讀出方式的圖。
圖8是該DRQM單元的“1”數(shù)據(jù)讀出/刷新的操作波形。
圖9同樣是“0”數(shù)據(jù)讀出/刷新的操作波形。
圖10同樣是“1”數(shù)據(jù)讀出/“0”數(shù)據(jù)寫(xiě)入的操作波形。
圖11同樣是“0”數(shù)據(jù)讀出/“1”數(shù)據(jù)寫(xiě)入的操作波形。
圖12是展示該DRAM單元陣列的制造步驟的圖。
圖13是展示該DRAM單元陣列的制造步驟的圖。
圖14是展示該DRAM單元陣列的制造步驟的圖。
圖15是展示該DRAM單元陣列的制造步驟的圖。
圖16是展示該DRAM單元陣列的制造步驟的圖。
圖17是展示該DRAM單元陣列的制造步驟的圖。
圖18是展示其它襯底結(jié)構(gòu)的圖。
圖19是該DRAM單元陣列的剖面圖。
圖20是其它DRAM單元陣列的剖面圖。
圖21是展示其它實(shí)施例的存儲(chǔ)器單元結(jié)構(gòu)的圖。
圖22是展示該實(shí)施例的DRAM單元陣列的布圖的圖。
圖23是圖22的B-B’剖面圖。
圖24是圖22的A-A’剖面圖。
圖25是展示該實(shí)施例的DRAM單元陣列的制造步驟的圖。
圖26是展示該實(shí)施例的DRAM單元陣列的制造步驟的圖。
圖27是展示該實(shí)施例的DRAM單元陣列的制造步驟的圖。
圖28是展示該實(shí)施例的DRAM單元陣列的制造步驟的圖。
圖29是展示該實(shí)施例的DRAM單元陣列的制造步驟的圖。
圖30是用圖28的步驟獲得的結(jié)構(gòu)的透視圖。
圖31是展示其它實(shí)施例的存儲(chǔ)器單元結(jié)構(gòu)的圖。
圖32A是展示該實(shí)施例的襯底前處理步驟的平面圖。
圖32B是圖32A的A-A’剖面圖。
圖33A是展示該實(shí)施例的襯底前處理步驟的平面圖。
圖33B是圖33A的A-A’剖面圖。
圖34是該實(shí)施例的DRAM單元陣列的平面圖。
圖35A是展示該實(shí)施例的制造步驟的圖34的A-A’剖面圖。
圖35B是展示該實(shí)施例的制造步驟的圖34的B-B’剖面圖。
圖36A是展示該實(shí)施例的制造步驟的圖34的A-A’剖面圖。
圖36B是展示該實(shí)施例的制造步驟的圖34的B-B’剖面圖。
圖37A是展示該實(shí)施例的制造步驟的圖34的A-A’剖面圖。
圖37B是展示該實(shí)施例的制造步驟的圖34的B-B’剖面圖。
圖38A是展示該實(shí)施例的制造步驟的圖34的A-A’剖面圖。
圖38B是展示該實(shí)施例的制造步驟的圖34的B-B’剖面圖。
圖39A是展示該實(shí)施例的制造步驟的圖34的A-A’剖面圖。
圖39B是展示該實(shí)施例的制造步驟的圖34的B-B’剖面圖。
以下，參照


本發(fā)明的實(shí)施例。
(實(shí)施例1)圖1是本發(fā)明實(shí)施例的DRAM單元陣列的布圖，圖2和圖3分別是圖1的A-A’和B-B’剖面圖。通過(guò)加工p型硅襯底1，在各存儲(chǔ)器單元MC的位置上形成柱狀硅層2。存儲(chǔ)器單元MC由利用該柱狀硅層2形成的縱向型MOS晶體管構(gòu)成。
即，通過(guò)柵絕緣膜2，包圍柵電極地形成柱狀硅層2的周圍，分別在上端部上形成n+型漏擴(kuò)散層5，在下端部上形成n+型源擴(kuò)散層6，將各存儲(chǔ)器單元MC的晶體管構(gòu)成為NMOS晶體管。該晶體管結(jié)構(gòu)，作為所謂的“SGT”，由H.TaKato等的論文“Impact of Surrounding GateTransistor(SGT)for high density LSI’s”(IEEE Transactions on ElectronDevices，vol.38，No.3，pp.573-577，March 1991)公開(kāi)發(fā)表。
其中，在柱狀硅層2的下端部上形成的源擴(kuò)散層6完全橫切柱狀硅層2的下端部，襯底1的p型區(qū)域和柱狀硅層2的p型區(qū)域電氣隔離是重要的。由此，在各存儲(chǔ)器單元MC上，使柱狀硅層2保持在浮置狀態(tài)從而可控制體(bulk)電位，使通過(guò)后述那樣的本發(fā)明的一個(gè)晶體管的動(dòng)態(tài)存儲(chǔ)操作成為可能。此外，覆蓋襯底1的整個(gè)面來(lái)形成源擴(kuò)散層6，其成為整個(gè)存儲(chǔ)器單元MC上共用的固定電位線SS。
通過(guò)多晶硅膜形成包圍柱狀硅層2的柵電極4，與該柵電極4相同的多晶硅膜沿單元陣列的一個(gè)方向連續(xù)地殘留，形成與柵電極4共同連接的字線(WL)9。用層間絕緣層7覆蓋形成晶體管的面，在其上形成位線(BL)8。位線8沿與字線9垂直的方向設(shè)置，與各存儲(chǔ)器單元MC的漏擴(kuò)散層4連接。
如圖1所示，分別用最小加工尺寸F的線/空間加工字線9和位線8時(shí)，該DRAM單元陣列的單位單元面積成為2F×2F＝4F2。
圖4表示該DRAM單元陣列的等效電路圖。各存儲(chǔ)器單元MC僅由一個(gè)NMOS晶體管構(gòu)成，漏與位線BL連接，柵與字線WL連接，源與共用固定電位線SS連接。此時(shí)，讀出放大器SA的連接以開(kāi)位線的方式，在讀出放大器SA的兩側(cè)配置的單元陣列的成對(duì)的位線BL、BBL與讀出放大器SA連接。因此，圖中雖然省略了，但位線BL、BBL側(cè)的單元陣列中配置有至少一個(gè)虛設(shè)單元。
由NMOS晶體管構(gòu)成的DRAM單元的操作原理是利用MOS晶體管的體區(qū)域(與其它絕緣隔離的p型柱狀硅層2)的多數(shù)載流子的空穴的過(guò)剩積累。即，在柵電極上施加預(yù)定的正電位，從漏擴(kuò)散層5流入大的溝道電流，通過(guò)碰撞離子化生成空穴載流子，將硅層2的作為多數(shù)載流子的空穴過(guò)剩地保持在硅層2中。將該過(guò)剩的空穴的積累狀態(tài)(比起熱平衡狀態(tài)來(lái)電位高的狀態(tài))作為例如數(shù)據(jù)“1”。漏擴(kuò)散層5和硅層2之間的pn結(jié)作為正向通路，將硅層2的過(guò)?？昭ǚ懦龅铰﹤?cè)的狀態(tài)作為數(shù)據(jù)“0”。
數(shù)據(jù)“0”、“1”是體區(qū)域的電位之差，作為MOS晶體管的閾值電壓之差來(lái)存儲(chǔ)。即，通過(guò)空穴積累使體區(qū)的電位高的數(shù)據(jù)“1”狀態(tài)的閾值電壓Vth1，比數(shù)據(jù)“0”狀態(tài)的閾值電壓Vth0低。為了使體區(qū)中積累作為多數(shù)載流子的空穴來(lái)保持“1”的數(shù)據(jù)狀態(tài)，必需在字線WL上施加負(fù)的偏置電壓。該數(shù)據(jù)保持狀態(tài)只要不進(jìn)行逆數(shù)據(jù)的寫(xiě)入操作(消去)，即使進(jìn)行讀出操作也不改變。即，與利用電容器的電荷積累的1個(gè)晶體管/1個(gè)電容器的DRAM不同，可非破壞讀出。
考慮幾種數(shù)據(jù)讀出方式，字線電位Vw1和體電位VB的關(guān)系與數(shù)據(jù)“0”、“1”的關(guān)系如圖5所示那樣。因此，數(shù)據(jù)讀出的第一種方法利用將數(shù)據(jù)“0”、“1”的閾值電壓Vth0、Vth1的中間值提供給讀出電位字線WL，在“0”數(shù)據(jù)的存儲(chǔ)器單元中不流動(dòng)電流，在“1”數(shù)據(jù)的存儲(chǔ)器單元中流動(dòng)電流。具體地說(shuō)，例如，位線BL預(yù)先充電到預(yù)定的電位，之后驅(qū)動(dòng)字線WL。由此，如圖6所示，“0”數(shù)據(jù)時(shí)，位線預(yù)先充電電位VBL不變化，“1”數(shù)據(jù)時(shí)，預(yù)先充電電位VBL降低。
第二種讀出方法利用因字線WL上升，將電流提供給位線BL，根據(jù)“0”、“1”的導(dǎo)通度，位線電位的上升速度不同。簡(jiǎn)單地說(shuō)，位線BL預(yù)先充電為0V，使圖7所示的字線WL上升，提供位線電流。此時(shí)，利用虛設(shè)單元檢測(cè)位線的電位上升之差，可進(jìn)行數(shù)據(jù)判別。
第三種讀出方法是讀出位線BL固定到預(yù)定電位時(shí)的“0”、“1”不同的位線電流之差的方法。讀出電流差，需要電流-電壓轉(zhuǎn)換電流，最終差動(dòng)放大電位差，輸出讀出輸出。
在本發(fā)明中，為了有選擇地寫(xiě)入“0“數(shù)據(jù)，即為了僅從存儲(chǔ)器單元陣列中選擇的字線WL和位線BL的電位來(lái)選擇的存儲(chǔ)器單元的體區(qū)域放出空穴，實(shí)際上成為字線WL和體區(qū)域之間的電容結(jié)合。在數(shù)據(jù)“1”，體區(qū)域中空穴積累過(guò)剩的狀態(tài)，使字線WL沿充分負(fù)的方向偏置，必須使存儲(chǔ)器單元的柵極和體之間的電容在成為柵氧化膜電容的狀態(tài)(即表面上沒(méi)有形成耗盡層的狀態(tài))下保持。
此外，寫(xiě)入操作，最好“0”、“1”共同作為體寫(xiě)入來(lái)消耗電力減少?！?”寫(xiě)入時(shí)，有選擇地從晶體管的體區(qū)向漏的空穴電流流動(dòng)，電子電流從漏向向體區(qū)流動(dòng)，而不用將空穴注入體區(qū)。
更具體地說(shuō)明操作波形。圖8-11是采用通過(guò)選擇利用位線有無(wú)放電進(jìn)行數(shù)據(jù)判別的第一種讀出方法時(shí)，讀出/刷新以及讀出/寫(xiě)入的操作波形。使提供給共同連接各存儲(chǔ)器單元MC的源的固定電位線SS的基準(zhǔn)電位為0。
圖8和圖9分別是“1”數(shù)據(jù)和“0”數(shù)據(jù)的讀出/刷新操作。直到時(shí)刻t1，為數(shù)據(jù)保持狀態(tài)(非選擇狀態(tài))，負(fù)電位提供給字線WL。在時(shí)刻t1，字線WL上升到正的預(yù)定電位。此時(shí)，字線電位設(shè)定在“0”、“1”數(shù)據(jù)的閾值Vth0、Vth1之間。由此，在“1”數(shù)據(jù)時(shí)，預(yù)先充電的位線VBL通過(guò)放電變?yōu)榈碗娢?。在?”數(shù)據(jù)時(shí)，保持位線電位VBL。由此判別“1”、“0”數(shù)據(jù)。
然后，在時(shí)刻t2，進(jìn)一步提高字線WL的電位，同時(shí)在讀出的數(shù)據(jù)為“1”時(shí)，將正電位提供給位線BL(圖8)，在讀出的數(shù)據(jù)為“0”時(shí)，將負(fù)電位提供給位線BL(圖9)。因此，在選擇的存儲(chǔ)器單元為“1”數(shù)據(jù)時(shí)，大的溝道電流流動(dòng)，引起碰撞離子化，過(guò)剩的空穴流入體區(qū)中，再次寫(xiě)入“1”數(shù)據(jù)。在“0”數(shù)據(jù)時(shí)，漏接合成為正向偏置，體區(qū)的空穴放出，再次寫(xiě)入“0”。
然后，在時(shí)刻t3，字線WL在負(fù)方向上偏置，讀出/刷新操作結(jié)束。與進(jìn)行“1”數(shù)據(jù)讀出的存儲(chǔ)器單元相同，在與位線BL相關(guān)的其它非選擇的存儲(chǔ)器單元中，字線WL為負(fù)電位，因此體區(qū)保持為負(fù)電位，溝道電流不流動(dòng)，不進(jìn)行寫(xiě)入。與進(jìn)行“0”數(shù)據(jù)讀出的存儲(chǔ)器單元相同，在與位線BL相關(guān)的其它非選擇的存儲(chǔ)器單元中，字線WL仍然保持為負(fù)電位，不引起空穴放出。
圖10和圖11是通過(guò)相同讀出方式分別進(jìn)行的“1”數(shù)據(jù)和“0”數(shù)據(jù)的讀出/寫(xiě)入操作。在圖10和圖11中的時(shí)刻t1的讀出操作分別與圖8和圖9相同。讀出后，在時(shí)刻t2，使字線WL為更高的電位，在同樣選擇的單元中寫(xiě)入“0”數(shù)據(jù)的情況，同時(shí)，將負(fù)電位提供給位線BL(圖10)，在寫(xiě)入“1”數(shù)據(jù)時(shí)，將正電位提供給位線BL(圖11)。由此，在提供了“0”數(shù)據(jù)的單元中，漏接合成為正向偏置，體區(qū)的空穴放出。在提供了“1”數(shù)據(jù)的單元中，溝道電流流動(dòng)，引起碰撞離子化，在體區(qū)中積累空穴。
以上那樣的本發(fā)明的DRAM單元由具有與其它部分電氣隔離的浮置體區(qū)的SGT構(gòu)成，可實(shí)現(xiàn)4F2的單元尺寸。此外，浮置的體區(qū)的電位控制利用來(lái)自柵電極的電容結(jié)合，而不利用體柵控制。源擴(kuò)散層為固定電位。即，讀出/寫(xiě)入的控制僅用字線WL和位線BL來(lái)進(jìn)行，因而簡(jiǎn)單。并且，因存儲(chǔ)器單元基本上是非破壞讀出，因而不必將讀出放大器設(shè)在各位線上，讀出放大器的布圖變得容易。并且由于電流讀出方式，噪聲強(qiáng)，即使是開(kāi)位線方式也可以讀出。
并且，通過(guò)利用在存儲(chǔ)器單元上用柱狀硅層的SGT，可獲得許多作用效果。在利用上述本發(fā)明操作原理的存儲(chǔ)器單元中，最好體電位隨著字線(柵電極)變動(dòng)，由此積累在體區(qū)的電荷可使pn結(jié)不導(dǎo)通地保持。在通常的平面型MOS晶體管中，晶體管越是微細(xì)化，柵電極即字線與體之間的電容就越小，此外源、漏的pn結(jié)電容也不能忽視。
與此相反，如果為SGT結(jié)構(gòu)，溝道區(qū)包圍柱狀硅層，并且由于溝道長(zhǎng)度由柱狀硅層的高度來(lái)確定，因而由平版印刷確定的平面上的尺寸獨(dú)立，可獲得大的溝道長(zhǎng)度。換言之，平面面積不必變大，在與位線接觸大致相同的面積內(nèi)可實(shí)現(xiàn)大的溝道長(zhǎng)度。因此，可使字線和體區(qū)的電容結(jié)合大。確實(shí)可進(jìn)行通過(guò)來(lái)自字線的體電位控制的操作控制。
此外，本發(fā)明的存儲(chǔ)器單元中，可期望相對(duì)于體電位變化，使閾值變化大。這也是通過(guò)采用SGT結(jié)構(gòu)可容易實(shí)現(xiàn)的。即，通過(guò)提供使溝道中央部的襯底雜質(zhì)濃度變，并且pn結(jié)附近的溝道溫度低的襯底厚度方向的溫度分布，可抑制接合泄漏使其較小，同時(shí)通過(guò)襯底偏置效果，可使相對(duì)于體電位變化的閾值變化大。此外，通過(guò)使位線接觸的柱狀硅層的上端面積變小，可使與位線連接的pn結(jié)電容變小，這還使字線與體區(qū)的電容耦合比相對(duì)較大。由此，因位線電容也變小，因而讀出或?qū)懭霑r(shí)的位線電容的充放電電流變小，可實(shí)現(xiàn)高速化和低消耗功率化。
下面利用與圖2的剖面圖對(duì)應(yīng)的作為步驟剖面圖的圖12-圖17，說(shuō)明圖1-圖3中所展示的單元陣列的具體制造步驟。
如圖12所示，在p型硅襯底1上，形成10nm左右的用于緩沖的硅氧化膜11之后，層疊200nm左右的氮化硅膜12，通過(guò)其上的平版印刷使光刻膠13形成圖形。
接著，如圖13所示，以光刻膠13作為掩模，通過(guò)RIE腐蝕氮化硅膜12、氧化硅膜11，并且腐蝕硅襯底1，在縱軸上加工移動(dòng)溝14，形成柱狀硅層2。然后，除去光刻膠13和氮化硅膜12，離子注入As，如圖14所示，在溝14及柱狀硅層2的上部分別形成作為源、漏的擴(kuò)散層6、5。
然后，如圖15所示，在柱狀硅層2的外周面上通過(guò)熱氧化形成柵氧化膜3，接著層疊用于形成柵電極的多晶硅膜40。通過(guò)包含柵氧化的熱氧化步驟及其后的熱步驟，在溝14的底部形成的n+型源擴(kuò)散層6沿橫方向擴(kuò)散。由此，柱狀硅層2的p型區(qū)域和襯底1的p型區(qū)域通過(guò)源擴(kuò)散層6電氣隔離。
之后，通過(guò)RIE全面腐蝕多晶硅膜40，如圖16所示，僅在柱狀硅層2的側(cè)壁上形成柵電極4。但是，在該腐蝕步驟中，用光刻膠覆蓋與圖16的面正交的方向上并列的柱狀硅層2的間隙部。由此，如圖1和圖3所示，聯(lián)結(jié)柵電極4的字線9由相同的多晶硅膜40形成。
接著，如圖17所示，層疊氧化硅膜，通過(guò)CMP進(jìn)行使其平坦化的處理，形成層間絕緣膜7。之后，如圖2所示，在柱狀硅層2的位置上形成接觸孔之后，層疊Al膜，進(jìn)行構(gòu)圖，形成位線8。對(duì)于位線8，除Al外，也可采用W等其它金屬膜或多晶硅等的其它導(dǎo)電材料膜。之后，圖中未示出，層疊層間絕緣膜，形成作為周邊電路的布線。在柱狀硅層2的底部上形成的源擴(kuò)散層6與單元陣列的周邊部中作為固定電位的信號(hào)線例如接地線連接。
通過(guò)上述制造工藝，用小單元面積可確保大柵極電容，獲得以SGT結(jié)構(gòu)的一個(gè)晶體管作為存儲(chǔ)器單元的單元陣列。
在上述例中，利用源擴(kuò)散層6的橫方向擴(kuò)散，使各柱狀硅層2與襯底1完全電氣隔離。這在柱狀硅層2的直徑非常小的情況下是容易的，但在某一程度的直徑大的情況下不一定容易。在這種情況下，最好預(yù)先將作為源擴(kuò)散層6的n+型層制備于襯底1內(nèi)。即，作為硅襯底1，預(yù)先準(zhǔn)備如圖18所示的結(jié)構(gòu)。
這例如以p型層20為襯底，在其表面上全面形成n+型埋入層21，并且，通過(guò)外延生長(zhǎng)獲得p型硅層21。分別獨(dú)立地準(zhǔn)備硅襯底作為p型層20、21，在另一方形成n+型層21之后，使它們直接接觸來(lái)圖18的襯底。如果采用這樣的外延生長(zhǎng)襯底或粘合襯底，進(jìn)行腐蝕直到達(dá)到n+型層21，形成柱狀硅層，那么可確實(shí)形成柱狀硅層與襯底的電氣隔離。
此外，柱狀硅層2的底部不一定由n+型層6完全封閉。例如，如圖19所示，從溝底部延伸的n+型層6即使不完全橫切柱狀硅層2，如虛線所示，零偏置時(shí)，從柱狀硅層2的周邊向中心延伸的耗盡層23如果在中心部有關(guān)系，那么柱狀硅層2的p型區(qū)域與襯底1的p型區(qū)域電氣隔離。
圖20表示其它單元陣列結(jié)構(gòu)與圖2對(duì)應(yīng)的剖面圖。該例中，將柱狀硅層2的上端部加工成越向上直徑越小的錐形。由此，可使形成于柱狀硅層2的上端部的漏擴(kuò)散層5和位線8的接觸面積小。
并且，在至此的例中，n+型源擴(kuò)散層6和漏擴(kuò)散層5的與p型硅層2之間的接合，最好不為臺(tái)階狀接合，而是通過(guò)夾置從n+型層逐漸成為低濃度的n型層成為與p型層接合的傾斜接合(graded junction)。因此，可使接合泄漏小，使接合電容也小。此外，通過(guò)采用這樣的接合結(jié)構(gòu)，與平面型晶體管不同，由于可確保溝道長(zhǎng)度比柱狀硅層高，因而溝道中央部的p型雜質(zhì)濃度可非常高地保持。因此，通過(guò)利用柵電容進(jìn)行體電位控制而產(chǎn)生的動(dòng)態(tài)存儲(chǔ)操作成為良好情況。
(實(shí)施例2)在上述實(shí)施例1中，采用以柱狀硅層的側(cè)周面作為溝道區(qū)域的SGT結(jié)構(gòu)的晶體管作為存儲(chǔ)器單元。與此相反，在實(shí)施例2中，同樣采用柱狀硅層的一個(gè)晶體管作為存儲(chǔ)器單元MC，但該晶體管的結(jié)構(gòu)為圖21那樣的結(jié)構(gòu)。即，在硅襯底101上形成凸型的柱狀硅層102用作有源層，橫切該柱狀硅層102，在上面及兩側(cè)上配置通過(guò)柵絕緣膜103對(duì)置的柵電極104，在該柵電極104的兩側(cè)形成漏和源擴(kuò)散層。但是，在柱狀硅層102的底部上埋入絕緣膜，保持浮置狀態(tài)。
圖22表示該實(shí)施例的DRQM單元陣列的布圖，圖23和圖24分別表示圖22的A-A’及B-B’剖面圖。如后所述，柱狀硅層102用在硅襯底101上外延生長(zhǎng)的D型硅層。為了在位線方向上鄰接的存儲(chǔ)器單元MC共有漏擴(kuò)散層，和將沿字線方向的源擴(kuò)散層作為共用源線連續(xù)形成，加工該p型硅層獲得的作為凸型硅層的有源層102按格狀圖形布圖。
在有源層102的底部中埋入氧化硅膜110。在元件隔離區(qū)中也埋入氧化硅膜111。然后，橫切有源層102，與該面相對(duì)地設(shè)置作為字線的柵電極104。與柵電極104自匹配地形成n+型源、漏擴(kuò)散層105。形成晶體管的面用層間絕緣膜106覆蓋，在其上配設(shè)位線107。
這樣，將一個(gè)NMOS晶體管作為存儲(chǔ)器單元MC構(gòu)成的DRAM單元陣列的操作原理與前述實(shí)施例1的相同。如在前述實(shí)施例1中說(shuō)明的那樣，在數(shù)據(jù)寫(xiě)入/讀出操作中，從柵電極的向浮置的體區(qū)的電容結(jié)合的大小是重要的。在該實(shí)施例中，由于柵電極104與由柱狀硅層構(gòu)成的有源層102的3個(gè)面對(duì)置，因而獲得大的結(jié)合電容，獲得好的特性。
以下參照采用與圖23的剖面對(duì)應(yīng)的剖面的圖25，說(shuō)明用于獲得該實(shí)施例2的單元陣列結(jié)構(gòu)的制造步驟。如圖25所示，在硅襯底101的表面上，在應(yīng)該形成后述格子狀圖形的作為有源區(qū)域的硅層區(qū)域，用相對(duì)于重合誤差的裕度構(gòu)圖并形成氧化硅膜110。然后，如圖26所示，在該硅襯底101上外延生長(zhǎng)p型硅層1020。
接著，如圖27所示，在硅層1020上層疊用于緩沖的氧化硅膜120、氮化硅膜121，在其上通過(guò)平版印刷構(gòu)圖并形成覆蓋應(yīng)作為有源區(qū)域的光刻膠123。利用該光刻膠123通過(guò)RIE，順序腐蝕氮化硅膜122、氧化硅膜121、硅層1020。然后，腐蝕氧化硅膜110，按預(yù)定的深度腐蝕露出的硅襯底101。
由此，將作為外延生成層的p型硅層1020加工成凸型的格子狀圖形，獲得有源層102。在其底部埋入氧化硅膜110。之后，層疊氧化硅膜111，在通過(guò)CMP處理平坦化之后，用RIE腐蝕氧化硅膜111，如圖28所示，大致埋入到氧化硅膜110的表面位置。該氧化硅膜111成為隔離各晶體管的橫方向的元件隔離絕緣膜。
用透視圖來(lái)表示圖28的狀態(tài)，那么就成為圖30那樣。P型有源層102被形成為格子狀圖形，在間隔部埋入元件隔離絕緣膜。接著，如圖29所示，在p型有源層102的表面(上面及兩側(cè)面的3個(gè)面)形成柵絕緣膜103之后，層疊多晶硅膜，對(duì)其進(jìn)行構(gòu)圖，形成作為字線的柵電極104。
之后，如圖24所示，以柵電極104作為掩模，進(jìn)行As離子注入，形成源、漏擴(kuò)散層105。如圖24所示，這些擴(kuò)散層105的深度達(dá)到埋入的氧化硅膜110。由此，各晶體管的p型體區(qū)成為可獨(dú)立電位控制的浮置狀態(tài)。然后，層疊層間絕緣膜106，在漏擴(kuò)散層位置開(kāi)出接觸孔，與字線正交地形成位線107。
(實(shí)施例3)圖31是進(jìn)一步用不同的晶體管結(jié)構(gòu)構(gòu)成存儲(chǔ)器單元MC的實(shí)施例。相對(duì)于形成于硅襯底201上的有源層202，在其上下面及兩側(cè)面形成柵絕緣膜203，柵電極204橫切該有源層202，并且與有源層202的上下面及側(cè)面相對(duì)地配設(shè)。然后在柵電極204的兩側(cè)形成源、漏擴(kuò)散層。圖中，示出有源層202從襯底201浮出的狀態(tài)，但實(shí)際上如后所述，因利用在硅襯底內(nèi)部形成空孔的技術(shù)來(lái)制作該結(jié)構(gòu)，因而有源層202并非浮出。
在該實(shí)施例的情況下，將一個(gè)NMOS晶體管作為存儲(chǔ)器單元MC構(gòu)成DRAM單元陣列，其數(shù)據(jù)寫(xiě)入及讀出與實(shí)施例1、2相同。此時(shí)，如前述實(shí)施列1中的說(shuō)明，在數(shù)據(jù)寫(xiě)入/讀出操作中，從柵電極的向浮置體區(qū)的電容結(jié)合的大小是重要的。由于柵電極204與由柱狀硅層構(gòu)成的有源層202的上下面對(duì)置，因而獲得大的結(jié)合電容，獲得好的特性。
下面用圖32A具體說(shuō)明本實(shí)施例3的DRAM單元陣列的制造步驟。首先，在硅襯底201埋入地形成振動(dòng)(vib)狀移動(dòng)空孔。因此，如圖32A及作為其A-A’剖面圖的圖32B所示，通過(guò)用于溝槽型DRAM中的相同技術(shù)，在硅襯底301的后面將要形成字線的區(qū)域，沿該字線方向形成多個(gè)溝槽304。即，層疊用于緩沖的氧化硅膜301、氮化硅膜302，在其上構(gòu)圖并形成光刻膠303，用RIE腐蝕硅襯底301，形成溝槽304。溝槽304的排列在字線方向上密集，在與其垂直的方向上稀疏。溝槽304的深度為直徑的數(shù)倍左右。
然后，在除去光刻膠303，并且除去氮化硅膜302和氧化硅膜301之后，在氫氣氣氛中，進(jìn)行大約1100℃的退火。此時(shí)，產(chǎn)生表面遷移，通過(guò)硅原子的移動(dòng)，封閉溝槽304的開(kāi)口，形成在密集排列溝槽的方向上空洞呈振動(dòng)(vib)狀連續(xù)的多個(gè)空孔305被埋入的狀態(tài)。圖33A和圖33B分別是該狀態(tài)的布圖和其A-A’剖面圖。
關(guān)于在硅襯底內(nèi)部形成振動(dòng)狀空孔的技術(shù)，在由T.Sato等發(fā)表的論文“A New Substrate Engineering for Formation Empty Space inSilicon(ESS)Induced by Silicon Surface Migration”(IEDM’99 TechnicalDigest，pp.517-520)中詳細(xì)進(jìn)行了記載。
這樣，用埋入空孔304的硅襯底201，如圖34所示，通過(guò)元件隔離區(qū)306形成格子狀區(qū)分的有源區(qū)域，構(gòu)成配設(shè)與空孔305重合的狀態(tài)的字線204、與其正交的位線205的布圖。具體地說(shuō)，以下利用對(duì)應(yīng)于圖34的A-A’剖面、A-A’剖面的圖35A、圖35B-圖39A、圖39B，說(shuō)明根據(jù)元件隔離工藝的元件形成步驟。
首先，如圖35A和圖35B所示，層疊氧化硅膜310和氮化硅膜311，在其上構(gòu)圖并形成覆蓋有源區(qū)域的光刻膠312。然后，通過(guò)RIE腐蝕氧化硅膜310，并且腐蝕硅襯底201，加工元件隔離溝313。元件隔離溝313的深度比空孔305的深度深。由此，將空孔305貫通橫方向的狀態(tài)的柱狀(凸型)有源層202形成在各晶體管形成區(qū)域中。實(shí)際上，由于有源層202共同形成沿位線方向鄰接的晶體管的漏擴(kuò)散層，和沿字線方向共同形成源擴(kuò)散層，因而與前述實(shí)施例2同樣，形成為格子狀連續(xù)的圖形。
之后，如圖36A和圖36B所示，腐蝕除去氮化硅膜311和氧化硅膜310，層疊改變的氧化硅膜315，對(duì)其深腐蝕(etch back)，作為元件隔離絕緣膜埋入到元件隔離溝313內(nèi)。在氧化硅膜315的表面，作為與空孔305的底部大致一致的狀態(tài)，不封閉貫通有源層202的空孔305的開(kāi)口端。
然后，如圖37A和37B所示，形成柵絕緣膜203，沿空孔305構(gòu)圖并形成作為字線的由多晶硅膜構(gòu)成的柵電極204。在柵電極204的上面，成為用氮化硅膜316覆蓋的狀態(tài)。在由熱氧化形成的情況下，柵絕緣膜203不僅形成在有源層202的上面，而且也形成在空孔305的內(nèi)壁上。此外，柵電極204也埋入空孔305中。即，在有源層202的上面形成的柵電極部204a、空孔305內(nèi)埋入的柵電極部204b在空孔305的端部連接成一體，連續(xù)作為字線。換言之，將有源層202的上下面及其連續(xù)的側(cè)面作為溝道，形成晶體管。該晶體管結(jié)構(gòu)為將前述實(shí)施例1的SGT結(jié)構(gòu)旋轉(zhuǎn)90°后的狀態(tài)。
然后，如圖38A及圖38B所示，層疊氮化硅膜317，通過(guò)RIE進(jìn)行腐蝕，將其僅殘留于柵電極的側(cè)壁，通過(guò)As離子注入，形成源、漏擴(kuò)散層206。源、漏擴(kuò)散層206比空孔305的上端位置更深。由此，各晶體管的體區(qū)通過(guò)柵絕緣膜203、擴(kuò)散層及元件隔離絕緣膜相互電氣隔離，可保持浮置狀態(tài)。
之后，如圖39A和圖39B所示，層疊層間絕緣膜207，在漏擴(kuò)散層區(qū)域開(kāi)出接觸孔，在與字線正交的方向上配設(shè)位線205。此時(shí)由于位線接觸與字線的重合偏差，即使接觸覆蓋字線，因字線上面及側(cè)面有氮化硅膜，因而成為接觸的氧化硅膜腐蝕時(shí)的保護(hù)膜，可防止位線與字線的短路。由此，可按最小節(jié)距來(lái)配設(shè)字線。
本實(shí)施列的一個(gè)晶體管的存儲(chǔ)器單元MC也按與實(shí)施例1相同的原理，進(jìn)行動(dòng)態(tài)的寫(xiě)入/讀出。與SGT結(jié)構(gòu)一樣，由于柵電極以包圍硅層的狀態(tài)沿4個(gè)面與其對(duì)置地形成，可獲得小的面積和大的柵電容，因此獲得良好的寫(xiě)入、讀出特性。
按實(shí)施例2、3構(gòu)成的晶體管結(jié)構(gòu)不限于1個(gè)晶體管的DRAM單元，更具體地說(shuō)，可用于集成具有小面積但大柵電容的晶體管的集成電路。在實(shí)施例3的情況下，硅層的上下同時(shí)作為溝道利用，但也可以利用其中的任一方作為溝道。例如，也可形成僅以空孔305的上壁作為溝道的晶體管。
按照上述的本發(fā)明，利用具有小面積但大柵電容的1個(gè)晶體管的存儲(chǔ)器單元，可提供用少的信號(hào)線便可存儲(chǔ)雙值數(shù)據(jù)的動(dòng)態(tài)存儲(chǔ)的半導(dǎo)體存儲(chǔ)器。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包括以下部分源擴(kuò)散層(形成在所述半導(dǎo)體襯底上，與固定電位線連接)；柱狀半導(dǎo)體層(按陣列狀配置，形成在所述源擴(kuò)散層上，一端與所述源擴(kuò)散層連接，通過(guò)該源擴(kuò)散層使所述柱狀半導(dǎo)體層的規(guī)定的半導(dǎo)體層之間共同連接，獲得積蓄過(guò)剩的多數(shù)載流子的具有第一閾值電壓的第1數(shù)據(jù)狀態(tài)和釋放所述過(guò)剩的多數(shù)載流子的具有第2閾值電壓的第2數(shù)據(jù)狀態(tài))；漏擴(kuò)散層(形成在所述柱狀半導(dǎo)體層的另一端)；柵電極(通過(guò)柵絕緣膜與所述柱狀半導(dǎo)體層對(duì)置，與所述字線連接)；字線(與柵電極連接)；和位線(連接到所述漏擴(kuò)散層，其中該位線與所述字線正交)。
2.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，所述源擴(kuò)散層構(gòu)成為面狀，共同連接沿所述位線和所述字線排列為矩陣狀的所述多個(gè)晶體管的所述多個(gè)柱狀半導(dǎo)體層。
3.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，所述源擴(kuò)散層共同連接沿所述位線排列的所述多個(gè)晶體管的所述多個(gè)柱狀半導(dǎo)體層。
4.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，所述源擴(kuò)散層共同連接沿所述字線排列的所述多個(gè)晶體管的所述多個(gè)柱狀半導(dǎo)體層。
5.所述如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，加工所述半導(dǎo)體襯底來(lái)形成所述柱狀半導(dǎo)體層，并且，橫切所述柱狀半導(dǎo)體層的下端部來(lái)形成所述源擴(kuò)散層，所述柱狀半導(dǎo)體層保持與所述半導(dǎo)體襯底電氣隔離的浮置狀態(tài)。
6.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，所述第1數(shù)據(jù)狀態(tài)是，通過(guò)從所述柵電極提供預(yù)定電位，使溝道電流從所述漏擴(kuò)散層流向所述柱狀半導(dǎo)體層的碰撞離子化所生成的過(guò)剩的多數(shù)載流子保持于所述柱狀半導(dǎo)體層中產(chǎn)生的寫(xiě)入，所述第2數(shù)據(jù)狀態(tài)是，通過(guò)從所述柵電極提供預(yù)定電位，使所述柱狀半導(dǎo)體層和所述漏擴(kuò)散層之間形成正向偏置，將所述柱狀半導(dǎo)體層的過(guò)剩的多數(shù)載流子引到漏擴(kuò)散層的寫(xiě)入。
7.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，所述半導(dǎo)體襯底是p型硅襯底，所述晶體管是NMOS晶體管。
8.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其特征在于，數(shù)據(jù)寫(xiě)入時(shí)，以所述固定電位作為基準(zhǔn)電位線，有選擇地將高于所述基準(zhǔn)電位的第一電位提供給字線，無(wú)選擇地將低于所述基準(zhǔn)電位的第二電位提供給字線，將分別與第1和第2數(shù)據(jù)對(duì)應(yīng)的高于所述基準(zhǔn)電位的第三電位和低于所述基準(zhǔn)電位的第四電位提供給位線。
9.如權(quán)利要求8的半導(dǎo)體存儲(chǔ)器，其特征在于，數(shù)據(jù)讀出時(shí)，以所述固定電位線作為基準(zhǔn)電位，有選擇地將位于所述第1閾值電壓與第2閾值電壓之間的高于所述基準(zhǔn)電位的第五電位提供給字線，檢測(cè)所選擇的存儲(chǔ)器單元的導(dǎo)通或非導(dǎo)通。
10.如權(quán)利要求8的半導(dǎo)體存儲(chǔ)器，其特征在于，數(shù)據(jù)讀出時(shí)，以所述固定電位線作為基準(zhǔn)電位，有選擇地將位于高于所述第1和第2閾值電壓并且高于所述基準(zhǔn)電位的第五電位提供給字線，檢測(cè)所選擇的存儲(chǔ)器單元的導(dǎo)通度。
11.一種半導(dǎo)體存儲(chǔ)器，包括以下部分柱狀半導(dǎo)體層(通過(guò)絕緣膜形成于所述半導(dǎo)體襯底上，獲得積蓄過(guò)剩的多數(shù)載流子的具有第一閾值電壓的第1數(shù)據(jù)狀態(tài)和釋放所述過(guò)剩的多數(shù)載流子的具有第2閾值電壓的第2數(shù)據(jù)狀態(tài))；源擴(kuò)散層(形成在所述柱狀半導(dǎo)體層的一端，與固定電位線連接)；漏擴(kuò)散層(形成在所述柱狀半導(dǎo)體層的另一端)；柵電極(通過(guò)柵絕緣膜與所述柱狀半導(dǎo)體層對(duì)置)；字線(與柵電極連接)；和位線(連接到所述漏擴(kuò)散層，其中該位線與所述字線正交)。
12.一種半導(dǎo)體存儲(chǔ)器，包括以下部分(沿半導(dǎo)體襯底一個(gè)方向形成的)柱狀半導(dǎo)體層；柵電極(由第1部分和第2部分構(gòu)成，在另一方向(與所述方向垂直)上形成，第1、第2部分與所述柱狀半導(dǎo)體層正交，在所述柱狀半導(dǎo)體層上的下通過(guò)絕緣膜夾置它來(lái)形成)；和源擴(kuò)散層及漏擴(kuò)散層(形成在所述柱狀半導(dǎo)體層的夾置所述柵電極的兩側(cè))；字線(與柵電極連接)；和位線(連接到所述漏擴(kuò)散層，其中該位線與所述字線正交)。
13.在半導(dǎo)體襯底上集成形成晶體管的半導(dǎo)體集成電路裝置，所述晶體管包括以下部分(沿半導(dǎo)體襯底一個(gè)方向形成的)柱狀半導(dǎo)體層；柵電極(由第1部分和第2部分構(gòu)成，在另一方向(與所述方向成垂直)上形成，第1、第2部分與所述柱狀半導(dǎo)體層正交，在所述柱狀半導(dǎo)體層上的下通過(guò)絕緣膜夾置它來(lái)形成，所述第1、第2部分在端部相互連接)；和源擴(kuò)散層及漏擴(kuò)散層(形成在所述柱狀半導(dǎo)體層的夾置所述柵電極的兩側(cè))。
14.一種半導(dǎo)體存儲(chǔ)器的制造方法，該半導(dǎo)體存儲(chǔ)器可進(jìn)行在體區(qū)積蓄過(guò)剩的多數(shù)載流子的具有第一閾值電壓的第1數(shù)據(jù)狀態(tài)，和釋放所述體區(qū)的過(guò)剩的多數(shù)載流子的具有第2閾值電壓的第2數(shù)據(jù)狀態(tài)的動(dòng)態(tài)存儲(chǔ)，所述制造方法包括下列步驟在半導(dǎo)體襯底上構(gòu)圖并形成掩模，覆蓋要形成有源層的部分；腐蝕所述半導(dǎo)體層，形成柱狀半導(dǎo)體層；在所述元件隔離溝的底部埋入元件隔離絕緣膜；在通過(guò)所述腐蝕形成的溝的底部和柱狀半導(dǎo)體層的上部，擴(kuò)散一種導(dǎo)電類型的雜質(zhì)，形成源和漏擴(kuò)散層；在所述有源層的上面及兩側(cè)面形成柵絕緣膜；在所述柵絕緣膜上形成柵電極。
15.一種半導(dǎo)體存儲(chǔ)器的制造方法，該半導(dǎo)體存儲(chǔ)器可進(jìn)行在體區(qū)積蓄過(guò)剩的多數(shù)載流子的具有第一閾值電壓的第1數(shù)據(jù)狀態(tài)，和釋放所述體區(qū)的過(guò)剩的多數(shù)載流子的具有第2閾值電壓的第2數(shù)據(jù)狀態(tài)的動(dòng)態(tài)存儲(chǔ)，所述制造方法包括下列步驟在半導(dǎo)體襯底上，沿第一方向密集地同時(shí)沿與第一方向正交的第二方向稀疏地配列形成溝槽；通過(guò)退火處理所述半導(dǎo)體襯底產(chǎn)生表面遷移，封閉所述溝槽的上部開(kāi)口，形成在所述半導(dǎo)體襯底上沿所述第一方向連續(xù)埋入空孔的狀態(tài)；通過(guò)在所述半導(dǎo)體襯底的元件隔離區(qū)形成比所述空孔深的元件隔離溝，形成所述空孔貫通底部的狀態(tài)的有源層；在所述元件隔離溝中以不封閉所述空孔的兩端的深度埋置元件隔離溝，在所述有源層的表面及所述空孔的內(nèi)壁面，形成柵絕緣膜；橫切所述有源層，與所述有源層的上面對(duì)置，同時(shí)埋入所述空孔內(nèi)部，與空孔的上部壁面對(duì)置那樣來(lái)形成柵電極；在所述有源層，形成與所述柵電極自匹配的源和漏擴(kuò)散層。
全文摘要
本發(fā)明的半導(dǎo)體存儲(chǔ)器包括:源擴(kuò)散層(形成在半導(dǎo)體襯底上。與固定電位線連接);柱狀半導(dǎo)體層(按陣列狀配置,形成于源擴(kuò)散層上。一端與源擴(kuò)散層連接。通過(guò)該源擴(kuò)散層使柱狀半導(dǎo)體層的規(guī)定的半導(dǎo)體層之間共同連接。具有積蓄過(guò)剩多個(gè)載流子的第一閾值電壓的第1數(shù)據(jù)狀態(tài)和釋放過(guò)剩多個(gè)載流子的第2閾值電壓的第2數(shù)據(jù)狀態(tài)。);漏擴(kuò)散層(形成在柱狀半導(dǎo)體層的另一端);和柵電極(通過(guò)柵絕緣膜與柱狀半導(dǎo)體層對(duì)置,與字線連接);字線(與柵電極連接);位線(連接到漏擴(kuò)散層,其中該位線與字線正交)。
文檔編號(hào)H01L21/8242GK1344029SQ0113280
公開(kāi)日2002年4月10日 申請(qǐng)日期2001年9月7日 優(yōu)先權(quán)日2000年9月8日
發(fā)明者堀口文男, 大澤隆 申請(qǐng)人:株式會(huì)社東芝