專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體基板上集成了電阻元件的半導(dǎo)體裝置及其制造方法。
先有技術(shù)迄今，延遲用電阻、振蕩電路用的電阻、AD變換器的階梯電阻等電阻元件被用于各種半導(dǎo)體集成電路中。
圖11是表示現(xiàn)有的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
在N型半導(dǎo)體基板50上形成場(chǎng)氧化膜51、51，在該場(chǎng)氧化膜51、51之間的N型半導(dǎo)體基板50的表面上形成P-型電阻層52。另外，在P-型電阻層52的兩端形成P+型電極取出層53、54。
圖12是表示圖11所示的半導(dǎo)體裝置的工作狀態(tài)的剖面圖。圖中，將電壓VL加在電極取出層53上，同時(shí)將電壓VH加在另一電極取出層54上。這里，假定N型半導(dǎo)體基板50的電壓為0V，且VH＜VL＜0V。即，P+型電極取出層53、54和N型半導(dǎo)體基板50不加順向偏壓。另外，電壓VH的絕對(duì)值比電壓VL大。因此，對(duì)應(yīng)于電位差(VH-VL)，電流流過(guò)P-型電阻層52。
本發(fā)明擬解決的課題可是在將電阻層52作為電阻元件用于半導(dǎo)體集成電路的情況下，在電路設(shè)計(jì)上希望其電阻值對(duì)電壓沒(méi)有依賴性。
可是，通過(guò)利用加在P+型電極取出層54上的電壓VH，過(guò)渡層55在N型半導(dǎo)體基板50和P-型電阻層52之間擴(kuò)大，從而使P-型電阻層52變窄，電阻值隨著加在P+型電極取出層54上的電壓VH的變化而變化。另外，如果電壓VH進(jìn)一步升高，則在P+型電極取出層54附近發(fā)生夾斷狀態(tài)，所以電流飽和。
本發(fā)明就是鑒于上述的現(xiàn)有技術(shù)中的課題而完成的，目的在于盡量降低電阻層對(duì)電壓的依賴性，容易進(jìn)行半導(dǎo)體集成電路的電路設(shè)計(jì)。
為解決發(fā)明課題而采取的措施本發(fā)明的半導(dǎo)體裝置的特征在于備有在第一導(dǎo)電型半導(dǎo)體基板的表面上形成的、第一電壓加在其一端上同時(shí)第二電壓加在其另一端上的第二導(dǎo)電型電阻層，在該第二導(dǎo)電型電阻層上形成的絕緣膜，以及在該絕緣膜上形成的由硅層構(gòu)成的電阻偏置電極層；通過(guò)調(diào)整加在上述電阻偏置電極層上的電壓，降低上述第二導(dǎo)電型電阻層的電阻值對(duì)電壓的依賴性。
如果采用本發(fā)明，則由于在電阻層上備有絕緣膜和電阻偏置電極，所以過(guò)渡層在半導(dǎo)體基板和電阻層之間的擴(kuò)大被抑制，能降低電阻層的電阻值對(duì)電壓的依賴性。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法的特征在于包括在第一導(dǎo)電型半導(dǎo)體基板上形成絕緣膜、第一硅層的工序；在該第一硅層上有選擇地形成耐氧化膜的工序；通過(guò)熱氧化形成場(chǎng)氧化膜的工序；除去上述耐氧化膜的工序；通過(guò)將上述第一硅層及絕緣膜貫通后進(jìn)行第二導(dǎo)電型不純物的離子注入，在上述半導(dǎo)體基板的表面上形成第二導(dǎo)電型電阻層的工序；在全部表面上形成第二硅層的工序；對(duì)上述第一及第二硅層進(jìn)行圖形刻蝕，在上述電阻層上形成電阻偏置電極層的工序；以及在上述電阻偏置電極層上形成供給規(guī)定的電壓用的布線層的工序。
如果采用本發(fā)明的半導(dǎo)體裝置的制造方法，則由于使形成場(chǎng)氧化膜時(shí)使用的第一硅層照樣殘留下來(lái)，作為電阻偏置電極層的一部分(下層部分)利用，所以能縮短制造工序。
另外，由于通過(guò)將上述第一硅層及絕緣膜貫通后進(jìn)行第二導(dǎo)電型不純物的離子注入，形成第二導(dǎo)電型電阻層，然后將第二硅層層疊在第一硅層上，所以第一硅層具有作為離子注入的緩沖膜的功能，同時(shí)與使用單層的硅層作為電阻緩沖電極層的情況相比，能降低離子注入的加速能量。
附圖的簡(jiǎn)要說(shuō)明圖1是說(shuō)明本發(fā)明的實(shí)施形態(tài)的半導(dǎo)體裝置的制造方法用的剖面圖。
圖2是說(shuō)明本發(fā)明的實(shí)施形態(tài)的半導(dǎo)體裝置的制造方法用的剖面圖。
圖3是說(shuō)明本發(fā)明的實(shí)施形態(tài)的半導(dǎo)體裝置的制造方法用的剖面圖。
圖4是說(shuō)明本發(fā)明的實(shí)施形態(tài)的半導(dǎo)體裝置的制造方法用的剖面圖。
圖5是說(shuō)明本發(fā)明的實(shí)施形態(tài)的半導(dǎo)體裝置的制造方法用的剖面圖。
圖6是說(shuō)明本發(fā)明的實(shí)施形態(tài)的半導(dǎo)體裝置及其制造方法用的剖面圖。
圖7是圖6所示的擴(kuò)散電阻圖形的平面圖。
圖8是圖6所示的擴(kuò)散電阻的另一圖形的平面圖。
圖9是表示擴(kuò)散電阻的電流電壓特性及電阻特性(橫軸表示擴(kuò)散電阻兩端的電壓差，縱軸表示電流I、電阻Rs)的圖。
圖10是表示擴(kuò)散電阻的電流電壓特性及電阻特性(橫軸表示擴(kuò)散電阻兩端的電壓差，縱軸表示電流I、電阻Rs)的圖。
圖11是表示現(xiàn)有例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖12表示現(xiàn)有例的半導(dǎo)體裝置的工作狀態(tài)的剖面圖。
發(fā)明的實(shí)施形態(tài)以下參照?qǐng)D1至圖6，說(shuō)明本發(fā)明的實(shí)施形態(tài)涉及的半導(dǎo)體裝置及其制造方法。另外，在圖1至圖6中，在圖中右側(cè)示出了擴(kuò)散電阻的形成區(qū)域，左側(cè)示出了P溝道型MOS晶體管的形成區(qū)域。
如圖1所示，在P型硅基板1上形成N型阱區(qū)2。然后，在P型硅基板1上通過(guò)熱氧化形成10nm～20nm左右的薄氧化膜3。在該薄氧化膜3上采用LPVCD法形成50nm～100nm的第一多晶硅層、50nm～100nm的氮化硅膜5(Si3N4)，有選擇地對(duì)氮化硅膜5進(jìn)行刻蝕。這里，也可以形成無(wú)定形硅層，以代替第一多晶硅層。
因此，在P溝道型MOS晶體管的形成區(qū)域和多晶硅電阻元件的形成區(qū)域的規(guī)定區(qū)域中，殘留下來(lái)第一多晶硅層4及氮化硅膜5的層疊膜。另外，這里也可以有選擇地刻蝕第一多晶硅層4、氮化硅膜5。
接著，進(jìn)行1000℃左右的熱氧化，如圖2所示，在通過(guò)刻蝕除去了氮化硅膜5的區(qū)域上形成場(chǎng)氧化膜6。場(chǎng)氧化膜6的厚度例如為500nm左右。
這里，氮化硅膜5起耐氧化膜的作用。另外，薄氧化膜3也稱為焊接區(qū)氧化膜，用來(lái)防止在場(chǎng)氧化膜6的所謂的バ-ズビ-ク(burrsbeak)下的P型硅基板1上發(fā)生結(jié)晶缺陷。
另外，第一多晶硅層4稱為焊接區(qū)多晶硅層(焊接區(qū)硅層)，具有將バ-ズビ-ク(burrs beak)抑制得短的作用。通常，在場(chǎng)氧化后除去薄氧化膜3、第一多晶硅層4，但在本工序中使它們殘存下來(lái)，如后面所述，用來(lái)作為電阻元件的構(gòu)成要素。
接著，如圖3所示，將氮化硅膜5除去后，在P溝道型MOS晶體管的形成區(qū)域上形成光敏抗蝕劑層7。然后，將該光敏抗蝕劑層7作為掩模，在將第一多晶硅層4及薄氧化膜3貫通的條件下，進(jìn)行P型不純物的離子注入，在N型阱區(qū)2的表面上形成P-型電阻層8。這里，上述離子注入工序的優(yōu)選條件為將硼作為離子種，加速能量為60KeV，劑量為8.5×1012/cm2。
在上述的離子注入工序中，第一多晶硅層4及薄氧化膜3對(duì)離子注入起緩沖膜的作用，防止在半導(dǎo)體基板表面上發(fā)生結(jié)晶缺陷。另外，由于第一多晶硅層4比較薄，所以能降低離子注入的加速能量。
接著，如圖4所示，在將P溝道型MOS晶體管的形成區(qū)域上的光敏抗蝕劑層7除去后，用LPCVD法在全部表面上淀積50nm～100nm的第二多晶硅層9。另外，通過(guò)熱擴(kuò)散，在第二多晶硅層9中進(jìn)行磷等不純物的摻雜，降低電阻。這時(shí)，如果不純物擴(kuò)散到第二多晶硅層9的下層的第一多晶硅層4中，則第一多晶硅層4同樣也被低電阻化。
因此，在P溝道型MOS晶體管的形成區(qū)域及擴(kuò)散電阻的形成區(qū)域中，第二多晶硅層9層疊在第一多晶硅層4上。
此后，如圖5所示，在第二多晶硅層9的規(guī)定區(qū)域上形成光敏抗蝕劑層(圖中未示出)，將該光敏抗蝕劑層作為掩模，有選擇地依次刻蝕第二多晶硅層9、第一多晶硅層4。
因此，在擴(kuò)散電阻的形成區(qū)域中，形成層疊了第一多晶硅層4及第二多晶硅層9的電阻偏置電極10。另一方面，在P溝道型MOS晶體管的形成區(qū)域中，形成層疊了第一多晶硅層4及第二多晶硅層9的柵極11。另外，在場(chǎng)氧化膜6上形成由第二多晶硅層9(單層)構(gòu)成的多晶硅布線層(圖中未示出)。
另外，通過(guò)進(jìn)行硼等的離子注入，形成P+型電極取出層12、13、P溝道型MOS晶體管的P+型源極層14、P+型漏極層15。
接著，如圖6所示，在全部表面上形成BPSG膜等層間絕緣膜16，在P+型電極取出層12、13上、以及P+型源極層14、P+型漏極層15上形成接觸孔，通過(guò)這些接觸孔，形成由Al層構(gòu)成的電阻取出電極17、18、源極19、以及漏極20。從而制成備有擴(kuò)散電阻的半導(dǎo)體裝置。另外，雖然省略了有關(guān)N溝道型MOS晶體管的說(shuō)明，但能在相同的硅基板1上形成為CMOS的構(gòu)成。
圖7是圖6所示的擴(kuò)散電阻的圖形平面圖。P-型電阻層8在P+型電極取出層12、13之間呈條紋狀延伸。設(shè)置在P+型電極取出層12、13上的C1、C2是接觸孔。P-型電阻層8的長(zhǎng)度根據(jù)所希望的電阻值決定。另外，電阻偏置電極10通過(guò)薄絕緣膜3覆蓋P-型電阻層8。Al布線層21通過(guò)接觸孔C3連接在該電阻偏置電極10上。從電源將規(guī)定的偏壓VG加在Al布線層21上。通過(guò)調(diào)整該偏壓VG，能抑制P-型電阻層8和N型阱區(qū)2之間的過(guò)渡層的擴(kuò)展。
圖8是擴(kuò)散電阻的另一圖形平面圖。這里，接觸孔C4配置在P-型電阻層8的長(zhǎng)度方向的中途，另一方面，接觸孔C5配置在電阻偏置電極10上。而且，通過(guò)這些接觸孔C4、C5，用Al布線層22連接P-型電阻層8和電阻偏置電極10。在此情況下，取出在P-型電阻層8上產(chǎn)生的電壓，供給電阻偏置電極10，所以具有不需要特別使用電壓源的優(yōu)點(diǎn)。
其次，參照?qǐng)D9說(shuō)明本發(fā)明者試作的半導(dǎo)體裝置的測(cè)定結(jié)果。圖9、圖10是表示擴(kuò)散電阻的電流電壓特性及電阻特性(橫軸表示擴(kuò)散電阻兩端的電壓差，縱軸表示電流I、電阻Rs)的圖。這里，設(shè)加在P+型電極取出層13上的電壓為VH、加在P+型電極取出層12上的電壓為VL、加在電阻偏置電極10上的電壓為CG。
而且，定義R＝VG/(VH-VL)。R表示加在電阻偏置電極10上的電壓VG與加在P+型電極取出層12、13之間的電壓(VH-VL)之比。根據(jù)該定義，圖9(A)表示R＝0時(shí)的上述特性，圖9(B)表示R＝0.2時(shí)的上述特性，圖9(C)表示R＝0.4時(shí)的上述特性，圖10(D)表示R＝0.5時(shí)的上述特性，圖10(E)表示R＝0.6時(shí)的上述特性，圖10(F)表示R＝0.8時(shí)的上述特性。
從該實(shí)驗(yàn)結(jié)果可知，R＝0.6時(shí)電阻值對(duì)電壓的依賴性最小。R＝0.5時(shí)對(duì)電壓的依賴性小到不成問(wèn)題的程度。R＝0.4以下時(shí)電壓(VH-VL)升高，同時(shí)電阻值Rs增大。這可以認(rèn)為是過(guò)渡層擴(kuò)展的緣故。反之，R＝0時(shí)，電壓(VH-VL)升高，同時(shí)電阻值Rs減小。這可以認(rèn)為是產(chǎn)生載流子的蓄積狀態(tài)的緣故。
發(fā)明的效果如上所述，如果采用本發(fā)明的半導(dǎo)體裝置，則由于在電阻層上備有絕緣膜和電阻偏置電極，所以能抑制在半導(dǎo)體基板和電阻層之間進(jìn)行擴(kuò)展的過(guò)渡層的擴(kuò)展，能降低電阻層的電阻值對(duì)電壓的依賴性。
另外，加在電阻偏置電極層上的電壓能從電阻層的長(zhǎng)度方向的中途取出，所以具有不需要設(shè)置特別的電壓源的優(yōu)點(diǎn)。
另外，如果采用本發(fā)明的半導(dǎo)體裝置的制造方法，則由于使形成場(chǎng)氧化膜時(shí)用的第一硅層照樣保留下來(lái)，作為電阻偏置電極層的一部分(下層部分)利用，所以能縮短制造工序。
另外，由于通過(guò)貫通該第一硅層及絕緣膜后進(jìn)行第二導(dǎo)電型不純物的離子注入，形成第二導(dǎo)電型電阻層，然后將第二硅層層疊在第一硅層上，所以第一硅層具有作為離子注入緩沖膜的功能，同時(shí)與使用單層的硅層作為電阻偏置電極層的情況相比，能降低離子注入的加速能量。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于備有在第一導(dǎo)電型半導(dǎo)體基板的表面上形成的、第一電壓加在其一端上同時(shí)第二電壓加在其另一端上的第二導(dǎo)電型電阻層，在該第二導(dǎo)電型電阻層上形成的絕緣膜，以及在該絕緣膜上形成的由硅層構(gòu)成的電阻偏置電極層；通過(guò)調(diào)整加在上述電阻偏置電極層上的電壓，降低上述第二導(dǎo)電型電阻層的電阻值對(duì)電壓的依賴性。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于上述電阻偏置電極層是層疊兩層硅層構(gòu)成的。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于加在上述硅層上的電壓被從上述電阻層的長(zhǎng)度方向的中途取出。
4.根據(jù)權(quán)利要求1、2、3所述的半導(dǎo)體裝置，其特征在于第二導(dǎo)電型的一對(duì)電極取出層設(shè)置在第二導(dǎo)電型電阻層的兩端，使電流流過(guò)上述電阻層用的電壓加在該電極取出層上。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于加在電阻偏置電極層上的電壓與加在上述一對(duì)電極取出層之間的電壓之比為0.5～0.6。
6.一種半導(dǎo)體裝置的制造方法，其特征在于包括在第一導(dǎo)電型半導(dǎo)體基板上形成絕緣膜及第一硅層的工序；在該第一硅層上有選擇地形成耐氧化膜的工序；通過(guò)熱氧化形成場(chǎng)氧化膜的工序；除去上述耐氧化膜的工序；通過(guò)將上述第一硅層及絕緣膜貫通后進(jìn)行第二導(dǎo)電型不純物的離子注入，在上述半導(dǎo)體基板的表面上形成第二導(dǎo)電型電阻層的工序；在全部表面上形成第二硅層的工序；對(duì)上述第一及第二硅層進(jìn)行圖形刻蝕，在上述電阻層上形成電阻偏置電極層的工序；以及在上述電阻偏置電極層上形成供給規(guī)定的電壓用的布線層的工序。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其特征在于上述第一硅層及上述第二硅層是多晶硅層、無(wú)定形硅層兩者中的任意一者。
8.根據(jù)權(quán)利要求6、7所述的半導(dǎo)體裝置的制造方法，其特征在于上述耐氧化膜是氮化硅膜。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其特征在于上述布線層與上述電阻層的長(zhǎng)度方向的中途接觸。
10.一種半導(dǎo)體裝置的制造方法，其特征在于包括在第一導(dǎo)電型半導(dǎo)體基板上形成絕緣膜及第一硅層的工序；在MOS晶體管的形成區(qū)域及電阻形成區(qū)域上的上述第一硅層上有選擇地形成耐氧化膜的工序；通過(guò)熱氧化形成場(chǎng)氧化膜的工序；除去上述耐氧化膜的工序；通過(guò)將上述電阻形成區(qū)域上的第一硅層及絕緣膜貫通后進(jìn)行第二導(dǎo)電型不純物的離子注入，在上述半導(dǎo)體基板的表面上形成第二導(dǎo)電型電阻層的工序；在全部表面上形成第二硅層的工序；對(duì)上述第一及第二硅層進(jìn)行圖形刻蝕，在上述電阻層上形成電阻偏置電極層，同時(shí)形成上述MOS晶體管的柵極的工序；通過(guò)離子注入，同時(shí)形成上述MOS晶體管的源極層及漏極層、以及上述電阻層的一對(duì)電極取出層的工序；以及在上述電阻偏置電極層上形成供給規(guī)定的電壓用的布線層的工序。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于上述第一硅層及上述第二硅層是多晶硅層、無(wú)定形硅層兩者中的任意一者。
12.根據(jù)權(quán)利要求10、11所述的半導(dǎo)體裝置的制造方法，其特征在于上述耐氧化膜是氮化硅膜。
13.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于上述布線層與上述電阻層的長(zhǎng)度方向的中途接觸。
全文摘要
本發(fā)明的課題在于盡量降低電阻層對(duì)電壓的依賴性,容易進(jìn)行半導(dǎo)體集成電路的設(shè)計(jì)。備有在半導(dǎo)體基板上的N阱區(qū)2的表面上形成的、第一電壓VL加在其一端上同時(shí)第二電壓VH加在其另一端上的P－型電阻層8,在電阻層8上形成的薄氧化膜3,以及在薄氧化膜3上形成的由硅層構(gòu)成的電阻偏置電極層10;通過(guò)調(diào)整加在電阻偏置電極層10上的電壓,降低電阻層8的電阻值對(duì)電壓的依賴性。
文檔編號(hào)H01L27/04GK1350332SQ01135500
公開(kāi)日2002年5月22日 申請(qǐng)日期2001年10月19日 優(yōu)先權(quán)日2000年10月20日
發(fā)明者關(guān)川信之, 平田光一, 木綿正明, 榎本伸也 申請(qǐng)人:三洋電機(jī)株式會(huì)社