專利名稱：半導體集成電路裝置的制造方法
技術領域：
本發(fā)明涉及在介質(zhì)隔離型的互補型雙極型晶體管中通過將集電區(qū)的厚度形成得較厚來實現(xiàn)高耐壓晶體管的半導體集成電路裝置及其制造方法。
背景技術：
近年來，要求在聲頻放大器或顯示器驅(qū)動器等中使用的晶體管實現(xiàn)高耐壓化和高集成化。為了使高耐壓集成電路實現(xiàn)高集成化和高速化，最好采用介質(zhì)隔離技術，以便防止寄生晶體管的形成或因元件隔離形成引起的芯片尺寸的增大。
在圖13中示出舉例的現(xiàn)有技術半導體集成電路裝置的剖面圖(例如，特開平11-354535號)。而且，參照圖14～圖20，在以下示出圖13中示出的半導體集成電路裝置的制造方法。
在圖14中示出高耐壓縱型NPN晶體管和高耐壓縱型PNP晶體管的形成區(qū)。首先，例如利用熱氧化法，在由硅形成的N型襯底3的表面上形成膜厚約為2微米的埋入氧化膜2。在室溫下將N型襯底3經(jīng)埋入氧化膜2貼合到支撐襯底1上。利用后續(xù)的工序，N型襯底3成為作為活性層的N+型埋入層4和P+型埋入層5。作為N型襯底3，例如使用電阻率約為10Ω·cm的硅襯底。其后，例如在1100℃下在氧氣氛中進行約2小時的退火，提高埋入氧化膜2與支撐襯底1的貼合強度。接著，例如利用機械研磨或化學機械研磨(CMP)，使N型襯底3的膜厚為規(guī)定的膜厚，例如2微米。
其次，為了形成N-型埋入層4，進行離子注入。利用眾所周知的光刻技術，以在NPN晶體管部分上設置了開口的光致抗蝕劑(未圖示)為掩模，以加速電壓50keV、導入量3×1015/cm2注入N型雜質(zhì)、例如砷(As)離子。其后，除去光致抗蝕劑。再者，為了形成P-型埋入層5，進行離子注入。利用眾所周知的光刻技術，以在PNP晶體管部分上設置了開口的光致抗蝕劑(未圖示)為掩模，以加速電壓50keV、導入量3×1015/cm2注入P型雜質(zhì)，例如硼(B)離子。其后，除去光致抗蝕劑。
接著，通過例如在1100℃下，在氫氣氛中進行約1小時的退火，分別使在前面的工序中導入到NPN晶體管部分中的砷和導入到PNP晶體管部分中的硼熱擴散，形成N-型埋入層4和P-型埋入層5。在該退火工序中，由于在有源層表面上形成氧化膜(未圖示)，故在退火后，進行使用氫氟酸溶液等的輕刻蝕來將其除去。由此，成為圖14中示出的結構。
其次，如圖15中所示，在作為有源層的N-型埋入層4和P-型埋入層5的上層，生長電阻率為10Ω·cm、膜厚為15微米的N型外延層6。N型外延層6的NPN晶體管部分成為N型集電區(qū)7，N型外延層6的PNP晶體管部分利用后續(xù)的工序成為P型集電區(qū)8。利用熱氧化法，在N型外延層6的上層形成膜厚約為50nm的氧化膜9。利用眾所周知的光刻技術，以在PNP晶體管部分上設置了開口的光致抗蝕劑為掩模，以加速電壓300keV、導入量8×1012/cm2注入P型雜質(zhì)，例如硼(B)離子。通過例如在1200℃下在惰性氣體氣氛中進行約7小時的退火，形成PNP晶體管的P型集電區(qū)8。由此，成為圖15中示出的那樣的結構。
其次，利用眾所周知的光刻技術，以在NPN晶體管的基區(qū)上層設置了開口的光致抗蝕劑為掩模，以加速電壓40keV、導入量1×1014/cm2注入P型雜質(zhì)，例如硼(B)離子。在除去了光致抗蝕劑后，利用眾所周知的光刻技術，以在PNP晶體管的基區(qū)上層設置了開口的光致抗蝕劑為掩模，以加速電壓60keV、導入量1×1014/cm2注入N型雜質(zhì)，例如磷(P)離子。在除去了光致抗蝕劑后，通過例如在900℃下在惰性氣體中進行約30分鐘的退火，雜質(zhì)被擴散，分別形成NPN晶體管的P型基區(qū)10和PNP晶體管的N型基區(qū)11。
其次，利用眾所周知的光刻技術，以在NPN晶體管的N型發(fā)射區(qū)和N型集電極接點的上層設置了開口的光致抗蝕劑為掩模，以加速電壓110keV、導入量5×1015/cm2注入N型雜質(zhì)，例如砷(As)離子。其后，除去光致抗蝕劑。接著，利用眾所周知的光刻技術，以在PNP晶體管的P型發(fā)射區(qū)和P型集電極接點的上層設置了開口的光致抗蝕劑為掩模，以加速電壓40keV、導入量3×1015/cm2注入P型雜質(zhì)，例如硼(B)離子。在除去光致抗蝕劑后，通過例如在1000℃下在惰性氣體氣氛中進行約30分鐘的退火，雜質(zhì)被擴散，分別形成NPN晶體管的N型發(fā)射區(qū)12和N+型集電極接點13以及PNP晶體管的P+型發(fā)射區(qū)14和P+型集電極接點15。由此，成為圖16中示出的那樣的結構。
其后，使NPN晶體管部分的氧化膜9、N型集電極層7和N+型埋入層4到達埋入氧化膜2，通過刻蝕形成元件隔離用的槽16。同時，使PNP晶體管部分的氧化膜9、P型集電極層8和P型埋入層5到達埋入氧化膜2，通過刻蝕形成元件隔離用的槽16。這樣來進行槽16的形成，使得NPN晶體管和PNP晶體管的集電極接點13、15的側面分別在槽16內(nèi)露出。由此，成為圖17中示出的那樣的結構。
其次，例如利用熱氧化法，在槽16的內(nèi)壁上形成膜厚約為500nm的氧化膜17。再者，利用刻蝕除去與NPN晶體管和PNP晶體管的集電極接點13、15相接的部分的氧化膜17。由此，成為圖18中示出的那樣的結構。然后，例如利用CVD法，在形成了氧化膜17的槽16中一邊埋入多晶硅18，一邊使其淀積。其后，例如利用反應離子刻蝕(RIE)對從槽溢出的多晶硅18進行回刻(etchback)，使表面平坦化。由此，成為圖19中示出的那樣的結構。
在埋置在與NPN晶體管的N+型集電極接點13相接的槽16中的多晶硅18中導入N型雜質(zhì)。利用眾所周知的光刻技術，形成只在上述槽上開口的光致抗蝕劑，以光致抗蝕劑為掩模，以加速電壓180keV、導入量5×1015/cm2注入N型雜質(zhì)，例如磷(P)離子。其次，在埋置在與PNP晶體管的P+型集電極接點15相接的槽16中的多晶硅18中導入P型雜質(zhì)。利用眾所周知的光刻技術，形成只在上述槽上開口的光致抗蝕劑，以光致抗蝕劑為掩模，以加速電壓180keV、導入量5×1015/cm2注入P型雜質(zhì)，例如硼(B)離子。
接著，通過例如在1000℃下、在惰性氣體氣氛中進行約30分鐘的退火，磷(P)從NPN晶體管的槽開始被熱擴散，形成連接N+型埋入層4和N+型集電極接點13的N+型擴散層18n。同時，硼(B)從PNP晶體管的槽開始被熱擴散，形成連接P+型埋入層5和P+型集電極接點15的P+型擴散層18P。由于多晶硅中的雜質(zhì)的擴散速度比單晶硅中的雜質(zhì)的擴散速度大幾十倍，故雜質(zhì)在短時間內(nèi)從槽內(nèi)的多晶硅擴散到集電區(qū)的單晶硅(外延層)中。由于移動到集電區(qū)的雜質(zhì)的速度與在單晶硅中的雜質(zhì)擴散速度相同，在與槽的界面上以層狀被蓄積，故形成N+型擴散層18n和P+型擴散層18P(集電極阱)。由此，成為圖20中示出的那樣的結構。
其次，例如利用CVD法，在整個面上淀積氧化膜19。再者，在整個面上淀積光致抗蝕劑，利用眾所周知的光刻技術，在電極形成部分的光致抗蝕劑上設置開口。以光致抗蝕劑為掩模，例如進行RIE，在氧化膜19和氧化膜19的電極形成部分上設置開口。然后，例如利用濺射法，在電極形成部分上設置了開口的氧化膜19的整個面上淀積鋁20。其后，在整個面上淀積光致抗蝕劑，利用眾所周知的光刻技術，除去電極部分以外的光致抗蝕劑。以光致抗蝕劑為掩模，例如利用RIE法對鋁20進行構圖。通過在電極形成后除去光致抗蝕劑，可得到圖13中示出剖面那樣的半導體裝置。
在上述的結構的半導體裝置中，使用介質(zhì)隔離技術，進行了鄰接的NPN晶體管與PNP晶體管之間的電絕緣隔離。由此，由于可提高集成密度，此外，也可降低各晶體管的PN結的寄生電容，故在高速化方面是有利的。此外，在上述的結構的半導體裝置中，通過降低集電區(qū)7、8的雜質(zhì)濃度，確保了基極-集電極間的耐壓，但如果使集電區(qū)7、8的整體的雜質(zhì)濃度為低雜質(zhì)濃度，則集電極的串聯(lián)電阻變大，特性下降。因此，如圖13中所示，在低雜質(zhì)濃度的集電區(qū)7、8的下面，形成分別連接高雜質(zhì)濃度的埋入層4、5與集電極接點13、15的集電極阱(N+型擴散層18n和P+型擴散層18P)。由此，既可有效地利用作為雙極型晶體管的優(yōu)點的高速化，又實現(xiàn)了雙極型晶體管的高耐壓化。

發(fā)明內(nèi)容
在現(xiàn)有的半導體集成電路裝置中，為了實現(xiàn)高耐壓化，必須將低雜質(zhì)濃度的集電區(qū)7、8、即N型外延層6形成得較厚。此時，如上所述，由于使雜質(zhì)從N型外延層6的表層開始擴散，故必須有長時間的高溫熱處理，在使集電區(qū)厚膜化方面，在工藝上存在極限。因此，在用單層外延層形成的集電區(qū)的膜厚中，在高耐壓化方面也存在極限，存在不能得到所需要的耐壓的問題。
此外，在現(xiàn)有的半導體集成電路裝置的制造方法中，為了實現(xiàn)在1個芯片上鄰接地形成的NPN晶體管與縱型PNP晶體管的介質(zhì)隔離型的互補型晶體管，使用槽對雙方的晶體管進行了導電性的絕緣隔離。但是，在槽中，在刻蝕的深度方面也存在極限，此外，由于在刻蝕的精度方面也存在難點，故存在伴隨用來實現(xiàn)高耐壓化的外延層的厚膜化的元件間隔離用的刻蝕變得困難的問題。
此外，為了實現(xiàn)高耐壓化而將低雜質(zhì)濃度的集電區(qū)7、8、即N型外延層6形成得較厚的情況下，在縱型PNP晶體管的低雜質(zhì)濃度的集電區(qū)8的形成中，已被注入的雜質(zhì)離子必須有長時間的高溫熱處理，為了使N型外延層厚膜化，在工藝上存在極限，成本也高。再者，如果為了使雜質(zhì)的擴散深度變深而進行高加速電壓、高導入量的離子注入，則存在硅襯底的結晶缺陷變得顯著的問題。
本發(fā)明是為了解決上述的現(xiàn)有的問題而提出的，本發(fā)明的半導體集成電路裝置的制造方法的其特征在于，具有下述工序準備一種導電型的半導體襯底的工序；在上述襯底上形成多層相反的導電型的外延層、擴散并連接已在上述襯底和上述外延層中形成的一種導電型和相反的導電型的埋入層、形成第1和第2島區(qū)和在該第1和第2島區(qū)的周圍由高濃度雜質(zhì)擴散層構成的第1和第2埋入層的工序；留下上述第1和第2埋入層、將上述第1和第2島區(qū)的兩端部刻蝕成V槽型的工序；在上述第1和第2埋入層的表面上形成氧化膜、在該氧化膜上形成多晶半導體層的工序；在上述多晶半導體層上形成氧化膜、經(jīng)該氧化膜貼合支撐襯底的工序；以及以上述支撐基板為底面、研磨上述半導體襯底直到露出上述第1和第2島區(qū)的工序。
在本發(fā)明的半導體集成電路裝置的制造方法中，其特征在于，較為理想的是，刻蝕上述第1和第2島區(qū)的工序是下述的工序完全地除去由形成上述第1和第2島區(qū)的低濃度雜質(zhì)擴散層構成的上述埋入層與上述外延層的邊界面，而且，完全地刻蝕到被膜厚化了的上述第1和第2島區(qū)的底部，為了實現(xiàn)介質(zhì)隔離型的互補型雙極型晶體管，刻蝕成V槽型。
在本發(fā)明的半導體集成電路裝置的制造方法中，較為理想的是，由在集電區(qū)的周圍形成的高濃度雜質(zhì)擴散層構成的埋入層與形成集電區(qū)的埋入層同時地、而且沿V槽型刻蝕的傾斜線形成。由此，還利用對上述第1和第2島區(qū)進行元件間分離的V槽型刻蝕工序同時形成高濃度埋入層，從而可縮短半導體集成電路裝置的制造工序。
在本發(fā)明的半導體集成電路裝置的制造方法中，較為理想的是，與對襯底表面進行離子注入以形成集電極取出擴散層的情況相比，由于對外延層表面進行離子注入，故可明顯地減少襯底中的結晶缺陷的發(fā)生。


圖1是說明本發(fā)明的半導體集成電路裝置的剖面圖。
圖2是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖3是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖4是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖5是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖6是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖7是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖8是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖9是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖10是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖11是說明本發(fā)明的半導體集成電路裝置的制造方法的剖面圖。
圖12是示出本發(fā)明的半導體集成電路裝置的介質(zhì)隔離型的互補型晶體管中的集電區(qū)的厚度與耐壓的關系的特性圖。
圖13是說明現(xiàn)有的半導體集成電路裝置的剖面圖。
圖14是說明現(xiàn)有的半導體集成電路裝置的制造方法的剖面圖。
圖15是說明現(xiàn)有的半導體集成電路裝置的制造方法的剖面圖。
圖16是說明現(xiàn)有的半導體集成電路裝置的制造方法的剖面圖。
圖17是說明現(xiàn)有的半導體集成電路裝置的制造方法的剖面圖。
圖18是說明現(xiàn)有的半導體集成電路裝置的制造方法的剖面圖。
圖19是說明現(xiàn)有的半導體集成電路裝置的制造方法的剖面圖。
圖20是說明現(xiàn)有的半導體集成電路裝置的制造方法的剖面圖。
具體實施例方式
以下，一邊參照附圖，一邊詳細地說明本發(fā)明的半導體集成電路裝置及其制造方法的實施例。
圖1是經(jīng)多晶硅59作為介質(zhì)隔離型的互補型晶體管形成的高耐壓NPN晶體管21和高耐壓縱型PNP晶體管22的IC的剖面圖。
本發(fā)明的半導體集成電路裝置中，在覆蓋了氧化硅膜60的支撐襯底61上形成了多晶硅59。在此，通過經(jīng)氧化硅膜60在1100℃～1200℃下進行約2小時的熱處理，使支撐襯底61與多晶硅59貼合。然后，經(jīng)多晶硅59形成介質(zhì)隔離型的互補型的雙極型晶體管。
在高耐壓NPN晶體管21中，以包圍集電區(qū)54的方式形成了氧化硅膜58和N+型的埋入層55。然后，在集電區(qū)54上將N+型的擴散區(qū)64作為集電極導出區(qū)來形成，將P型的擴散區(qū)62作為基區(qū)來形成，將N+型的擴散區(qū)66作為發(fā)射區(qū)來形成。此時，通過導出區(qū)64與N+型的埋入層55連接來形成，形成N+型的高濃度層，具有降低了高耐壓NPN晶體管21的集電極電阻的結構。
在高耐壓縱型PNP晶體管22中，以包圍集電區(qū)56的方式形成了氧化硅膜58和P+型的埋入層57。然后，在集電區(qū)56上將P+型的擴散區(qū)65作為集電極導出區(qū)來形成，將N+型的阱區(qū)63作為基區(qū)來形成，將P+型的擴散區(qū)67作為發(fā)射區(qū)來形成。此時，通過連接形成導出區(qū)65與P+型的埋入層57，形成P+型的高濃度層，具有降低了高耐壓PNP晶體管22的集電極電阻的結構。
在此，雖然未圖示，但在與其它的外圍電路一體化形成為單片的情況下，在這些元件上形成由Al構成的電極布線、由聚酰亞胺系列的絕緣膜得到的層間絕緣膜、聚酰亞胺系列的套狀涂層等。
在上述的本發(fā)明的半導體集成電路裝置中，在N-型和P-型的集電區(qū)54、56的周圍形成N+型和P+型的埋入層55、57，使其與集電極導出區(qū)64、65連接。由此，形成N+型和P+型的高濃度層，使集電極電阻降低，可實現(xiàn)集電區(qū)54、56的層厚的增加，其結果，可形成高耐壓的互補型的雙極型晶體管。
具體地說，在圖12中示出了本發(fā)明的半導體集成電路裝置的隔離型的互補型晶體管中的集電區(qū)的膜厚與耐壓的關系。如該特性圖中所示，在集電區(qū)的膜厚為90微米的情況下，集電極-發(fā)射極間的耐壓Vceo可得到300V，可形成高耐壓的互補型的雙極型晶體管。此外，為了得到250V以上的集電極-發(fā)射極間的耐壓Vceo，集電區(qū)的膜厚必須約為60微米以上，大大超過了使用槽的制造方法中的極限。
再者，本發(fā)明的半導體集成電路裝置如上所述，由于經(jīng)多晶硅59可靠地對NPN晶體管21和PNP晶體管22進行了介質(zhì)隔離，故可抑制晶體管21、22的相互影響和寄生晶體管的產(chǎn)生，成為更適合于高頻的半導體集成電路裝置。
再者，結晶軸(100)的P型單晶硅襯底23使用電阻率為50Ω·cm以上的襯底，在該襯底23上層疊外延層來形成晶體管形成區(qū)。而且，在本發(fā)明中，雖然層疊多層的外延層，但此時在長時間內(nèi)將襯底23置于高溫下。例如，在層疊4層的外延層的情況下，在約1000～1400℃下放置時間是24小時。因此，如上所述，通過使用低電阻率的襯底，可抑制來自襯底23的攀升。其結果，可將作為集電區(qū)54、56使用的外延層形成得較厚，可實現(xiàn)高耐壓的晶體管。
其次，參照圖2～圖11說明圖1中示出的本發(fā)明的半導體集成電路裝置的制造方法。
首先，如圖2中所示，準備厚度約為650微米的P型單晶硅襯底23，對該襯底23的表面進行熱氧化，形成氧化膜，對氧化膜進行光刻，作為選擇掩模。然后，在襯底23的表面上注入形成N-型的第1埋入層24、N+型的第1埋入層25、26的磷(P)離子和形成P-型的第1埋入層27、P+型的第1埋入層28、29的硼(B)離子并使其擴散。
其次，如圖3中所示，在全部除去了作為選擇掩模使用的氧化膜后，在外延生長裝置的支撐臺上配置襯底23，利用燈加熱，在對襯底23施加約1140℃的高溫的同時，通過在反應管內(nèi)導入SiH2Cl2氣體和H2氣體，生長厚度為18～22微米的N或N-的第1外延層30，然后，對第1外延層30的表面進行熱氧化，形成氧化膜，對氧化膜進行光刻，成為各自的選擇掩模。然后，在第1外延層30的表面上注入形成N-型的第2埋入層31、N+型的第2埋入層32、33的磷(P)離子和形成P-型的第2埋入層34、P+型的第2埋入層35、36的硼(B)離子并使其擴散。
其次，如圖4中所示，在全部除去了作為選擇掩模使用的氧化膜后，在外延生長裝置的支撐臺上配置襯底23，利用燈加熱，在對襯底23施加約1140℃的高溫的同時，通過在反應管內(nèi)導入SiH2Cl2氣體和H2氣體，生長厚度為18～22微米的N或N-的第2外延層37，然后，對第2外延層37的表面進行熱氧化，形成氧化膜，對氧化膜進行光刻，成為各自的選擇掩模。然后，在第2外延層37的表面上注入形成N-型的第3埋入層38、N+型的第3埋入層39、40的磷(P)離子和形成P-型的第3埋入層41、P+型的第3埋入層42、43的硼(B)離子并使其擴散。
此時，同時使N-型的第1和第2埋入層24、31、N+型的第1和第2埋入層25、26、32、33、P-型的第1和第2埋入層27、34和P+型的第1和第2埋入層28、29、35、36擴散并連接。
其次，如圖5中所示，在全部除去了作為選擇掩模使用的氧化膜后，在外延生長裝置的支撐臺上配置襯底23，利用燈加熱，在對襯底23施加約1140℃的高溫的同時，通過在反應管內(nèi)導入SiH2Cl2氣體和H2氣體，生長厚度為18～22微米的N或N-的第3外延層44，然后，對第3外延層44的表面進行熱氧化，形成氧化膜，對氧化膜進行光刻，成為各自的選擇掩模。然后，在第3外延層44的表面上注入形成N-型的第4埋入層45、N+型的第4埋入層46、47的磷(P)離子和形成P-型的第4埋入層48、P+型的第4埋入層49、50的硼(B)離子并使其擴散。
此時，同時使N-型的第2和第3埋入層31、38、N+型的第2和第3埋入層32、33、39、40、P-型的第2和第3埋入層34、41和P+型的第2和第3埋入層35、36、42、43擴散并連接。
其次，如圖6中所示，在全部除去了作為選擇掩模使用的氧化膜后，在外延生長裝置的支撐臺上配置襯底23，利用燈加熱，在對襯底23施加約1140℃的高溫的同時，通過在反應管內(nèi)導入SiH2Cl2氣體和H2氣體，生長厚度為18～22微米的N或N-的第4外延層51。然后，在第4外延層51的表面上注入形成N+型的第5埋入層52的磷(P)離子和形成P+型的第5埋入層53的硼(B)離子并使其擴散。
此時，N+型的第5埋入層52和P+型的第5埋入層53的寬度形成為與在第3外延層44中形成的N-型的第4埋入層45、N+型的第4埋入層46、47和P-型的第4埋入層48、P+型的第4埋入層49、50的寬度大致同等。然后，在大體為1250℃的高溫下利用約16小時的擴散工序使各自的埋入層連接了的結果，如圖示那樣，成為形成NPN晶體管21的N-型的集電區(qū)54、N+型的埋入層55和PNP晶體管22的P-型的集電區(qū)56、P+型的埋入層57的區(qū)域。
在此，之所以使用磷(P)作為N型的雜質(zhì)、使用硼(B)作為P型雜質(zhì)，是為了通過使用擴散速度快的雜質(zhì)、在短的熱處理時間內(nèi)可靠地進行埋入層的連接。即，在N型的雜質(zhì)區(qū)和P型的雜質(zhì)區(qū)中，在短時間內(nèi)形成平坦的雜質(zhì)分布剖面。
再者，在襯底23上能同時形成NPN晶體管21和PNP晶體管22形成區(qū)這一點也是本發(fā)明的特征。
其次，如圖7中所示，對第4外延層51的表面進行熱氧化，形成氧化膜，對氧化膜進行光刻，作成選擇掩模。此時，為了減少靠近1個芯片形成的NPN晶體管21和PNP晶體管22的干擾的影響，此外，為了抑制寄生晶體管的發(fā)生，必須實現(xiàn)形成NPN晶體管21的N-型的集電區(qū)54與形成PNP晶體管22的P-型的集電區(qū)56的元件間隔離。而且，通過比第1外延層30、第2外延層37、第3外延層44、第4外延層51和襯底23的N-型的第1埋入層24、N+型的第1埋入層25、26、P-型的第1埋入層27和P+型的第1埋入層28、29已擴散的部分刻蝕得深，形成元件間隔離用的V型的槽。
其次，如圖8中所示，利用CVD法在氧化硅膜58上在約1240℃的高溫中以約1小時淀積多晶硅59，使膜厚約為150微米。其后，利用研磨對多晶硅42進行平坦化，使之在膜厚薄的部位處約為30微米，另外準備覆蓋了氧化膜60的晶片，將其作為支撐襯底61貼合到多晶硅42的表面上，通過在1100℃～1200℃下進行約2小時的熱處理，來可靠地貼合支撐襯底61。在此，支撐襯底61只要是能耐受以下的工序中的研磨工序的材料即可，可以不特別是導電性的材料。
其次，如圖9中所示，使表面背面顛倒，使單晶硅襯底23為表面，使支撐襯底61為背面。然后，從硅襯底23的表面開始將硅襯底23研磨約580微米，直到露出N-型的集電區(qū)54和P-型的集電區(qū)56。此時，N-型的集電區(qū)54、P-型的集電區(qū)56成為經(jīng)多晶硅59進行了介質(zhì)隔離的結構。此外，利用該工序，以約60～80微米的膜厚來形成N-型的集電區(qū)54和P-型的集電區(qū)56。
其次，如圖10中所示，在N-型的集電區(qū)54中將P型的擴散區(qū)62作為基區(qū)來形成，此外，利用離子注入，在P-型的集電區(qū)56中將N+型的阱區(qū)63作為基區(qū)來形成。
其次，如圖11中所示，對N-型的集電區(qū)54和P-型的集電區(qū)56的表面進行熱氧化，形成氧化膜，對氧化膜進行光刻，作成選擇掩模。然后，在N-型的集電區(qū)54中注入將N+型的擴散區(qū)64作為集電極導出區(qū)來形成的砷(As)離子和將P+型的擴散區(qū)65作為集電極導出區(qū)來形成的硼(B)離子并使其擴散。然后，同時地通過在P型的擴散區(qū)62中將N+型擴散區(qū)66作為發(fā)射區(qū)來形成，形成NPN晶體管21。此外，通過在N+型的阱區(qū)63中將P+型擴散區(qū)67作為發(fā)射區(qū)來形成，形成PNP晶體管22。
在該工序中，由于N+型的埋入層55和P+型的埋入層57沿V槽型刻蝕的傾斜被形成到表面，故N+型的集電極導出區(qū)64和P+型的集電極導出區(qū)65可在短的擴散時間內(nèi)與N+型的埋入層55和P+型的埋入層57連接。此外，即使存在N+型的集電極導出區(qū)64與P+型的集電極導出區(qū)65的掩模偏移，由于N+型的埋入層55和P+型的埋入層57沿V槽型刻蝕的傾斜被形成到表面，故通過擴散時間的調(diào)整，可容易地使兩者連接。由此，N+型的集電極導出區(qū)64和P+型的集電極導出區(qū)65分別與N+型的埋入層55和P+型的埋入層57連接，成為減少了集電極電阻的結構。
其后，在整個面上淀積氧化膜，從在電極形成部上設置了開口的氧化膜上使鋁淀積，形成電極68。由此，成為圖1中示出的半導體集成電路裝置的結構。
在以上所述的實施例中，說明了層疊4層的外延層的結構，但即使根據(jù)使用目的改變被層疊的外延層的段數(shù)，也能得到與上述的半導體集成電路裝置同樣的效果。
此外，在上述的實施例中，由于形成集電區(qū)和高濃度埋入層時使用的埋入層用的掩模在每次層疊外延層時使埋入層的寬度變窄來形成，故在每1層中掩模都改變，但也可使用對全部的外延層都相同的掩模來形成埋入層。此時，由于用1片掩模即可，故是更經(jīng)濟的制造方法。
按照本發(fā)明，在半導體集成電路裝置中，在低濃度層的集電區(qū)的周圍形成高濃度層的埋入層，通過使其與高濃度集電極導出區(qū)連接，可形成高濃度層區(qū)域，使集電極電阻降低，可實現(xiàn)集電區(qū)的厚膜化，可實現(xiàn)在高耐壓方面良好的半導體集成電路裝置。
此外，按照本發(fā)明的半導體集成電路裝置的制造方法，在形成集電區(qū)的工序中，由于通過層疊多層外延層來形成，故可實現(xiàn)集電區(qū)的層厚的增加，可實現(xiàn)在高耐壓方面良好的半導體集成電路裝置。
再者，按照本發(fā)明的半導體集成電路裝置的制造方法，在刻蝕集電區(qū)的工序中，通過刻蝕成V槽型，可高精度地刻蝕到深的部分，通過利用多晶硅可靠地進行介質(zhì)隔離，可實現(xiàn)能減少彼此的晶體管的影響的半導體集成電路裝置的制造方法。
再者，按照本發(fā)明的半導體集成電路裝置的制造方法，在集電區(qū)的周圍形成集電極引出區(qū)的工序中，通過在相同的工序中形成用于形成集電區(qū)的埋入層和形成集電極引出區(qū)的埋入層，通過刻蝕成V槽型，可一次形成集電區(qū)和集電極引出區(qū)，可實現(xiàn)在批量生產(chǎn)性方面極為良好的半導體集成電路裝置。
再者，按照本發(fā)明的半導體集成電路裝置的制造方法，在互補型的晶體管的集電極導出區(qū)的形成工序中，由于通過刻蝕成V槽型以具有傾斜的方式來形成高濃度埋入層，故可在幾乎不使集電極導出區(qū)擴散的情況下與該高濃度埋入層連接，此外，可用與發(fā)射區(qū)相同的工序來形成，可實現(xiàn)在批量生產(chǎn)性方面極為良好的半導體集成電路裝置。
權利要求
1.一種半導體集成電路裝置的制造方法，其特征在于，具有下述工序準備一種導電型的半導體襯底的工序；在上述襯底上形成多層相反的導電型的外延層、擴散并連接已在上述襯底和上述外延層中形成的一種導電型和相反的導電型的埋入層、形成第1和第2島區(qū)和在該第1和第2島區(qū)的周圍由高濃度雜質(zhì)擴散層構成的第1和第2埋入層的工序；留下上述第1和第2埋入層、將上述第1和第2島區(qū)的兩端部刻蝕成V槽型的工序；在上述第1和第2埋入層的表面上形成氧化膜、在該氧化膜上形成多晶半導體層的工序；在上述多晶半導體層上形成氧化膜、經(jīng)該氧化膜貼合支撐襯底的工序；以及以上述支撐基板為底面、研磨上述半導體襯底直到露出上述第1和第2島區(qū)的工序。
2.如權利要求1中所述的半導體集成電路裝置的制造方法，其特征在于沿上述V槽型刻蝕的傾斜線形成由高濃度雜質(zhì)擴散層構成的上述第1和第2埋入層。
3.如權利要求1中所述的半導體集成電路裝置的制造方法，其特征在于在同一工序中形成上述第1和第2島區(qū)和上述第1和第2埋入層。
4.如權利要求1中所述的半導體集成電路裝置的制造方法，其特征在于形成上述第1和第2島區(qū)的最上部的埋入層由高濃度雜質(zhì)擴散層構成。
5.如權利要求1中所述的半導體集成電路裝置的制造方法，其特征在于在已露出的上述第1和第2島區(qū)中形成導電類型不同的晶體管。
全文摘要
本發(fā)明在NPN晶體管和縱型PNP晶體管的介質(zhì)隔離型的互補型雙極型晶體管中提供實現(xiàn)晶體管的高耐壓化用的一種半導體集成電路裝置的制造方法。在形成本發(fā)明的半導體集成電路裝置的集電區(qū)和集電極引出區(qū)時,在每個外延層中同時形成集電區(qū)的埋入層和集電極引出區(qū)的埋入層。然后,使各自的埋入層擴散并使其連接,刻蝕成V槽型。由此,同時形成已被厚膜化的集電區(qū)和集電極引出區(qū),實現(xiàn)了高耐壓化的半導體集成電路裝置。
文檔編號H01L29/73GK1341961SQ0113572
公開日2002年3月27日 申請日期2001年9月7日 優(yōu)先權日2000年9月7日
發(fā)明者高田忠良, 北村修, 大川重明, 畑博嗣, 藤沼近雄 申請人:三洋電機株式會社