專利名稱：半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件，因為與在縱向NPN(或PNP)的具有三層橫向構(gòu)造的Si柱狀物上形成MOSFET的半導體器件特別相關(guān)，所以涉及適合于那些要求低導通電阻高耐壓高擊穿電壓的電力開關(guān)器件的構(gòu)造。
背景技術(shù)：
利用MOSFET的電力開關(guān)器件，雖然要求低導通電阻和高耐壓，但是現(xiàn)有的平面構(gòu)造的電力MOSFET卻具有當導通電阻下降時耐壓也下降，而當高耐壓化時則導通電阻也將增高這樣的相反關(guān)系。
就是說，平面構(gòu)造的電力MOSFET，例如，在N+襯底上邊形成的N-外延層的表面上形成MOS構(gòu)造，形成從襯底背面通過N-外延層向MOSFET流動的電流路徑。
為此，MOSFET導通動作時的電阻(導通電阻)依賴于N-外延層的厚度。此外，由于耗盡層在N-外延層中延伸，故耐壓由N-外延層的厚度決定。
這樣一來，由于維持電流路徑和耐壓的區(qū)域是同一區(qū)域，故存在著如果為了高耐壓化而加大N-外延層的厚度，則導通電阻將上升，反之，當使N-外延層的厚度變薄來降低導通電阻時，則耐壓也將下降這樣的相反關(guān)系，滿足兩者是困難的。
為了消除上邊所說的現(xiàn)有的平面構(gòu)造電力MOSFET中的低導通電阻和高耐壓化之間的相反關(guān)系，實現(xiàn)低導通電阻和高耐壓化，從例如‘Coolmos-a new milestone in high voltage Power MOS’by L.Lorenz，G.Deboy(文獻1)，人們知道了具有超級結(jié)(Super junction)構(gòu)造的MOSFET(COOLMOS；德國西門子公司的注冊商標)(例如，參看特開平7-7154號)。
該超級結(jié)構(gòu)造的電力MOSFET，如圖1所示，分別在深度方向(縱向)上形成有作為電流路徑的N+柱狀物(pillar)層71和用來維持源漏間反向耐壓的柱狀物層72。
根據(jù)該構(gòu)造，由于導通電阻依賴于N+柱狀物層71的濃度，使耗盡層向橫向方向延伸，故耐壓由N+柱狀物層71和N+柱狀物層72的濃度和寬度決定。其結(jié)果是，對于現(xiàn)有的平面構(gòu)造的電力MOSFET來說，可以確保同等的漏源間反向耐壓(例如600V)，而且，可以使導通電阻降低到1/3到1/4。
然而，在上述文獻1中所示的MOSFET的制造工藝，由于硅的外延生長和圖形化以及離子注入都必須重復進行多次(在圖1中為6次)，所以是復雜的。伴隨著這樣的非常長的工藝過程，人們擔心需要更多的費用和時間，擔心制造價格會大幅度地上升。
人們還提出了這樣的方案分別向在半導體襯底上形成的條帶狀的溝槽的兩個側(cè)面離子注入N型和P型雜質(zhì)來形成縱向的N柱狀物層和P柱狀物層(USP6040600)。但是，即便是使用該方法，為形成MOSFET器件那么多的N柱狀物層和P柱狀物層也需要進行2次離子注入工序，而且平面形狀還存在著只能形成條帶圖形的MOSFET的制約。
為此，人們希望確立一種容易制造、高耐壓且低導通電阻的電力MOSFET的新的構(gòu)造。

發(fā)明內(nèi)容
本發(fā)明的第1方面的半導體器件，具備具有第1和第2主面的第1導電類型的半導體襯底；被形成為距上述半導體襯底的上述第1主面具有規(guī)定深度DT的多個器件隔離區(qū)域，上述多個器件隔離區(qū)域構(gòu)成為在多個溝槽的內(nèi)部形成有絕緣物；在上述多個器件隔離區(qū)域之間形成的寬度為WP平面形狀為網(wǎng)格狀的橫方向3層柱狀物，上述3層柱狀物，由在其深度方向上分別接連到上述多個器件隔離區(qū)域內(nèi)相鄰的2個上的第1導電類型的第1和第2柱狀物層，和在上述第1和第2柱狀物層之間形成的第2導電類型的第3柱狀物層構(gòu)成，上述3層柱狀物的上述寬度WP和上述器件隔離區(qū)域的深度DT，具有3.75≤DT/WP≤60的關(guān)系；在上述第2導電類型的上述第3柱狀物層的上表面上形成的第2導電類型的基極區(qū)域；在上述基極區(qū)域的上表面上選擇性地形成的第1導電類型的源極區(qū)域；在上述源極區(qū)域和上述第1或第2柱狀物層的上表面之間的上述基極區(qū)域上邊絕緣性地形成的柵極電極；在上述半導體襯底的上述第2主面上形成，接連到上述3層柱狀物的下表面上的第1導電類型的漏極層。
此外，本發(fā)明的第2方面的半導體器件，具備具有第1和第2主面的第1導電類型的半導體襯底；被形成為距上述半導體襯底的上述第1主面具有規(guī)定深度DT的多個器件隔離區(qū)域，上述多個器件隔離區(qū)域構(gòu)成為在多個溝槽內(nèi)部形成絕緣物；在上述多個器件隔離區(qū)域之間形成的寬度為WP平面形狀為網(wǎng)格狀，使得具有最小開口寬度WTmin的多個開口的橫方向3層柱狀物，上述3層柱狀物，由在其深度方向上分別接連到上述多個器件隔離區(qū)域內(nèi)相鄰的2個上的第1導電類型的第1和第2柱狀物層，和在上述第1和第2柱狀物層之間形成的第2導電類型的第3柱狀物層構(gòu)成，上述3層柱狀物的上述開口寬度WTmin和上述器件隔離區(qū)域的深度DT，具有5.5≤DT/WTmin≤14.3的關(guān)系；在上述第2導電類型的上述第3柱狀物層的上表面上形成的第2導電類型的基極區(qū)域；在上述基極區(qū)域的上表面上選擇性地形成的第1導電類型的源極區(qū)域；在上述源極區(qū)域和上述第1或第2柱狀物層的上表面之間的上述基極區(qū)域上邊絕緣性地形成的柵極電極；在上述半導體襯底的上述第2主面上形成，接連到上述3層柱狀物的下表面上的第1導電類型的漏極層。
此外，本發(fā)明的第3方面的半導體器件，具備具有第1和第2主面的第1導電類型的半導體襯底；被形成為距上述半導體襯底的上述第1主面具有規(guī)定深度DT的多個器件隔離區(qū)域，上述多個器件隔離區(qū)域構(gòu)成為在多個溝槽的內(nèi)部形成絕緣物；在上述多個器件隔離區(qū)域之間形成的寬度為WP平面形狀為網(wǎng)格狀，使得具有最小開口寬度WTmin的多個開口的橫方向3層柱狀物，上述3層柱狀物，由在其深度方向上分別接連到上述多個器件隔離區(qū)域內(nèi)相鄰的2個上的第1導電類型的第1和第2柱狀物層，和在上述第1和第2柱狀物層之間形成的第2導電類型的第3柱狀物層構(gòu)成；在上述第2導電類型的上述第3柱狀物層的上表面上形成的第2導電類型的基極區(qū)域；在上述基極區(qū)域的上表面上選擇性地形成的第1導電類型的源極區(qū)域；在上述源極區(qū)域和上述第1或第2柱狀物層的上表面之間的上述基極區(qū)域上邊絕緣性地形成的柵極電極；在上述半導體襯底的上述第2主面上形成，接連到上述3層柱狀物的下表面上的第1導電類型的漏極層，上述多個器件隔離區(qū)域，含有把形成了上述3層柱狀物的區(qū)域的周圍包圍起來的終端絕緣區(qū)域，在把與上述終端絕緣區(qū)域?qū)纳鲜龆鄠€溝槽之一的最小開口寬度設(shè)為WTEmin時，與上述鏈狀3層柱狀物的最小開口寬度WTmin之間的關(guān)系滿足WTEmin≥WTmin。


圖1的剖面圖示出了現(xiàn)有的超級結(jié)構(gòu)造的電力MOSFET的一部分。
圖2的剖面圖示出了作為本發(fā)明的基本構(gòu)造的深溝槽MOSFET(DTMOS)的一部分。
圖3的斜視圖作為圖2的DTMOS的一個例子示出了條帶圖形型的平面圖形和剖面構(gòu)造的一部分。
圖4的斜視圖作為圖2的DTMOS的一個例子示出了網(wǎng)格圖形型的平面圖形和剖面構(gòu)造的一部分。
圖5的DTMOS的剖面圖示出了在圖2的基本構(gòu)造中改善了Si柱狀物部分的例子。
圖6的DTMOS的剖面圖示出了在圖2的基本構(gòu)造中改善了器件隔離區(qū)域的例子。
圖7的剖面圖示出了本發(fā)明的實施例1的具有十字交叉網(wǎng)格圖形的DTMOS的器件形成部分的一部分和芯片終端部分的一部分的構(gòu)造。
圖8的平面圖示出了圖7的DTMOS的平面圖形的一部分。
圖9的剖面圖示出了本發(fā)明的實施例2的具有T形交叉網(wǎng)格圖形的DTMOS的器件形成部分的一部分和芯片終端部分的一部分的平面圖形。
圖10的平面圖示出了本發(fā)明的實施例3的具有Y形交叉網(wǎng)格圖形的DTMOS的器件形成部分的一部分和芯片終端部分的一部分的平面圖形。
圖11的特性圖示出了實施例2與實施例3的DTMOS Si柱狀物的寬度和溝道密度的關(guān)系。
具體實施例方式
在說明本發(fā)明的實施例之前，先對本發(fā)明人等已經(jīng)提出了方案的深溝槽MOSFET(以下，簡稱為DTMOS)的構(gòu)造及其制造方法進行說明。
圖2的剖面圖示出了本發(fā)明人等所提出的DTMOS的基本構(gòu)造的一部分。在該DTMOS中，80是N++底，在其上表面上形成有N-外延層(未畫出來)，形成多個器件隔離用溝槽，使得距襯底表面具有規(guī)定的深度，采用把絕緣物埋入到其內(nèi)部的辦法，形成器件隔離區(qū)域85。
在該器件隔離用溝槽的相互間，形成縱剖面為3層夾層構(gòu)造的NPN柱狀物。該NPN柱狀物，由從器件隔離用溝槽的側(cè)壁向半導體襯底內(nèi)離子注入N型雜質(zhì)(例如，砷；As)和P型雜質(zhì)(例如，硼；B)并進行熱擴散，沿著溝槽的側(cè)壁面在縱向方向上形成的剖面長方狀的N+柱狀物層84和被它夾在中間地在縱向方向上形成的剖面長方狀的P+柱狀物層83構(gòu)成。
另外，在上述2個N+柱狀物層84內(nèi)的(As-B)總量的合計和在P+柱狀物層83內(nèi)的(B-As)總量，以±5％以內(nèi)的差被設(shè)定為相等。該雜質(zhì)量的高精度的控制，可以用向溝槽側(cè)壁進行As、B離子注入的辦法實現(xiàn)。
在P+柱狀物層83的上部形成P+基極區(qū)域83a，在其上部表面上選擇性地形成N+源極區(qū)域86，在被該N+源極區(qū)域86和上述N+柱狀物層84夾在中間的P區(qū)域表面部分(溝道區(qū)域)上邊中間存在著柵極氧化膜87形成柵極電極88。然后，在含有柵極電極的襯底上邊形成層間絕緣膜89，形成源極金屬布線90，使得通過該層間絕緣膜89的開口部分與N+源極區(qū)域86接觸。
借助于這樣的構(gòu)造，就可以實現(xiàn)以N+襯底80為漏極，以N+柱狀物層84為源極漏極間的電流路徑的電力MOSFET構(gòu)造。而且，由于在1個NPN柱狀物上存在2個N+柱狀物層84(源極漏極間的電流路徑)，故實現(xiàn)高溝道密度、使導通電阻(Ron)降低化是可能的。此外，借助于P+柱狀物層83，提高源極漏極間反向耐壓是可能的。
其次，概略地說明圖2所示的DTMOS的制造工序。首先，在以后將成為隔離區(qū)域85的部分上，借助于反應性離子刻蝕(RIE)，形成從在N++襯底80上邊形成的N-外延層(未畫出來)的表面達到N++襯底80的溝槽。這時，N-外延層表面的溝槽以外的部分已被氧化膜被覆起來。
其次，例如用旋轉(zhuǎn)離子注入法，以大約7度的注入角度注入As或B離子。其次，借助于在1150℃下進行24小時以上的熱擴散，進行As、B的同時擴散。
這時，歸因于B的擴散系數(shù)比As的擴散系數(shù)足夠地大，從溝槽側(cè)壁算起，As大約擴散2.5微米變成為N+柱狀物層84，B大約擴散7.5微米，同時與來自兩側(cè)的擴散重疊變成為P+柱狀物層83。就是說，熱處理后的構(gòu)造，完成把內(nèi)部的P+柱狀物層83夾在中間地在溝槽側(cè)壁上存在N+柱狀物層84的NPN柱狀物。
其次，借助于熱氧化在溝槽側(cè)面上形成氧化膜(SiO2膜)，然后，用化學氣相淀積法(CVD)，形成SiO2膜或SiN膜。
其次，借助于化學機械拋光(CMP)使襯底表面平坦化。從此以后的工序，與平面構(gòu)造的MOSFET的制造工序同樣地進行。就是說，在P+柱狀物層83的上部形成P+基極區(qū)域83a，在P+基極區(qū)域83a上邊的一部分上形成N+源極區(qū)域86，在溝道區(qū)域上邊中間存在著柵極氧化膜87形成柵極電極88。借助于此，實現(xiàn)以N+襯底80為漏極，以N+柱狀物層84為源極漏極間的電流路徑的電力MOSFET構(gòu)造。
就是說，上述制造方法，由于在N-外延層生長、深溝槽的形成、由B離子和As離子的同時注入和熱擴散進行的NPN柱狀物的形成、一直到由溝槽填埋實施的器件隔離區(qū)域的形成的工序可以比較短，故與上述超級結(jié)構(gòu)造的電力MOSFET的制造方法比較起來可以大幅度地削減工序，因而會使制造價格銳減。
圖3的斜視圖作為圖2所示的DTMOS的一個例子示出了條帶型的DTMOS的平面圖形和剖面構(gòu)造的一部分。該構(gòu)造是一種把各個單位器件的NPN柱狀物和溝槽部分配置成條帶圖形的構(gòu)造。
圖4的斜視圖作為圖2所示的DTMOS的另外的一個例子示出了網(wǎng)點偏移(dot offset)網(wǎng)格式的DTMOS的平面圖形和剖面構(gòu)造的一部分。另外，圖2和圖3，都省略了先前的絕緣膜89和柵極電極88等的圖示。
該構(gòu)造，是一種為了提高DTMOS的溝道密度而把平面圓形的NPN柱狀物配置成網(wǎng)點偏移網(wǎng)格狀的構(gòu)造。
圖5的剖面圖示出了圖2-4所示的DTMOS的NPN柱狀物的改善例的DTMOS的構(gòu)造的一個例子。
圖5所示的構(gòu)造，已變更為在圖2-4所示的DTMOS的N+柱狀物層84的表面之內(nèi)連接到溝槽(器件隔離區(qū)域85)側(cè)壁部分上的一部分上形成N++區(qū)域84a。借助于此，就變成為使得在加電壓時耗盡層不會達到N+柱狀物層84的表面，就難于發(fā)生電場集中和擊穿。在該情況下，N++區(qū)域84a由于可以在N+源極區(qū)域86的形成時同時形成，故不會伴隨有工序的增加。
另外，在圖2-4所示的構(gòu)造的情況下，雖然溝槽內(nèi)部已用絕緣物進行了填埋，但是，要想用氧化膜(SiO2膜)等的絕緣膜85完全地進行填埋，需要很長的時間。此外，歸因于在填埋后的熱工序中，N+柱狀物層84、P+柱狀物層83的硅和上述SiO2膜等的絕緣物85的熱膨脹系數(shù)之差，會給溝槽底部的硅加上大的熱應力。為此，在該部分處會集中地發(fā)生晶體缺陷，存在著反向漏流增加的可能性。以下示出了對這一點進行了改善的例子。
圖6的剖面圖示出了圖2-4所示的器件隔離區(qū)域85的改善例的DTMOS的構(gòu)造的一個例子。
圖6所示的構(gòu)造，是一種變更為在圖2-4所示的DTMOSFET的溝槽側(cè)面上形成了絕緣膜85a之后用多晶硅85b把溝槽內(nèi)部填埋起來的構(gòu)造。溝槽內(nèi)部的多晶硅85b，由于不是電流路徑不需要完全地填埋，故可以用高生長速度(短時間)形成(填埋)。
此外，由于，N+柱狀物層84、P+柱狀物層83的硅和溝槽內(nèi)部的多晶硅85b的熱膨脹系數(shù)相等，故在多晶硅85b埋入后就算是經(jīng)過熱工序也不會給溝槽底部的硅加上大的熱應力。因此，可以防止在該部分上因發(fā)生晶體缺陷而使反向漏流增加的現(xiàn)象。
另外，為了實現(xiàn)圖5所示那樣的絕緣物的構(gòu)造，也可以作成為在溝道側(cè)面上形成了絕緣膜，例如氧化膜(SiO2膜)之后，用多晶硅對溝槽內(nèi)部進行回填。這時，溝槽內(nèi)部的多晶硅，由于從溝槽側(cè)面的兩側(cè)進行淀積，故可以在短時間內(nèi)填埋完畢。
然而，倘采用圖2-4所示的DTMOS的構(gòu)造，雖然如上所述會滿足低導通電阻化和高耐壓化，但是理想的是再采用使器件隔離區(qū)域和3層柱狀物層的平面圖形形狀等最佳化的辦法，來改善導通電阻特性和耐壓。
此外，雖然在USP4754310、6081009和特開平10-223896號中公開了部分地與上述方案的DTMOS的構(gòu)造類似的構(gòu)造，但是這些構(gòu)造不是3層柱狀物構(gòu)造，對于器件隔離區(qū)域和3層柱狀物的平面圖形形狀等的最佳化也沒有提及。
本發(fā)明就是為解決上述那些問題而發(fā)明的，以下，說明能夠?qū)崿F(xiàn)耐壓高且導通電阻可進一步降低的DTMOS的實施例。
<實施例1>
圖7的剖面圖示出了本發(fā)明的實施例1的具有十字交叉網(wǎng)格圖形的DTMOS的器件形成部分的一部分和芯片終端部分的一部分的構(gòu)造。
在該DTMOS中，10是N++Si襯底，在其上邊形成有N-外延層21。形成多個器件隔離用溝槽22，使得具有從N-外延層21的表面達到N++Si襯底10內(nèi)的規(guī)定的深度，采用向其內(nèi)部填埋絕緣物的辦法形成器件隔離區(qū)域11。
在該器件隔離用溝槽22的相互間，形成縱剖面為3層夾層構(gòu)造的NPN柱狀物12。該NPN柱狀物12，由從器件隔離用溝槽11的側(cè)壁向N-外延層21內(nèi)離子注入進N型雜質(zhì)(例如，砷；As)和P型雜質(zhì)(例如，硼；B)并進行熱擴散，沿著溝槽的側(cè)壁面在縱向方向上形成的剖面長方狀的N+柱狀物層13和被它夾在中間在縱向方向上形成的剖面長方狀的P+柱狀物層14構(gòu)成。
另外，在上述2個N+柱狀物層13內(nèi)的(As-B)總量的合計和在P+柱狀物層14內(nèi)的(B-As)總量，以±5％以內(nèi)的差被設(shè)定為相等。即，N+柱狀物層13和P+柱狀物層14濃度大體上是相同的。這樣的雜質(zhì)量的高精度的控制，可以用向溝槽側(cè)壁進行As、B離子注入來實現(xiàn)。
在P+柱狀物層14的上部，為了確保DTMOS的所希望的閾值電壓Vth，形成雜質(zhì)濃度高的P+基極區(qū)域15，在其上部表面上選擇性地形成N+源極區(qū)域16，在被該N+源極區(qū)域16和上述N+柱狀物層13夾在中間的P+基極區(qū)域表面部分(溝道區(qū)域)上邊，中間存在著柵極氧化膜17形成柵極電極18。
然后，在含有柵極電極18的襯底上邊形成層間絕緣膜19，形成源極金屬布線20，使得通過該層間絕緣膜19的開口部分與N+源極區(qū)域16接觸。
然后，如后邊要講的圖18所示，采用向被形成為使得具有從N-外延-層的表面達到N++Si襯底10內(nèi)的規(guī)定的深度以便把上述NPN柱狀物12的形成區(qū)域的周圍圍起來的終端部分溝槽22的內(nèi)部填埋絕緣物的辦法，形成終端絕緣區(qū)域11。
借助于這樣的構(gòu)造，就可以實現(xiàn)以N++Si襯底10為漏極，以N+柱狀物層13為源極漏極間的電流路徑的電力MOSFET構(gòu)造。而且，還可以實現(xiàn)在1個NPN柱狀物12上存在2個N+柱狀物層13(源極漏極間的電流路徑)的溝道密度高的NMOSFET構(gòu)造。
另外，上述柵極絕緣膜17，為了保持襯底的強度，可以使用熱氧化膜(SiO2膜)，柵極電極18則可以使用多晶硅或金屬硅化物。
其次，說明圖7所示的DTMOS的制造工序的一個例子。首先，在N++襯底10上邊形成了低電阻的N-外延層21以后，在N-外延層21的表面上邊形成刻蝕掩模(未畫出來)，形成深的溝槽22，使得從N-外延層21的表面一直達到N++襯底10內(nèi)。
其次，例如用旋轉(zhuǎn)離子注入法，以大約7度的注入角度注入N型雜質(zhì)(在本例中為As)和P型雜質(zhì)(在本例中為B)。這時，As的注入，例如在加速電壓為60KeV、劑量為4.1×1013cm-2的條件下進行，B的注入，例如在加速電壓為60KeV、劑量為4×1013cm-2的條件下進行。
其次，借助于1150℃、2000分鐘以上的熱擴散，進行As、B的同時擴散。這時，歸因于B的擴散系數(shù)比As的擴散系數(shù)足夠地大，在溝槽側(cè)壁面上分別以大體上相同的濃度形成沿著縱向方向的剖面為長方形的N+柱狀物層13和在橫向方向上與之接連，同時重疊上來自兩側(cè)的擴散的剖面為長方形的P+柱狀物層14。就是說，熱處理后的構(gòu)造，完成把內(nèi)部的P+柱狀物層14夾在中間地在兩側(cè)(溝槽側(cè)壁部分)上存在N+柱狀物層13的NPN柱狀物12。
另外，在上述2個N+柱狀物層13內(nèi)的(As-B)總量的合計和在P+柱狀物層14內(nèi)的(B-As)總量，以±5％以內(nèi)的差被設(shè)定為相等。即，N+柱狀物層13和P+柱狀物層14濃度大體上是相同的。這樣的雜質(zhì)量的高精度的控制，可以用上邊所說的那樣的向溝槽側(cè)壁進行As、B離子的同時注入來實現(xiàn)。
其次，在向溝槽22內(nèi)部填埋進絕緣物之后，例如用CMP法或刻蝕，使表面平坦化。在本實施例中，用熱氧化法在溝槽22的內(nèi)面上形成氧化膜(SiO2膜)，然后，再用CVD法，形成SiO2膜或SiN膜。
這時，也可以作成為在溝槽22的內(nèi)壁上形成了Si3N4或SiO2膜之后，優(yōu)先地向溝槽內(nèi)淀積填埋多晶硅。溝槽內(nèi)部的多晶硅，由于不是電流路徑，故沒有必要進行完全的填埋，可以采用從溝槽側(cè)面的兩側(cè)進行生長的辦法進行以高生長速度進行的填埋。
其次，在P+柱狀物層14的上部表面的溝道區(qū)域上邊，中間存在著柵極絕緣膜17形成柵極電極18，同時在P+柱狀物層15的表面上選擇性地形成N+源極區(qū)域16。借助于此，就可以得到以N++Si襯底為漏極10，以N+柱狀物層13為N+源極區(qū)域16與漏極10之間的電流路徑的DTMOS。
倘采用具有圖7所示構(gòu)造的NMOSFET，就可以與前邊參照圖2所述的NMOSFET同樣，實現(xiàn)滿足導通電阻的降低化和源漏間反向耐壓的提高這兩方的電力MOSFET。
另外，在本實施例中，器件隔離區(qū)域和3層柱狀物的平面圖形形狀等得以最佳化，實現(xiàn)了導通電阻特性、耐壓的改善。
圖8示出了含有圖7中的器件隔離區(qū)域11、NPN柱狀物12和終端絕緣區(qū)域的平面圖形。
器件隔離區(qū)域11的平面圖形是矩形(例如，正方形)，被器件隔離區(qū)域11夾在中間的NPN柱狀物(3層柱狀物)12，作為全體，平面圖形被形成為網(wǎng)格狀，該網(wǎng)格的交叉部分是交叉角度為90度的十字形。
由于NPN柱狀物12作為整體如上所述地被形成為網(wǎng)格狀，故可以提高單位面積的NPN柱狀物12的密度，可以減小導通電阻Ron。因而，與圖3的具有條帶圖形的DTMOS比較，NPN柱狀物12的密度變成為2倍，Ron則減少40％以上。
在這里，為了確保在溝槽加工后的清洗工序或絕緣物形成工序中的Si襯底的強度，防止NPN柱狀物12部分地破壞，對NPN柱狀物12的寬度WP進行了研究。由于制造技術(shù)上的制約可知，在器件隔離用溝槽的深度DT在大約50微米以上的情況下，DT/WP的上限為60是適當?shù)模贒T大約為60微米的情況下，理想的是把WP作成為1微米以上。
此外，在試制結(jié)果的情況下，已經(jīng)確認在WP約為16微米(N+柱狀物層13的寬度約3微米，P+柱狀物層14的寬度約10微米)、DT/WP＝3.75時，可以進行穩(wěn)定的制造。
因此，DT/WP的最佳范圍，是3.75≤DT/WP≤60。借助于此，作為WP在加工強度上可以允許的范圍內(nèi)就變成為最小，單位面積中的NPN柱狀物12的密度就可以變成為最大，就可以使Ron最小化。
另一方面，器件隔離用溝槽的深度DT和它的最小開口寬度(NPN柱狀物12間的最小間隔，就是說網(wǎng)格開口部分的最小開口寬度)WTmin之間，也存在著最佳范圍。就是說，可知在對于被形成為對Si襯底的表面垂直的器件隔離用溝槽22的壁面來說，形成以4度到10度的低入射角注入As、B的離子形成NPN柱狀物12之際，當離子注入角度不足4度時，就會因離子注入角度過小而使入射粒子的一部分在Si面上進行反射，因而得不到預定的離子注入濃度。因此，WTmin/DT在tan4°以上，即DT/WTmin的上限為1/tan4°、即DT/WTmin≤14.3是適當?shù)摹?br> 此外，為了極力減小溝槽區(qū)域以有效地使用襯底表面，雖然以WTmin極小為好，但是，WTmin要由溝槽加工技術(shù)決定，采用使用感應耦合等離子體的RIE實施的Si刻蝕得到的試制結(jié)果，已經(jīng)確認在DT約為60微米、WTmin約為8微米，DT/WTmin＝7.5的情況下，和在DT約為55微米、WTmin約為10微米，DT/WTmin＝5.5的情況下，可以進行穩(wěn)定的制造。
因此，DT/WTmin的最佳范圍為5.5≤DT/WTmin≤14.3。借助于此，就可以在對于別的特性沒有妨礙的范圍內(nèi)使WTmin最小化，就可以最為有效地使用襯底表面。
采用設(shè)定為這種關(guān)系的辦法，與圖1所示的用大約30微米的節(jié)距的條帶圖形形成超級結(jié)構(gòu)造的MOSFET的Si柱狀物的情況比較，單位面積的柱狀物面積將增大到大約2倍，在600V的DTMOS中Ron降低高達40％以上。
另一方面，有必要采用向終端絕緣區(qū)域的終端部分溝槽的器件形成區(qū)域一側(cè)的壁面上，也與器件隔離用溝槽的壁面同樣，注入As、B的離子，在終端部分溝槽的器件形成區(qū)域一側(cè)形成NPN柱狀物12的辦法，防止耐壓的降低。在該情況下，為注入As、B離子，終端部分溝槽的最小開口寬度WTEmin，必須為與器件隔離用溝槽的最小開口寬度(NPN柱狀物12間的最小間隔，就是說網(wǎng)格開口部分的最小開口寬度)WTmin同等以上。因此，要設(shè)定為使得滿足WTEmin≥WTmin。
然而，在實施例1中，NPN柱狀物12的平面圖形被形成為網(wǎng)格狀，該網(wǎng)格的交叉部分是交叉角度為90度的十字形。在進行目的為形成上述NPN柱狀物12的As、B的離子注入之際，雖然要使晶片進行旋轉(zhuǎn)(旋轉(zhuǎn)離子注入法)以提高面內(nèi)均一性，但是，溝槽壁面的十字形交叉部分，與其他部分比較，單位面積的離子注入劑量將降低。結(jié)果，與圖3的具有條帶圖形的DTMOS比較，存在著耐壓會降低的可能性。
以下，對為了抑制這樣的耐壓的降低，使網(wǎng)格的交叉部分變更為T形的實施例2和把網(wǎng)格的交叉部分變更為Y形的實施例3進行說明。
<實施例2>
圖9示出了實施例2的具有T字交叉型網(wǎng)格圖形的DTMOS的芯片的器件形成部分的一部分的平面圖形。
實施例2的DTMOS，與前邊參照圖7和圖8說明的實施例1的DTMOS比較，由于NPN柱狀物12的平面圖形不同，除此之外是相同的，故賦予與圖8中同一標號。
就是說，雖然器件隔離區(qū)域11的平面圖形是矩形，但是被器件隔離區(qū)域11夾在中間的NPN柱狀物12，作為全體平面圖形被形成為網(wǎng)格狀，該網(wǎng)格的交叉部分是交叉角度為90度的T形。
倘采用這樣的構(gòu)造，則溝槽壁面的T形交叉部分與別的部分的單位面積的離子注入劑量的均一性提高，與實施例1的DTMOS比較耐壓將提高10％到14％左右。
<實施例3>
圖10示出了本發(fā)明的實施例3的具有Y形交叉網(wǎng)格圖形的DTMOS的器件形成部分的一部分的平面圖形。
實施例3的DTMOS，與前邊參照圖7和圖8說明的實施例1的DTMOS比較，由于NPN柱狀物12的平面圖形不同，除此之外是相同的，故賦予與圖8中同一標號。
就是說，器件隔離區(qū)域的平面圖形是六角形，被器件隔離區(qū)域11夾在中間的NPN柱狀物12，作為全體平面圖形被形成為網(wǎng)格狀，該網(wǎng)格的交叉部分是交叉角度為120度的Y形。
倘采用這樣的構(gòu)造，則溝槽壁面的Y形交叉部分與別的部分的單位面積的離子注入劑量的均一性將進一步提高，耐壓將進一步提高，可以得到與圖3的具有條帶圖形的DTMOS同等的耐壓。
而且，還可以把單位面積的NPN柱狀物12的密度形成得更高，Ron形成得更小。因而，與前邊參照圖3所述的方案的具有條帶圖形的DTMOS比較，Ron將減少40％以上。
圖11示出的是使上述實施例2的具有T形交叉型網(wǎng)格圖形的DTMOS和上述實施例3的具有Y形交叉型網(wǎng)格圖形的DTMOS的溝道密度，與圖3的具有條帶圖形的DTMOS和圖4的具有網(wǎng)點偏移網(wǎng)格圖形的DTMOS的溝道密度的對比。
在這里示出的是在器件隔離區(qū)域用溝槽開口寬度WT＝8微米、N+柱狀物層13的寬度Was＝2.5微米的條件下，使NPN柱狀物12的寬度WP變化的情況下的溝道密度。
由該圖可知，在WP不足6微米的情況下，T形交叉型網(wǎng)格圖形的溝道密度高，而當WP超過6微米時，Y形交叉型網(wǎng)格圖形的溝道密度高，就是說，導通電阻(Ron)變低。
<各個實施例的變形例>
在上述實施例1到3中，如圖5所示，也可以作成為在N+柱狀物層13的表面之內(nèi)，采用在連接到溝槽側(cè)壁上的一部分上形成N++區(qū)域84a的辦法，使得加上電壓時耗盡層不會達到N+柱狀物層13的上表面。
此外，器件隔離區(qū)域和終端絕緣區(qū)域，也可以如圖6所示，在溝槽內(nèi)部上形成了電介質(zhì)膜(Si3N4或SiO2)85a后，埋入絕緣物(多晶硅或SiO2)85b。
另外，在上述說明中，雖然示出的是N型的DTMOS，但是對于P型的DTMOS也可以同樣地使用本發(fā)明。在該情況下，第1導電類型是p型，第2導電類型是n型，NPN柱狀物層中的P+柱狀物層將成為P+源極區(qū)域和漏極之間的電流路徑。
權(quán)利要求
1.一種半導體器件，具備具有第1和第2主面的第1導電類型的半導體襯底；被形成為距上述半導體襯底的上述第1主面具有規(guī)定深度DT的多個器件隔離區(qū)域，上述多個器件隔離區(qū)域構(gòu)成為在多個溝槽的內(nèi)部形成有絕緣物；在上述多個器件隔離區(qū)域之間形成的寬度為WP平面形狀為網(wǎng)格狀的橫方向3層柱狀物，上述3層柱狀物，由在其深度方向上分別接連到上述多個器件隔離區(qū)域內(nèi)相鄰的2個上的第1導電類型的第1和第2柱狀物層，和在上述第1和第2柱狀物層之間形成的第2導電類型的第3柱狀物層構(gòu)成，上述3層柱狀物的上述寬度WP和上述器件隔離區(qū)域的深度DT，具有3.75≤DT/WP≤60的關(guān)系；在上述第2導電類型的上述第3柱狀物層的上表面上形成的第2導電類型的基極區(qū)域；在上述基極區(qū)域的上表面上選擇性地形成的第1導電類型的源極區(qū)域；在上述源極區(qū)域和上述第1或第2柱狀物層的上表面之間的上述基極區(qū)域上邊與之絕緣地形成的柵極電極；在上述半導體襯底的上述第2主面上形成，接連到上述3層柱狀物的下表面上的第1導電類型的漏極層。
2.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于上述3層柱狀物被形成為在從上述多個溝槽側(cè)壁向上述半導體襯底離子注入進了第1導電類型雜質(zhì)和第2導電類型雜質(zhì)后進行熱擴散，上述第1導電類型雜質(zhì)形成的上述第1和第2柱狀物層把用上述第2導電類型雜質(zhì)形成的上述第3柱狀物層夾在中間。
3.根據(jù)權(quán)利要求2所述的半導體器件，其特征在于上述半導體襯底是在上表面上具有N-外延層的N+型半導體襯底，上述第1和第2柱狀物層的上述第1導電類型雜質(zhì)是砷，上述第3柱狀物層的上述第2導電類型雜質(zhì)是硼。
4.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于上述多個器件隔離區(qū)域，其平面圖形被構(gòu)成為矩形，而且，包括被排列成行列狀的部分；上述3層柱狀物的上述網(wǎng)格狀的平面圖形的網(wǎng)格交叉部分是交叉角度為90度的十字形。
5.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于上述多個器件隔離區(qū)域其平面圖形被構(gòu)成為矩形，而且在多個列上邊以恒定的節(jié)距排列，上述多個列的上述節(jié)距都被排列為使得每一列都交互地進行偏移，上述3層柱狀物其平面圖形被形成為以T字形進行交叉的網(wǎng)格狀，上述T字形的交叉部分的交叉角度為90度。
6.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于上述多個器件隔離區(qū)域其平面圖形被構(gòu)成為六角形，上述3層柱狀物的上述網(wǎng)格狀的平面圖形的交叉部分為交叉角度是120度的Y字形。
7.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于上述多個器件隔離區(qū)域中間存在著SiO2膜或Si3N4膜地將多晶硅埋入到上述多個溝槽的內(nèi)壁上。
8.一種半導體器件，具備具有第1和第2主面的第1導電類型的半導體襯底；被形成為距上述半導體襯底的上述第1主面具有規(guī)定深度DT的多個器件隔離區(qū)域，上述多個器件隔離區(qū)域構(gòu)成為在多個溝槽內(nèi)部形成絕緣物；在上述多個器件隔離區(qū)域之間形成的寬度為WP平面形狀為網(wǎng)格狀，使得具有最小開口寬度WTmin的多個開口的橫方向3層柱狀物，上述3層柱狀物，由在其深度方向上分別接連到上述多個器件隔離區(qū)域內(nèi)相鄰的2個上的第1導電類型的第1和第2柱狀物層，和在上述第1和第2柱狀物層之間形成的第2導電類型的第3柱狀物層構(gòu)成，上述3層柱狀物的上述開口寬度WTmin和上述器件隔離區(qū)域的深度DT，具有5.5≤DT/WTmin≤14.3的關(guān)系；在上述第2導電類型的上述第3柱狀物層的上表面上形成的第2導電類型的基極區(qū)域；在上述基極區(qū)域的上表面上選擇性地形成的第1導電類型的源極區(qū)域；在上述源極區(qū)域和上述第1或第2柱狀物層的上表面之間的上述基極區(qū)域上邊與之絕緣地形成的柵極電極；在上述半導體襯底的上述第2主面上形成，接連到上述3層柱狀物的下表面上的第1導電類型的漏極層。
9.根據(jù)權(quán)利要求8所述的半導體器件，其特征在于上述3層柱狀物的上述寬度WP和上述器件隔離區(qū)域的深度DT，還具有3.75≤DT/WP≤60這樣的關(guān)系。
10.根據(jù)權(quán)利要求8所述的半導體器件，其特征在于上述3層柱狀物被形成為在從上述多個溝槽側(cè)壁向上述半導體襯底離子注入進了第1導電類型雜質(zhì)和第2導電類型雜質(zhì)后進行熱擴散，上述第1導電類型雜質(zhì)形成的上述第1和第2柱狀物層把用上述第2導電類型雜質(zhì)形成的上述第3柱狀物層夾在中間。
11.根據(jù)權(quán)利要求10所述的半導體器件，其特征在于上述半導體襯底是在上表面上具有N-外延層的N+型半導體襯底，上述第1和第2柱狀物層的上述第1導電類型雜質(zhì)是砷，上述第3柱狀物層的上述第2導電類型雜質(zhì)是硼。
12.根據(jù)權(quán)利要求8所述的半導體器件，其特征在于上述多個器件隔離區(qū)域，其平面圖形被構(gòu)成為矩形，而且，包括被排列成行列狀的部分；上述3層柱狀物的上述網(wǎng)格狀平面圖形的網(wǎng)格交叉部分是交叉角度為90度的十字形。
13.根據(jù)權(quán)利要求8所述的半導體器件，其特征在于上述多個器件隔離區(qū)域其平面圖形被構(gòu)成為矩形，而且在多個列上邊以恒定的節(jié)距排列，上述多個列的上述節(jié)距都被排列為使得每一列都交互地進行偏移，上述3層柱狀物其平面圖形被形成為以T字形進行交叉的網(wǎng)格狀，上述T字形的交叉部分的交叉角度為90度。
14.根據(jù)權(quán)利要求8所述的半導體器件，其特征在于上述多個器件隔離區(qū)域其平面圖形被構(gòu)成為六角形，上述3層柱狀物的上述網(wǎng)格狀平面圖形的交叉部分是交叉角度為120度的Y字形。
15.根據(jù)權(quán)利要求8所述的半導體器件，其特征在于上述多個器件隔離區(qū)域中間存在著SiO2膜或Si3N4膜地將多晶硅埋入到上述多個溝槽的內(nèi)壁上。
16.一種半導體器件，具備具有第1和第2主面的第1導電類型的半導體襯底；被形成為距上述半導體襯底的上述第1主面具有規(guī)定深度DT的多個器件隔離區(qū)域，上述多個器件隔離區(qū)域構(gòu)成為在多個溝槽的內(nèi)部形成絕緣物；在上述多個器件隔離區(qū)域之間形成的寬度為WP平面形狀為網(wǎng)格狀，使得具有最小開口寬度WTmin的多個開口的橫方向3層柱狀物，上述3層柱狀物，由在其深度方向上分別接連到上述多個器件隔離區(qū)域內(nèi)相鄰的2個上的第1導電類型的第1和第2柱狀物層，和在上述第1和第2柱狀物層之間形成的第2導電類型的第3柱狀物層構(gòu)成；在上述第2導電類型的上述第3柱狀物層的上表面上形成的第2導電類型的基極區(qū)域；在上述基極區(qū)域的上表面上選擇性地形成的第1導電類型的源極區(qū)域；在上述源極區(qū)域和上述第1或第2柱狀物層的上表面之間的上述基極區(qū)域上邊與之絕緣地形成的柵極電極；在上述半導體襯底的上述第2主面上形成，接連到上述3層柱狀物的下表面上的第1導電類型的漏極層，上述多個器件隔離區(qū)域，含有把形成了上述3層柱狀物的區(qū)域的周圍包圍起來的終端絕緣區(qū)域，在與上述終端絕緣區(qū)域?qū)纳鲜龆鄠€溝槽之一的最小開口寬度設(shè)為WTEmin時，與上述鏈狀3層柱狀物的最小開口寬度WTmin之間的關(guān)系滿足WTEmin≥WTmin。
17.根據(jù)權(quán)利要求16所述的半導體器件，其特征在于上述3層柱狀物的上述開口寬度WTmin和上述器件隔離區(qū)域的深度DT，還具有5.5≤DT/WTmin≤14.3這樣的關(guān)系。
18.根據(jù)權(quán)利要求16所述的半導體器件，其特征在于上述3層柱狀物的上述寬度WP和上述器件隔離區(qū)域的深度DT，還具有3.75≤DT/WP≤60這樣的關(guān)系。
19.根據(jù)權(quán)利要求16所述的半導體器件，其特征在于上述3層柱狀物被形成為在從上述多個溝槽側(cè)壁向上述半導體襯底離子注入進了第1導電類型雜質(zhì)和第2導電類型雜質(zhì)后進行熱擴散，上述第1導電類型雜質(zhì)形成的上述第1和第2柱狀物層把用上述第2導電類型雜質(zhì)形成的上述第3柱狀物層夾在中間。
20.根據(jù)權(quán)利要求16所述的半導體器件，其特征在于上述半導體襯底是在上表面上具有N-外延層的N+型半導體襯底，上述第1和第2柱狀物層的上述第1導電類型雜質(zhì)是砷，上述第3柱狀物層的上述第2導電類型雜質(zhì)是硼。
全文摘要
半導體器件具有在溝槽型的多個器件隔離區(qū)域之間形成的NPN(或PNP)橫向3層柱狀物,在3層柱狀物的上表面上具有源極和柵極,在下表面上具有漏極。器件隔離區(qū)域的深度DT和其最小平面寬度WT
文檔編號H01L29/66GK1356729SQ0113948
公開日2002年7月3日 申請日期2001年11月27日 優(yōu)先權(quán)日2000年11月27日
發(fā)明者碓氷康典, 上月繁雄 申請人:株式會社東芝