專利名稱：導(dǎo)電連線的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種通過一層或多層絕緣層制造導(dǎo)電連線的方法，該方法例如可用于高集成度的FRAMs和DRAMs的存儲器電容與選擇晶體管的連線。
在高集成度器件中，導(dǎo)電連線或接觸通常的作用是，在位于不同構(gòu)造平面的導(dǎo)電區(qū)之間建立起電流通路。根據(jù)上部或下部導(dǎo)電構(gòu)造平面的材料，例如可以采用硅/硅接觸，金屬/硅接觸或金屬/金屬接觸。
為制造這種接觸，經(jīng)常采用一種金屬鑲嵌法，為此將接觸孔用光刻步驟穿過一層(或多層)絕緣層一直腐蝕到位于下部的接點。然后覆蓋一層導(dǎo)電材料，大多是摻雜的多晶硅，它將腐蝕的接觸孔完全填充。隨后借助于一個CMP步驟(化學(xué)機械拋光)將該導(dǎo)電層去掉，一直抵達(dá)所述絕緣層，所以在腐蝕孔內(nèi)只殘留著導(dǎo)電填充材料(“圓塞”)。該圓塞通過這種方式構(gòu)成了從絕緣層上表面至絕緣層下表面的導(dǎo)電連接。
對于某些接觸，例如多晶硅接觸，它要將存儲器電容的貴金屬電極與選擇晶體管的擴散區(qū)連接在一起，所以還需要使用一層或多層附加的導(dǎo)電層，該導(dǎo)電層例如應(yīng)當(dāng)通過接觸連接防止氧原子或金屬原子的擴散。典型的勢壘層例如是銥或者氧化銥。為制造出勢壘，通常通過腐蝕步驟從接觸孔的上部去掉多晶硅。隨后淀積上勢壘材料，并通過CMP進(jìn)行結(jié)構(gòu)化處理，所以勢壘材料僅保留在接觸孔的上部。其中的勢壘材料優(yōu)選通過濺射法淀積。
但是這種方法產(chǎn)生的問題是，由于接觸孔的直徑越來越小，所以向接觸孔內(nèi)填充勢壘材料變得越來越困難。其后果是，或者采用其他開銷更大的淀積法，例如CVD法，或者通過額外的光刻技術(shù)制造出與接觸孔重疊的一個直徑更大的凹槽。兩種方法的結(jié)果都會造成增加生產(chǎn)成本。
對于某些器件，例如FeRAMs通常在多晶硅和存儲器電容的下部電極層之間采用兩層勢壘層。第一勢壘層將接觸區(qū)的多晶硅覆蓋，通?？煞乐构柙哟┻^勢壘擴散。第二勢壘層將第一勢壘層覆蓋，通?？煞乐寡踉哟┻^勢壘擴散。在必要時還可能在多晶硅和第一勢壘層之間設(shè)置一層內(nèi)襯層，它的作用是在多晶硅和第一勢壘層之間實現(xiàn)良好的導(dǎo)電附著連接。此外還經(jīng)常采用由至少兩層氧化硅構(gòu)成的絕緣層，它們具有不同的腐蝕特性。
如果按照上述方法在存儲器電容的下部電極和選擇晶體管之間制造出導(dǎo)電連線，則將會產(chǎn)生一系列其他問題。
空腔現(xiàn)象由于兩個絕緣層具有不同的腐蝕率，所以在接觸孔的腐蝕和/或在濕洗步驟中，在用導(dǎo)電填充材料進(jìn)行填充前，會沿兩個絕緣層的接觸面在接觸孔內(nèi)形成臺階。當(dāng)接觸孔直徑較小時，該臺階在隨后用導(dǎo)電填充材料進(jìn)行的覆蓋工藝中容易出現(xiàn)不完整的填充，構(gòu)成空洞，如

圖1所示。在圖1中，下部絕緣層1位于BPSG氧化硅構(gòu)成的半導(dǎo)體基片5上，而上部絕緣層2是一種用TEOS方法制造的氧化硅。由于在接觸孔6的填充之前的一個腐蝕步驟或濕洗步驟，在兩個氧化層的邊界層上產(chǎn)生了處在接觸孔6內(nèi)的臺階。導(dǎo)電的填充層3是多晶硅。空腔4是在采用多晶硅覆蓋時產(chǎn)生的，因為直徑很小，上部氧化層的開孔在完全充滿之前就已經(jīng)封閉。
過腐蝕溝槽為了用金屬鑲嵌法在接觸孔范圍內(nèi)的第一勢壘層上制出第二勢壘層，必須在基片上構(gòu)造出一個掩模，它必須具有對應(yīng)的開孔。在掩模腐蝕中，例如由于檢查手段的欠缺，很容易出現(xiàn)過腐蝕，所以第一勢壘層的側(cè)面會被腐蝕，所以在第一勢壘層的旁邊會形成溝槽。這種過腐蝕溝槽會導(dǎo)致出現(xiàn)問題例如需要覆蓋的第二勢壘層在開孔的邊緣與內(nèi)襯層或者與多晶硅發(fā)生接觸，造成多晶硅的氧化或者其他不希望出現(xiàn)的化學(xué)反應(yīng)，從而導(dǎo)致出現(xiàn)接觸問題。圖2a和圖2b表示出兩種條件，在該條件下可在絕緣層10內(nèi)產(chǎn)生過腐蝕溝槽在圖2a中，掩模開孔大于第一勢壘層11和附著連接層12的表面，所以圍繞第一勢壘層11和附著連接層12形成了過腐蝕溝槽15。隨后覆蓋的第二勢壘層將會填滿該過腐蝕溝槽15，并且與內(nèi)襯層接觸。在圖2b中，由于掩模開孔校準(zhǔn)誤差或第一勢壘層11和附著連接層12表面的校準(zhǔn)誤差，在側(cè)面產(chǎn)生出過腐蝕溝槽15。第二勢壘層將過腐蝕溝槽填滿，而且在該實例中將會與內(nèi)襯層12和多晶硅填充區(qū)13發(fā)生接觸。
介電封閉(“閉塞”)對于在多晶硅層上的良好導(dǎo)電附著接觸，第一勢壘層通常需要一個附著連接層，優(yōu)選采用一種內(nèi)襯層作為中間層。但是該內(nèi)襯層在與第二勢壘層接觸時會發(fā)生化學(xué)反應(yīng)，從而導(dǎo)致出現(xiàn)介電閉塞。所以該內(nèi)襯層不能與下部電極或者電容介電層接觸。在制造勢壘層時必須注意，內(nèi)襯層和第二介電層不得發(fā)生接觸。圖3和圖4表示的兩種情況是在已有技術(shù)中，在半導(dǎo)體基片5上通過絕緣層10產(chǎn)生導(dǎo)電連線的兩種情況，其中在附著連接層12和第二勢壘層17之間出現(xiàn)了不應(yīng)當(dāng)?shù)慕佑|。在圖3中，在第二勢壘層17上覆蓋了一層鉑18，而第二勢壘層則覆蓋在第一勢壘層11、附著連接層12和多晶硅層13上。第二勢壘層17和附著連接層12之間的臨界過度點位于附著連接層的邊緣。圖4中的問題也與此類似。
本發(fā)明的任務(wù)是，提供一種導(dǎo)電連線的制造方法，它可避免或完全避免以上所述問題，并且使工藝步驟保持在最少的數(shù)量，甚至減少。
以上任務(wù)的解決方案體現(xiàn)在獨立權(quán)利要求1所述的導(dǎo)電連線制造方法中。本發(fā)明的其他有利的實施例、結(jié)構(gòu)和構(gòu)思見從屬權(quán)利要求、說明書和附圖。
本發(fā)明提供了通過一層或多層絕緣層制造導(dǎo)電連線的方法，特別是擴散區(qū)和電極之間的導(dǎo)電連線的制造方法，包括以下步驟a)準(zhǔn)備一塊具有至少一層絕緣層的半導(dǎo)體襯底；b)將一個掩模放置在所述絕緣層上面；c)進(jìn)行一個基本上是均質(zhì)的腐蝕步驟；d)進(jìn)行一個基本上是非均質(zhì)的腐蝕步驟，直至達(dá)到所述絕緣層的底部，并產(chǎn)生出一個接觸孔；e)將掩模拿開；f)將所述接觸孔用一種第一導(dǎo)電材料填充；g)將所述第一導(dǎo)電材料回縮腐蝕至一個預(yù)定深度；h)將所述接觸孔的暴露區(qū)用至少一種第二導(dǎo)電材料填充。
本發(fā)明所述方法的優(yōu)點是，僅用一個掩模步驟即可得到一種類似酒杯形狀的接觸孔，它基本上滿足了對接觸孔的要求，在非均質(zhì)腐蝕區(qū)具有較小的接觸面，在均質(zhì)腐蝕區(qū)具有較大的接觸面。這種接觸孔形狀由于其較大的上部開孔，很容易實現(xiàn)第一導(dǎo)電材料以及第二導(dǎo)電材料的完全填充。特別是由于較大的直徑，在上部范圍可使用濺射法淀積出第二導(dǎo)電材料。
此外這種接觸孔形狀還可以在絕緣層下部建立接觸很小的導(dǎo)電連線，例如在選擇晶體管的擴散區(qū)，在絕緣層上部形成的結(jié)構(gòu)可以得到更多的空腔，例如用于存儲器電容的下部電極。
接觸孔上部的較大開孔的另一個優(yōu)點是，對于在接觸孔內(nèi)腐蝕而構(gòu)造掩模的情況而言，例如在第二導(dǎo)電材料上面覆蓋另一層導(dǎo)電材料時，第二導(dǎo)電材料作為腐蝕阻擋層，所以不會產(chǎn)生上述過腐蝕溝槽，也不會產(chǎn)生相關(guān)問題。
為了使接觸孔在非均質(zhì)腐蝕區(qū)得到較小的接觸孔面積，在均質(zhì)腐蝕區(qū)得到較大的接觸孔面積，可采用至少兩個掩模步驟的標(biāo)準(zhǔn)方法。酒杯形狀的接觸孔在功能上與雙掩模工藝制造的接觸孔形狀的優(yōu)點是一樣的，然而只是采用一個掩模步驟。所節(jié)省的掩模步驟可節(jié)約許多其他工藝步驟，從而在生產(chǎn)中可得到更高的芯片成品率，并有助于降低生產(chǎn)成本。
按照一種優(yōu)選的實施例，處在均質(zhì)腐蝕區(qū)內(nèi)的接觸孔的面積和處在非均質(zhì)腐蝕區(qū)內(nèi)的接觸孔的面積之比在1.5至4之間，優(yōu)選在2至3之間。此外，優(yōu)選的方案是，對所述第一導(dǎo)電材料的腐蝕最大達(dá)到接觸孔的非均質(zhì)腐蝕區(qū)。這樣可避免第二導(dǎo)電材料在狹窄的接觸孔非均質(zhì)腐蝕區(qū)內(nèi)淀積。
另一種優(yōu)選的方案是，在所述第一導(dǎo)電材料和第二導(dǎo)電材料之間生成一層附著連接層，特別是鈦，氮化鈦，硅化鈦，一氮化鉭，或者鉭硅氮化物。其中特別優(yōu)選的方案是，所述附著連接層和第二導(dǎo)電材料的結(jié)構(gòu)化處理是通過單級或者多級CMP步驟完成的。
另一種優(yōu)選的方案是，將一種第三導(dǎo)電材料敷設(shè)在第二導(dǎo)電材料上面。根據(jù)本發(fā)明的一個實施例，所述第二導(dǎo)電材料作為第三導(dǎo)電材料的接地焊盤使用。采用這種方式可使所述附著連接層通過第二導(dǎo)電材料避免與第三導(dǎo)電材料直接接觸。其中特別有利的是，所述第三導(dǎo)電材料采用CMP方法進(jìn)行結(jié)構(gòu)化處理。
根據(jù)本發(fā)明的另一個實施例，如果接觸孔沒有完全被第二導(dǎo)電材料填滿，則所述第三導(dǎo)電材料可被淀積在接觸孔的暴露區(qū)內(nèi)。通過這種方式，可再次節(jié)省一個掩模平面，否則該平面必須用于第三導(dǎo)電材料的結(jié)構(gòu)化處理。另外在這種方案中，在附著連接層和第三導(dǎo)電材料之間不會發(fā)生直接接觸。
其中特別優(yōu)選的方案是，所述第二和第三導(dǎo)電材料(必要時包括附著連接層)的結(jié)構(gòu)化處理是通過單級或者多級CMP步驟完成的。其中有利的方案是，對于第三導(dǎo)電材料使用的CMP工藝有選擇地用于第二導(dǎo)電材料。通過這種方式可以有控制地通過拋光液體相互獨立地去掉兩種材料。
根據(jù)本發(fā)明的一個優(yōu)選實施例，所述第一導(dǎo)電材料采用摻雜的多晶硅。此外，一種優(yōu)選的方案是，所述第二和/或第三導(dǎo)電材料采用一種勢壘材料。其中特別優(yōu)選的方案是，所述第二導(dǎo)電材料采用一種可抑制硅原子擴散的勢壘材料，特別是銥。此外優(yōu)選的方案是，所述第三導(dǎo)電材料采用一種可抑制氧原子擴散的勢壘材料，特別是氧化銥。這樣，選擇晶體管和存儲器電容之間的導(dǎo)電連線例如可在鐵電存儲器單元內(nèi)產(chǎn)生。相應(yīng)的鐵電電容的下部電極層可以設(shè)置在第三導(dǎo)電材料上。
根據(jù)本發(fā)明的一個優(yōu)選實施例，在產(chǎn)生一個電極之前涂敷一層腐蝕阻擋層，特別是氮化硅層，其中的腐蝕阻擋層在設(shè)置電極層之前，在將要布置電極的位置上是暴露的。所述存儲器電容的下部電極例如采用金屬鑲嵌法進(jìn)行結(jié)構(gòu)化處理。腐蝕阻擋層在隨后去掉通過金屬鑲嵌法得到的氧化層時可避免出現(xiàn)過腐蝕溝槽。該氧化層隨后應(yīng)當(dāng)被去掉，以便得到下部電極的側(cè)壁作為存儲電荷的電容表面。
受到工藝條件的限制，所述絕緣層可以由一個下部絕緣層和一個上部絕緣層構(gòu)成，而且還可能有另外的絕緣層。在這種情況中，有利的方案是均質(zhì)腐蝕一直達(dá)到下部絕緣層。因為用這種方式得到的接觸孔臺階是在后面的均質(zhì)腐蝕接觸孔區(qū)域內(nèi)，所以在淀積第一導(dǎo)電材料時能夠可靠地阻止空腔的形成。
下面對照附圖對本發(fā)明作進(jìn)一步的說明。
圖1至圖4表示已有技術(shù)中通過一個或多個絕緣層建立的各種導(dǎo)電連線。
圖5至圖11表示本發(fā)明所述在半導(dǎo)體基片上制造導(dǎo)電連線的方法，通過存儲器電容的一個絕緣層實現(xiàn)，其中的接觸孔只包含一個勢壘層。
圖12至圖15表示發(fā)明所述另一種在半導(dǎo)體基片上制造導(dǎo)電連線的方法，通過存儲器電容的兩個絕緣層實現(xiàn)，其中的接觸孔包含兩個勢壘層。
圖5表示的一個半導(dǎo)體基片5在表面上有一個選擇晶體管54，它由兩個擴散區(qū)52和一個柵極53組成。在半導(dǎo)體基片表面上設(shè)置了一個絕緣層50。在該實施例中，絕緣層50是氧化硅，優(yōu)選BPSG氧化物或采用TEOS工藝制成的氧化硅。此外在絕緣層上設(shè)置了一個掩模57，其開孔位置定義出待制造的接觸孔。
圖6表示的是相同的結(jié)構(gòu)，但是進(jìn)行了均質(zhì)腐蝕以及隨后的非均質(zhì)腐蝕。在本實施例中，可識別出得到了一種酒杯形狀的接觸孔，條件是掩模開孔的形狀基本上呈圓形。酒杯的“杯體”是通過均質(zhì)腐蝕58得到的，而酒杯的“杯桿”是通過非均質(zhì)腐蝕59得到的。杯桿的直徑主要是通過掩模開孔的直徑形成的。應(yīng)當(dāng)強調(diào)的是，這種有利的接觸孔形狀僅用一個掩模步驟即可達(dá)到。其中在本實施例中，均質(zhì)腐蝕區(qū)內(nèi)表面上的接觸孔面積F與非均質(zhì)腐蝕區(qū)的接觸孔面積f之比約為2.5。
圖7表示的結(jié)構(gòu)是去掉了掩模57，通過一道HF-Dip清洗，接觸孔6被導(dǎo)電材料填充。填充在本實施例中是通過以下步驟進(jìn)行的在CVD工藝中將多晶硅沉積在具有接觸孔6的絕緣層50上，隨后通過腐蝕或拋光將其除掉，直到露出絕緣層50的表面。通過另一道腐蝕將保留在接觸孔內(nèi)的多晶硅的一部分從上面開始去除，直到抵達(dá)一個預(yù)定的深度，從而產(chǎn)生一個多晶硅層60(第一導(dǎo)電材料)。該多晶硅層60的表面優(yōu)選處在均質(zhì)腐蝕區(qū)。
隨后在本實施例中敷設(shè)一層附著連接層，特別是鈦，氮化鈦，硅化鈦，一氮化鉭，或者鉭硅氮化物，然后再敷設(shè)一層第一勢壘層63，優(yōu)選采用銥，它可將接觸孔完全充滿，以上步驟按照公知方法進(jìn)行，優(yōu)選在一個共同的CMP步驟中去掉以上材料，直至露出絕緣層50的表面。所述第一勢壘層63起到第二導(dǎo)電材料的作用。此時接觸孔6被填滿，而且接觸孔表面在均質(zhì)腐蝕區(qū)51內(nèi)基本上是第一勢壘材料63的表面。
圖8表示后面的工藝步驟。將一個例如用氧化硅制成的掩模層按照公知方法敷設(shè)在上面，并進(jìn)行結(jié)構(gòu)化處理，使得掩模開孔與接觸孔對準(zhǔn)。其中掩模開孔要選擇得較小，使其完全被第一勢壘層63的表面覆蓋。在腐蝕接觸孔時，第一勢壘層63用作腐蝕阻擋層，它可避免圖2所示的過腐蝕溝槽的不利效應(yīng)。
第二勢壘層64(第三導(dǎo)電材料)的敷設(shè)和結(jié)構(gòu)化處理優(yōu)選采用氧化銥，可按照已有技術(shù)采用金屬鑲嵌法通過掩模層65實現(xiàn)。
此時可在第一種結(jié)構(gòu)中的第二勢壘層64上生長出優(yōu)選用貴金屬或其氧化物，特別是鉑制成的下部電極70。該下部電極70的結(jié)構(gòu)化處理例如可按照已有技術(shù)中公知的RIE腐蝕法實現(xiàn)(圖9)。
另一種選擇是，下部電極70的層狀結(jié)構(gòu)采用另一個金屬鑲嵌工藝步驟實現(xiàn)，其中除了所使用的掩模層外，還在掩模層下面敷設(shè)一個腐蝕阻擋層71(圖10)。該腐蝕防護(hù)層的優(yōu)點是，由于掩模在下部電極70的結(jié)構(gòu)化完成后要重新除掉，所以下部電極70的側(cè)壁可被介電層覆蓋。后者可在所制造的存儲器電容具有最小側(cè)向延伸的情況下實現(xiàn)最大的容量。在該實施例中，下部電極70用鉑制成，腐蝕防護(hù)層71用SiN制成。下部電極的制造與結(jié)構(gòu)化處理的步驟與已有技術(shù)相同。
圖11表示本發(fā)明所述制造接觸孔內(nèi)的存儲器電容的結(jié)束步驟首先將一層薄的介電層73敷設(shè)在下部電極70和周圍，然后腐蝕上部電極層75。在該實施例中，介電層73用SBT制成，上部電極層75用鉑制成。
本發(fā)明的另一個實施例見圖12至圖15所示。該實施例和前面所述的本發(fā)明實施例的區(qū)別是，用一個下部絕緣層100和一個上部絕緣層102代替一個絕緣層。此外第一、第二和第三導(dǎo)電材料連同附著連接層都設(shè)置在接觸孔內(nèi)，所以原則上可省掉掩模步驟。
圖12表示半導(dǎo)體基片5上敷設(shè)了下部絕緣層100、上部絕緣層102和掩模57，首先進(jìn)行一道均質(zhì)腐蝕，然后進(jìn)行一道非均質(zhì)腐蝕，腐蝕在一個基本上呈圓形的掩模孔內(nèi)從上部絕緣層102延伸到擴散區(qū)52。該腐蝕步驟可產(chǎn)生如圖6所示的一個酒杯形狀的接觸孔6，它包括一個均質(zhì)腐蝕區(qū)58和一個非均質(zhì)腐蝕區(qū)59。圖12和圖6的區(qū)別僅在于有兩個絕緣層。下部絕緣層優(yōu)選采用BPSG氧化物，上部絕緣層優(yōu)選采用一種通過TEOS方法敷設(shè)的氧化硅。在優(yōu)選的實施例中，均質(zhì)腐蝕一直抵達(dá)下部絕緣層，從而使可能的接觸孔臺階僅在延伸的接觸孔范圍內(nèi)形成，而不會在狹窄的非均質(zhì)腐蝕區(qū)形成。兩種氧化物的腐蝕率相對于腐蝕劑而言在本實施例中基本上是相同的，所以在接觸孔6的下部絕緣層100和上部絕緣層102的過渡區(qū)內(nèi)不會形成腐蝕臺階。
圖13表示的半導(dǎo)體基片5除掉了掩模57，并且該半導(dǎo)體基片5采用了HF-Dip法進(jìn)行清洗。該清洗步驟通常在敷設(shè)多晶硅層之前進(jìn)行，但其作用是在下部絕緣層100和上部絕緣層102的兩種氧化物之間實現(xiàn)一種選擇性腐蝕。其結(jié)果是在接觸孔的下部絕緣層100至上部絕緣層102的過渡區(qū)內(nèi)產(chǎn)生接觸孔臺階104。因為該接觸孔臺階104處在較大的均質(zhì)腐蝕區(qū)58內(nèi)，所以它不會對后面的導(dǎo)電材料填充造成問題。
圖14表示接觸孔6在填充了3個導(dǎo)電層和附著連接層后又進(jìn)行了以下步驟在完成了HF-Dip后敷設(shè)一層多晶硅層，將接觸孔6填充。然后將該多晶硅層除掉，直到露出上部絕緣層102的表面，例如可通過腐蝕或CMP步驟，使得多晶硅僅保留在接觸孔6中。通過其他腐蝕步驟可將接觸孔6內(nèi)的多晶硅進(jìn)一步腐蝕掉，從而能在接觸孔內(nèi)敷設(shè)其他的導(dǎo)電層。在一個優(yōu)選實施例中，其他的腐蝕步驟按以下方式進(jìn)行，即多晶硅層的表面僅在均質(zhì)腐蝕區(qū)58內(nèi)保留。通過該方式，代表權(quán)利要求1所述的第一導(dǎo)電材料的多晶硅層60即敷設(shè)完畢。
然后敷設(shè)一層附著連接層62，即襯里層，特別是鈦，氮化鈦，硅化鈦，一氮化鉭，或者鉭硅氮化物，再敷設(shè)一層第一勢壘層63，它相當(dāng)于權(quán)利要求1所述的第二導(dǎo)電材料，以及一層第二勢壘層64，它相當(dāng)于權(quán)利要求1所述的第三導(dǎo)電材料，并且通過一個單級、雙級或三級CMP步驟進(jìn)行腐蝕，使得所有3種導(dǎo)電材料，即多晶硅層60、第一勢壘層63和第二勢壘層64以及附著連接層62被布置在接觸孔6內(nèi)。該方法節(jié)省了大部分掩模步驟以及用于制造導(dǎo)電連接的CMP步驟，即通過絕緣層和3種導(dǎo)電材料完成的步驟。優(yōu)選的第一勢壘層63的材料是銥，第二勢壘層64的材料是氧化銥。
一種選擇方案是，導(dǎo)電材料包括附著連接層62的敷設(shè)以及采用CMP步驟進(jìn)行的結(jié)構(gòu)化處理可以順序進(jìn)行或者成對進(jìn)行，例如可以首先敷設(shè)附著連接層62和第一勢壘層63，并用CMP步驟進(jìn)行結(jié)構(gòu)化處理，然后敷設(shè)第二勢壘層51，并進(jìn)行結(jié)構(gòu)化處理；但是也可采用其他的順序進(jìn)行。
完成了接觸孔6的填充后，在一種結(jié)構(gòu)中可制造出具有下部電極70、介電層73和上部電極層75的存儲器電容(圖15)。其中第二勢壘層64的上表面作為接觸焊盤用于下部電極70的掩模的結(jié)構(gòu)化處理。所以第二勢壘層64的表面必須完全覆蓋下部電極70的表面，從而避免過腐蝕溝槽。因為第二勢壘層64與介電層73化學(xué)上是不相容的，其原因是后者對于高集成度存儲器件通常采用具有很高介電常數(shù)的材料制成，特別是鐵電材料和/或順電材料，所以在上部絕緣層102上要敷設(shè)一層腐蝕防護(hù)層71，大多是氮化硅，它可將勢壘層63和64覆蓋，但下部電極區(qū)除外。
在上部絕緣層102上敷設(shè)腐蝕防護(hù)層71和一個掩模層，后者優(yōu)選通過TEOS方法制出，并且進(jìn)行結(jié)構(gòu)化處理，然后在掩模上產(chǎn)生下部電極層70，并通過金屬鑲嵌法在掩模上進(jìn)行結(jié)構(gòu)化處理。隨后通過腐蝕除掉掩模，使得下部電極的邊緣暴露出來，用于敷設(shè)介電層73和上部電極層75，從而提高存儲器電容量。腐蝕防護(hù)層71被保留下來。接著敷設(shè)一層盡可能薄的介電層73和上部電極層75，均可采用已有技術(shù)中的方法。
該結(jié)構(gòu)可實現(xiàn)一種存儲器電容結(jié)構(gòu)，它具有貫通到襯底的接觸，總計有7個結(jié)構(gòu)層，但僅應(yīng)用了兩個金屬鑲嵌法工藝步驟。該方法的重要組成部分是使用了由一道均質(zhì)腐蝕和一道非均質(zhì)腐蝕得到的接觸孔。
權(quán)利要求
1.通過一層或多層絕緣層制造導(dǎo)電連線的方法，特別是擴散區(qū)和電極之間的導(dǎo)電連線的制造方法，包括以下步驟a)準(zhǔn)備一塊具有至少一層絕緣層的半導(dǎo)體襯底，b)將一個掩模放置在所述絕緣層上面，c)進(jìn)行一個基本上是均質(zhì)的腐蝕步驟，d)進(jìn)行一個基本上是非均質(zhì)的腐蝕步驟，直至達(dá)到所述絕緣層的底部，并產(chǎn)生出一個接觸孔，e)將掩模拿開，f)將所述接觸孔用一種第一導(dǎo)電材料填充，g)將所述第一導(dǎo)電材料回縮腐蝕至一個預(yù)定深度，h)將所述接觸孔的暴露區(qū)用至少一種第二導(dǎo)電材料填充。
2.如權(quán)利要求1所述的方法，其特征是，處在均質(zhì)腐蝕區(qū)內(nèi)的接觸孔的面積和處在非均質(zhì)腐蝕區(qū)內(nèi)的接觸孔的面積之比在1.5至4之間，優(yōu)選在2至3之間。
3.如權(quán)利要求1或2所述的方法，其特征是，對所述第一導(dǎo)電材料的腐蝕最大達(dá)到接觸孔的非均質(zhì)腐蝕區(qū)。
4.如以上權(quán)利要求中任何一項所述的方法，其特征是，在所述第一導(dǎo)電材料和第二導(dǎo)電材料之間生成一層附著連接層，特別是鈦，氮化鈦，硅化鈦，一氮化鉭，或者鉭硅氮化物。
5.如權(quán)利要求4所述的方法，其特征是，所述附著連接層和第二導(dǎo)電材料的結(jié)構(gòu)化處理是通過單級或者多級CMP步驟完成的。
6.如以上權(quán)利要求中任何一項所述的方法，其特征是，將一種第三導(dǎo)電材料敷設(shè)在第二導(dǎo)電材料上面。
7.如權(quán)利要求6所述的方法，其特征是，所述第二導(dǎo)電材料作為第三導(dǎo)電材料的接地焊盤使用。
8.如權(quán)利要求7所述的方法，其特征是，所述第三導(dǎo)電材料采用CMP方法進(jìn)行結(jié)構(gòu)化處理。
9.如權(quán)利要求6所述的方法，其特征是，所述第三導(dǎo)電材料淀積在接觸孔的一個暴露區(qū)內(nèi)。
10.如權(quán)利要求9所述的方法，其特征是，所述第二和第三導(dǎo)電材料的結(jié)構(gòu)化處理是通過單級或者多級CMP步驟完成的。
11.如以上權(quán)利要求中任何一項所述的方法，其特征是，所述第一導(dǎo)電材料采用摻雜的多晶硅。
12.如以上權(quán)利要求中任何一項所述的方法，其特征是，所述第二和/或第三導(dǎo)電材料采用的是一種勢壘材料。
13.如權(quán)利要求10所述的方法，其特征是，所述第二導(dǎo)電材料采用一種可抑制硅原子擴散的勢壘材料，特別是銥。
14.如權(quán)利要求10所述的方法，其特征是，所述第三導(dǎo)電材料采用一種可抑制氧原子擴散的勢壘材料，特別是氧化銥。
15.如以上權(quán)利要求中任何一項所述的方法，其特征是，在產(chǎn)生一個電極之前涂敷一層腐蝕阻擋層，特別是氮化硅層。
16.如以上權(quán)利要求中任何一項所述的方法，其特征是，所述絕緣層由一層下絕緣層和一層上絕緣層構(gòu)成，所述均質(zhì)腐蝕一直達(dá)到下絕緣層。
17.如以上權(quán)利要求中任何一項所述的方法，其特征是，所述下部電極采用金屬鑲嵌法進(jìn)行結(jié)構(gòu)化處理。
全文摘要
本發(fā)明涉及一種通過絕緣層,接觸孔和導(dǎo)電材料制造導(dǎo)電連線的方法,其接觸孔用所述導(dǎo)電材料填充。本發(fā)明所述方法可制造出一種酒杯形狀的接觸孔,其中的導(dǎo)電填充材料和勢壘層不會產(chǎn)生公知的問題,例如形成空腔,過腐蝕溝槽和介電“封閉”。通過本方法,僅僅通過少數(shù)幾個掩模步驟,即可在諸如高集成度的FRAMs和DRAMs的選擇晶體管的擴散區(qū)和存儲器電容的下部電極之間制出導(dǎo)電連線。
文檔編號H01L21/02GK1341960SQ0114103
公開日2002年3月27日 申請日期2001年8月28日 優(yōu)先權(quán)日2000年8月28日
發(fā)明者B·哈斯勒, R·F·施納貝, G·欣德勒, V·魏因里希 申請人:因芬尼昂技術(shù)股份公司