專利名稱：制造溝槽柵dmos晶體管的方法
技術領域：
本發(fā)明涉及微電子電路，更具體地說涉及形成溝槽DMOS裝置的方法。
本發(fā)明的現(xiàn)有技術使用溝槽柵極電路的金屬氧化物半導體場效應晶體管(MOSFET)裝置提供低的接通阻抗并且往往被用于低功率的應用。在溝槽MOSFET裝置中，溝槽是以豎直的方式安排的，而不是如同在大多數(shù)平面結(jié)構(gòu)中那樣水平地安排。
圖1展示具有用標號2表示的單元的傳統(tǒng)的溝槽柵極MOSFET裝置的剖視圖。MOSFET單元2包括用傳導性的材料6填充并且借助一薄層絕緣材料10與硅區(qū)域8分開的溝槽4。在外延層18中擴散本體區(qū)12，再在本體區(qū)12中擴散源區(qū)14。由于使用這兩個擴散步驟，這種類型的晶體管時常被稱為用溝槽選通的雙擴散金屬氧化物半導體場效應晶體管，簡稱“溝槽DMOS”。
如所安排，在溝槽4中傳導性的和絕緣的材料6和10分別形成溝槽DMOS的柵極15和柵極氧化物層16。除此之外，從源極14到外延層18測量的深度L組成溝槽DMOS單元2的溝槽長度L。外延層18是溝槽DMOS單元2的漏極20的一部份。
當電勢差加在本體12和柵極15之間的時候，在與柵極氧化物層16毗鄰的本體區(qū)12之內(nèi)容性地感生電荷，從而導致溝槽DMOS單元2的溝道21的形成。當另一個電勢差加在源極14和漏極20之間的時候，電流經(jīng)過溝道21從源極14流動到漏極20，而且該溝槽DMOS 2被說成是處于導通狀態(tài)。
上述的傳統(tǒng)溝槽DMOS裝置具有固有的高閾電壓。參照圖1，閾電壓被定義為在本體區(qū)12中形成溝道21需要加在柵極15和本體12之間的最小的電勢差。閾電壓取決于多種因素，包括柵極氧化物層16的厚度和本體區(qū)12的雜質(zhì)濃度。
往往降低柵極氧化物層16的厚度以降低閾電壓。不幸的是這種方式嚴重地削弱了溝槽DMOS的最終產(chǎn)出率和可靠性。例如，如同從圖1中能夠看到的那樣，柵極氧化物層16越薄，傳導性材料6通過柵極氧化物層16中的缺陷使半導體區(qū)域8發(fā)生短路的概率就越高。此外，減少氧化層厚度將增加柵極電荷，從而降低開關速度。
降低閾電壓的另一種途徑是降低本體區(qū)12的雜質(zhì)濃度。圖2展示溝槽DMOS單元的擴散特性。圖2的X軸代表從圖1所示的平坦表面22進入源極14、本體區(qū)12和漏區(qū)20測量的距離。例如，源區(qū)14位于x＝0和x＝xjs之間。類似地，本體區(qū)12定位于x＝xjs和X＝xjb之間。漏區(qū)20以x＝xjb為起點延續(xù)到圖2的右側(cè)邊緣。圖2的Y軸對應于各種區(qū)域的雜質(zhì)濃度(絕對值)。
在正常的工作期間，漏區(qū)20和本體區(qū)12都是反向偏置的。因此，如圖1所示，形成以耗盡寬度為W的耗盡區(qū)域24為特征的耗盡層。如本領域內(nèi)公知的那樣，區(qū)域的雜質(zhì)濃度越低，延伸到該區(qū)域之中的耗盡寬度W就越寬?；剡^來參照圖1，如果本體區(qū)12摻雜太輕，耗盡層24在工作期間可能到達源區(qū)14，從而造成不受歡迎的被稱為“穿通”的效應。在穿通期間，電流不經(jīng)過溝道21直接從源極14流到漏極20，于是引起擊穿。
再一次參照圖2，在從x＝xjs到x＝xjb的雜質(zhì)曲線30下面的陰影區(qū)面積對應于儲存在本體區(qū)12中的總電荷。通過降低本體區(qū)12的雜質(zhì)濃度可以降低溝槽DMOS單元2的閾電壓，如同用較低的曲線26(在圖2中用虛線表示)圖解式地展示的那樣。然而，如上所述，降低本體區(qū)12中的雜質(zhì)濃度將在溝槽DMOS 2中導致耗盡層24的加寬和增加穿通的可能性。
業(yè)已嘗試使源區(qū)14擴散到比較深的深度，與本體雜質(zhì)擴散曲線30相交，形成新的源結(jié)，如圖2中由另一條虛線曲線28所示。降低本體區(qū)12中的雜質(zhì)濃度，目的是減少儲存在本體區(qū)12中的總電荷并借此降低閾電壓。然而，在這種情況下穿通變得更有可能，因為耗盡層24在到達源區(qū)14之前移動的距離被減少。
另一種方式是在美國專利第5,907,776號中提出的。在這份專利中，用圖3中的虛線30所示的，本體區(qū)的傳統(tǒng)的摻雜物分布被改變。類似于圖2的Y軸的圖3中的Y軸，與半導體結(jié)構(gòu)2的各種區(qū)域的雜質(zhì)絕對濃度相對應。在圖3中，源區(qū)14、本體區(qū)12和漏區(qū)20的雜質(zhì)濃度分別用曲線64、66和68表示。再者，源區(qū)14位于平坦表面(x＝0)和x＝xjs之間，本體區(qū)12被置于x＝xjs和x＝xjb之間，而漏區(qū)20以x＝xjb為起點。應該注意在圖3中，毗鄰源極邊界x＝xjs的本體雜質(zhì)曲線66過高的雜質(zhì)濃度被相對于用虛線表示的傳統(tǒng)的本體雜質(zhì)曲線30切去頭部整平。在毗鄰源極/本體邊界x＝xjs的曲線66的雜質(zhì)分布起幾個功能作用。首先，由于降低了本體區(qū)12中的雜質(zhì)濃度(并因此減少了總電荷)大幅度降低閾電壓。此外，電荷方面的減少離耗盡區(qū)域24起源并延伸的體/漏邊界x＝xjb是遠的。因此，就耗盡層而言，在大部分本體區(qū)12中實際上在雜質(zhì)濃度方面沒有受到損害，而且雜質(zhì)濃度的減少對于穿通幾乎沒有影響。
美國專利第5,907,776號指出圖3所示的截頭的本體擴散曲線66是通過本體區(qū)補償(優(yōu)選包括連續(xù)的注入步驟)形成的。例如，見第5欄的第48行到第6欄的第13行和第7欄的第39-56行。諸如硼之類的P-型材料是優(yōu)選的，因為它需要比其它N-型對應物少的注入能量。用P-型雜質(zhì)的補償意味著本體區(qū)必須是N-型的，而且因此晶體管必然是P-N-P型的。然而，N-P-N結(jié)構(gòu)(即，N-型溝槽裝置)往往比P-N-P結(jié)構(gòu)(即，P-型溝槽裝置)更符合要求，因為這樣的結(jié)構(gòu)由于電子的遷移率比較高具有比較好的電流容量。然而，有N-型摻雜物的P-型本體區(qū)的補償需要一個或多個高能注入步驟。例如，參照美國專利第5,907,776號的圖6，當P-型的硼被用作注入物的時候，0.3微米的滲透距離(這是這份專利中的舉例)需要83電子伏的注入能量。就同樣的滲透深度而言，N-型摻雜物磷和砷需要200電子伏以上的諸如能量?？上?，這樣的能量超出許多制造廠的局限。
依照本發(fā)明的一個實施方案，提供一種用來制造一個或多個溝槽DMOS晶體管的方法。在這個實施方案中，提供有第一導電類型的基片，而第一導電類型的外延層形成在基片上，優(yōu)選地具有比基片低的多數(shù)載流子濃度?；屯庋訉觾?yōu)選是N-型導電的并且優(yōu)選是由硅組成的。
然后，在外延層的上半部分之內(nèi)形成第二導電類型區(qū)，并且在外延層之內(nèi)形成多個溝槽，以在第二導電類型區(qū)之內(nèi)界定一或多個本體區(qū)。優(yōu)選地形成第二導電類型區(qū)的步驟包括把摻雜物注入并擴散到外延層中，而形成溝槽的步驟包括在外延層上形成帶圖案的掩模層和穿過掩模層蝕刻溝槽。第二導電類型優(yōu)選是P-型導電率，更優(yōu)選是用硼摻雜物提供的。
隨后形成襯墊溝槽的第一絕緣層，并且在與襯墊溝槽的第一絕緣層毗鄰的溝槽之內(nèi)設傳導電區(qū)。第一絕緣層優(yōu)選是氧化物層，而且優(yōu)選地通過干氧化形成。導電區(qū)優(yōu)選地是多晶硅區(qū)，而且優(yōu)選地通過沉積一層多晶硅隨后蝕刻該多晶硅層形成。
優(yōu)選地通過濕蝕刻，通過至少沿著溝槽的上側(cè)壁除去一部分第一絕緣層使部分本體區(qū)沿著上部側(cè)壁露出，從而修改在一或多個本體區(qū)之內(nèi)多數(shù)載流子濃度。然后，至少在本體區(qū)的暴露部分上形成氧化物層，從而在毗鄰氧化物層的本體區(qū)之內(nèi)造成多數(shù)載流子濃度降低的區(qū)域。例如，所述形成氧化物的步驟可以是在900℃到1100℃，更優(yōu)選900℃到950℃的范圍內(nèi)變動的溫度下進行的干氧化。變通地，氧化物層也可以在900℃到1100℃，更優(yōu)選900℃到950℃的范圍內(nèi)溫度下在蒸汽中形成。
在毗鄰溝槽的本體區(qū)的上部之內(nèi)形成多個第一導電類型的源區(qū)，使這些源區(qū)與本體區(qū)之內(nèi)的多數(shù)載流子濃度降低的區(qū)域相鄰。源區(qū)優(yōu)選地通過提供帶圖案的掩模層和把摻雜物注入并擴散到本體區(qū)中形成。
本發(fā)明的一個優(yōu)點是能夠在不采取比較薄的柵極氧化物層(這將降低產(chǎn)出率和開關速度)和本質(zhì)上不增加穿通的可能性的情況下建立低的閾電壓。
另一個相關的優(yōu)點是能夠在維持足夠低的閾電壓的同時使氧化物厚度達到最大并因此使開關速度和產(chǎn)出率達到最大。
再一個優(yōu)點是能夠在不必求助于高注入能量或P-N-P結(jié)構(gòu)的情況下在本體區(qū)中獲得符合要求的雜質(zhì)分布。
本領域內(nèi)的普通技術人員在閱讀下面的詳細說明和權(quán)利要求書后，會即刻明了這些和其它的實施方案和優(yōu)點。
圖2是用于圖1的溝槽DMOS裝置的擴散分布圖，示出各種區(qū)域的雜質(zhì)濃度。
圖3是用于圖1的溝槽DMOS裝置的另一個擴散分布圖，示出各種區(qū)域的雜質(zhì)濃度。
圖4A-4F是剖視圖，示出依照本發(fā)明的一個實施方案制造溝槽DMOS的方法。
圖5舉例說明在900℃下的干氧化中形成表面氧化物之后在硼摻雜的硅材料中大致的摻雜分布圖。
現(xiàn)在參照圖4A，N-摻雜的外延層202是在N+摻雜的基片200上生長的。例如，外延層202可能是55微米厚并且具有用于30V溝槽DMOS裝置的3.4×1016cm-3的摻雜濃度。接下來，P-型本體區(qū)204通過注入、擴散和溝槽成形的程序在外延層202中形成。例如，外延層202可能是在50keV下以6×1013cm-3的劑量用硼注入的，然后在1100℃下擴散。然后，提供一個帶圖案的掩模層(未示出)，而且通過帶圖案的掩模層中的孔隙形成溝槽207。例如，溝槽207優(yōu)選借助反應性離子蝕刻穿過掩模層中的孔隙干蝕刻到在1.0到2.0微米范圍內(nèi)的深度，從而形成不連續(xù)的P-型本體區(qū)204。然后，帶圖案的掩模層被除去，并且典型地通過干的氧化在整個結(jié)構(gòu)的表面上形成氧化物層206。在300到700埃的范圍內(nèi)的氧化物厚度對膜層206是典型的。由此產(chǎn)生的結(jié)構(gòu)被展示在圖4A中。
然后，采用諸如CVD之類領域內(nèi)公知的技術用多晶硅覆蓋該結(jié)構(gòu)的表面(和填充溝槽)。多晶硅被摻雜，例如，N-型，以便降低它的電阻率，典型地在20Ω/sq的數(shù)量級上。例如，N-型摻雜可以是在用三氯化磷CVD期間或通過注入砷或磷來完成的。然后，多晶硅層被蝕刻，例如，通過反應性離子蝕刻，以便優(yōu)化它在溝槽之內(nèi)的厚度并且把氧化物層206的某些部分暴露出來，如圖4B所示?；谖g刻均勻性方面的考慮，多晶硅層被略微過度蝕刻，而由此形成的多晶硅柵極區(qū)域210有在毗鄰的P-型本體區(qū)204的頂表面下0.1到0.2微米的頂面(在圖4B中被表示成距離“d”)。
一般地說，在形成溝槽DMOS中的這個點，氧化物層206被濕蝕刻到指標厚度，以形成注入氧化物。注入氧化物在隨后的源區(qū)形成期間避免注入隧道效應、注入損害和重金屬污染(見下文)。
反之，并且依照本發(fā)明的實施方案，氧化物層206經(jīng)受更強的蝕刻，例如，通過增加濕蝕刻的時間。這把氧化物層206蝕刻到在多晶硅柵極區(qū)域210的上表面下面的某個點，從而形成圖4C所示的不連續(xù)的柵極氧化物層區(qū)域206g。作為這個步驟的結(jié)果，一部分氧化物層206沿著溝槽的上側(cè)壁被除去，從而把P-型本體區(qū)204的上半部分側(cè)壁的某些部分204a以及上表面部分204b暴露出來。
接下來，如同在圖4D中看到的那樣，在圖4C中展示的P-型本體區(qū)204的暴露表面204a、204b上生長襯墊氧化物層209。這個步驟完成若干功能。例如，如同在傳統(tǒng)工藝中那樣，襯墊氧化物層起注入氧化物的作用，在后來的源區(qū)形成期間避免注入隧道效應、注入損害和重金屬污染。
此外，形成襯墊氧化物層209的步驟引起摻雜物(在這種情況下是硼)在P-型本體區(qū)204和如此形成的襯墊氧化物層209之間的再分布。
硼再分布的程度受氧化物形成條件的影響。例如，氧化物生長溫度和氧化物生長條件(例如，干氧化或蒸汽氧化)兩者都將影響硼的濃度分布。
硼原子在氧化處理步驟期間分布是已知的。在此不拘泥于理論分析，通過觀察得到這種再分布是由三種并存的效應造成的(1)摻雜物偏析系數(shù)m，其中m＝CSi/COx(2)在硅和氧化物中的摻雜物擴散系數(shù)之比，即Ddopant，Si/Ddopant，Ox以及(3)拋物線的氧化率常數(shù)B和摻雜物在硅中的擴散系數(shù)的平方根之比，即 圖5舉例說明在干燥氧氣中在900℃下形成氧化物表面之后在硼-摻雜的硅材料中的大致的摻雜分布。在圖5中，氧化物區(qū)域?qū)谠趚＝0(氧化物表面)和xi(氧化物/硅界面)之間的曲線的左側(cè)。在圖5中，硅區(qū)域?qū)诔^xi的區(qū)域的右側(cè)。氧化之前，硅以總體濃度Cb均勻地摻雜。氧化之后，在圖5的右側(cè)的塊狀硅區(qū)保持在這個水平。然而，隨著接近界面，在硅中的摻雜物濃度減少。在這種情況下，在硅界面處硼的濃度是硼在硅材料塊(bulk)中的濃度Cb的大約20％。(作為對比，在界面處硼在氧化物層中的濃度是Cb的大約60％。)下面的表格包含用初始濃度Cb氧化硅層之后在界面處硼在硅中濃度(Ci)與硼在硅主體中的濃度(Cb)之比。如同前面結(jié)合圖5注意到的那樣，當硅在干燥氧氣中在900℃下被氧化時，這個比值大約為0.2(20％)。這個比值和一些其它比值在下表中被展示出來。從這張表中可以注意到比較大的再分布發(fā)生在界面于比較低的溫度下，而且在用蒸汽氧化更大。
關于這個主題的附加信息可以在諸如Semiconductor TechnologyHandbook.pages 4.1 et seq.Technology Associates(1985)(半導體技術手冊，第41頁以下諸頁，技術聯(lián)合會，1985)之類的文獻中找到，這份文獻的揭示本文引入?yún)⒖肌?br>
如同從前面看到的那樣，通過在P-型本體區(qū)204的上部的暴露表面204a、204b上形成襯墊氧化物層209(見圖4C和圖4D)，在P-型本體區(qū)204中硼的濃度在氧化物209的界面處被減少。
隨后，如圖4D所示，提供一個帶圖案的掩模層211，該掩模層界定源區(qū)212。源區(qū)212通常是借助注入和擴散程序在P-型本體區(qū)204的上部內(nèi)形成的。例如，源區(qū)212可以在120keV下注入砷，使其濃度達到5×1015到1×1016的范圍。
由此產(chǎn)生的結(jié)構(gòu)示于圖4D。如同從圖4D中看到的那樣，在注入源區(qū)212之后，與過去形成的襯墊氧化物層209相鄰的P-型本體區(qū)204(并因此在氧化物界面在硼濃度方面被耗損)保留不變。
圖4E展示在源極摻雜物擴散到例如大約035微米的深度從而增加了源區(qū)212的深度之后圖4D的結(jié)構(gòu)。這個步驟起增加襯墊氧化物層209的厚度的作用并且在多晶硅柵極區(qū)域210上形成氧化物層215。柵極氧化物206g鄰接現(xiàn)在增厚的襯墊氧化物209的那些點在圖4E中用虛線表示。即使在這個擴散步驟之后，仍然在其形成期間保留與襯墊氧化物層209相鄰的一部分P-型本體區(qū)204(并因此在形成襯墊氧化物層步驟中經(jīng)歷硼摻雜物的重新分布)。所以，隨著接近P-型本體區(qū)204的這個部分中的氧化物界面，硼的濃度相對于襯墊氧化物層生長之前存在的濃度下降。這對應于在直接毗鄰源區(qū)212的溝槽區(qū)域中硼濃度的下降。
通過在圖4E中沿著線x′-x′檢查接近于在圖3中所示的那種不采取高注入能量或P-N-P結(jié)構(gòu)的摻雜濃度分布可以看到這種摻雜物的再分布。明確地說，N+源區(qū)212具有類似于在圖3中位于x＝0和x＝xjs之間的區(qū)域的摻雜分布；P-型本體區(qū)204具有類似于在圖3中位于x＝xjs和x＝xjb之間的區(qū)域的摻雜分布；而N-摻雜外延層202具有類似于在圖3中超過x＝xjb的區(qū)域的摻雜分布。因此，在N+源區(qū)212中的摻雜濃度是用曲線64近似的，在P-型本體區(qū)204中的摻雜濃度是用曲線66近似的，而在N-摻雜外延層202中的摻雜濃度是用圖3的曲線68近似的。如同前面討論過的那樣，通過形成毗鄰P-型本體區(qū)204上部的襯墊氧化物層209，在氧化物界面處P-型本體區(qū)204中硼濃度降低。這個降低硼濃度的區(qū)域?qū)谇€66的左側(cè)。用虛線表示的曲線30代表在缺乏用于柵極氧化物層206g的深蝕刻步驟和缺乏形成襯墊氧化物層209時可能存在的近似的摻雜分布圖。
再者，憑借本發(fā)明的程序，一個類似于在美國專利第5,907,776號中討論過的令人向往的摻雜分布可以在P-型本體區(qū)中建立，而不必采取高注入能量或P-N-P結(jié)構(gòu)。如同先前所述的，這樣的摻雜分布是有益的，因為可以建立低閾電壓，而不采取較薄的柵極氧化物層(這會降低產(chǎn)出率和開關速度)并且實質(zhì)上不增加穿通的可能性。明確地說，本發(fā)明人業(yè)已發(fā)現(xiàn)，通過在900℃下在干燥的氧氣中讓襯墊氧化物層209生長到大約200埃的厚度，對30V的器件可以實現(xiàn)把閾電壓可以降低0.4伏，而且在開關速度或穿通阻抗方面沒有實質(zhì)上的犧牲。
在發(fā)生源極擴散之后，圖4E的裝置是采用傳統(tǒng)的處理步驟完成的。例如，可以通過PECVD在整個結(jié)構(gòu)上形成BPSG(硼磷硅酸鹽玻璃)層，然后設置帶圖案的光敏抗蝕劑層。然后，這個結(jié)構(gòu)可以被蝕刻，通常通過反應性離子蝕刻，除去在每個源區(qū)212的至少一部分上的BPSG和氧化物層，而留下BPSG層214、氧化物層209和多晶硅柵區(qū)210上的氧化物層215后面的區(qū)域(因此確保柵極區(qū)域是絕緣的)。然后，除去光敏抗蝕劑層，并且為該結(jié)構(gòu)提供連接源區(qū)212的金屬連接層216。通常還結(jié)合基片200提供金屬接觸218。由此產(chǎn)生的結(jié)構(gòu)是示于圖4F中。
雖然各種不同的實施方案在此已被明確地舉例說明和描述，但是人們應該理解本發(fā)明的修改方案和變化被上述的教導所覆蓋并且在權(quán)利要求書的范圍之內(nèi)，不脫離本發(fā)明的精神和傾向性范圍。例如，本發(fā)明的方法可能被用來形成這樣一種結(jié)構(gòu)，在該結(jié)構(gòu)中各種不同的半導體區(qū)域的導電率與本文描述的那些恰好相反。
權(quán)利要求
1.一種制造一個或多個溝槽DMOS晶體管的方法，該方法包括提供第一導電類型的基片，在所述的基片上形成所述的第一導電類型的外延層，所述外延層具有比所述基片低的多數(shù)載流子濃度；在所述的外延層的上部之內(nèi)形成第二導電類型區(qū)；在所述的外延層內(nèi)形成眾多溝槽，所述的溝槽在第二導電類型的所述區(qū)域內(nèi)定義一個或多個本體區(qū)；形成襯墊所述溝槽的第一絕緣層；在與襯墊著所述溝槽的第一絕緣層毗鄰的所述溝槽之內(nèi)提供導電區(qū)；至少沿著所述溝槽的上部側(cè)壁將一部分所述的第一絕緣層除去，以致所述本體區(qū)的各部分沿著所述的上部側(cè)壁露出；至少在所述本體區(qū)的所述的暴露部分上形成氧化物層，形成所述氧化物層的步驟發(fā)生在與所述的氧化物層毗鄰的所述本體區(qū)內(nèi)多數(shù)載流子濃度降低的區(qū)域；以及在毗鄰所述溝槽的所述本體區(qū)的上部內(nèi)，形成多個所述第一導電類型的源區(qū)，所述源區(qū)與所述本體區(qū)內(nèi)的所述多數(shù)載流子濃度降低的區(qū)域相鄰。
2.根據(jù)權(quán)利要求1的方法，其特征在于，所述的基片是硅基片，而且所述的外延層是硅層。
3.根據(jù)權(quán)利要求1的方法，其特征在于，形成第二導電類型區(qū)的步驟包括把摻雜物注入并擴散到外延層中。
4.根據(jù)權(quán)利要求1的方法，其特征在于，形成溝槽的步驟包括在外延層上形成帶圖案的掩模層，以及穿過所述掩模層蝕刻所述溝槽的步驟。
5.根據(jù)權(quán)利要求1的方法，其特征在于，所述的第一絕緣層是氧化物層。
6.根據(jù)權(quán)利要求1的方法，其特征在于，形成第一絕緣層的步驟包括借助干氧化作用提供氧化物層。
7.根據(jù)權(quán)利要求1的方法，其特征在于，至少沿著溝槽的上側(cè)壁除去一部分第一絕緣層的步驟是借助濕蝕刻進行的。
8.根據(jù)權(quán)利要求1的方法，其特征在于，導電區(qū)是多晶硅區(qū)。
9.根據(jù)權(quán)利要求1的方法，其特征在于，在所述的溝槽內(nèi)提供導電區(qū)的步驟包括沉積多晶硅層，并且隨后蝕刻該多晶硅層。
10.根據(jù)權(quán)利要求1的方法，其特征在于，至少在本體區(qū)被暴露出來的上側(cè)壁部分上形成氧化物層的步驟包括在900℃到1100℃范圍的溫度下的干氧化。
11.根據(jù)權(quán)利要求10的方法，其特征在于，溫度在900℃到950℃的范圍。
12.根據(jù)權(quán)利要求1的方法，其特征在于，至少在本體區(qū)被暴露出來的上側(cè)壁部分上形成氧化物層的步驟包括在900℃到1100℃范圍的溫度下在蒸汽中的氧化。
13.根據(jù)權(quán)利要求12的方法，其特征在于，溫度是在900℃到950℃的范圍內(nèi)。
14.根據(jù)權(quán)利要求1的方法，形成源區(qū)的步驟包括形成帶圖案的掩模層和把摻雜物注入并擴散到本體區(qū)中的步驟。
15.根據(jù)權(quán)利要求1的方法，其特征在于，所述的第一導電類型是N-型導電，而所述的第二導電類型是P-型導電。
16.根據(jù)權(quán)利要求1的方法，其特征在于，所述的本體區(qū)是用硼摻雜的。
17.一種制造一個或多個溝槽DMOS晶體管的方法，該方法包括提供N-型硅基片；在所述的基片上形成N-型硅外延層，所述的外延層具有比所述的基片低的摻雜濃度；在所述的外延層的上部內(nèi)形成P-型區(qū)域；在所述外延層內(nèi)形成多個溝槽，所述的溝槽在所述P-型區(qū)域內(nèi)界定一個或多個P-型本體區(qū)；形成襯墊所述溝槽的第一氧化物層；在與襯墊所述溝槽的第一氧化物層毗鄰的所述溝槽內(nèi)提供導電區(qū)；至少沿著所述溝槽的上側(cè)壁去除所述第一氧化物層一部分，以便沿所述的上側(cè)壁露出所述P-型本體區(qū)部分；至少在所述P-型本體區(qū)的所述暴露部分上形成第二氧化物層，所述的形成第二氧化物層的步驟發(fā)生在與所述第二氧化物層毗鄰的所述P-型本體區(qū)內(nèi)P-型載流子濃度降低的區(qū)域；以及在與所述的溝槽毗鄰的所述P-型本體區(qū)的上部內(nèi)形成多個N-型源區(qū)，所述的N-型源區(qū)在所述P-型本體區(qū)內(nèi)與所述的P-型載流子濃度降低的區(qū)域相鄰。
18.根據(jù)權(quán)利要求17的方法，其特征在于，導電區(qū)是多晶硅區(qū)。
19.根據(jù)權(quán)利要求17的方法，其特征在于，至少在P-型本體區(qū)的上側(cè)壁的暴露部分上形成氧化物層的步驟包括在900℃到1100℃的溫度范圍下的干氧化。
20.根據(jù)權(quán)利要求19的方法，其特征在于，溫度是在900℃到950℃的范圍內(nèi)。
21.根據(jù)權(quán)利要求17的方法，其特征在于，至少在P-型本體區(qū)的上部側(cè)壁的暴露部分上形成氧化物層的步驟包括在900℃到1100℃的范圍內(nèi)的溫度下在蒸汽中進行的濕氧化。
22.根據(jù)權(quán)利要求21的方法，其特征在于，溫度是在900℃到950℃的范圍內(nèi)。
23.根據(jù)權(quán)利要求17的方法，其特征在于，所述的P-型本體區(qū)是用硼摻雜的。
24.一種在溝槽DMOS晶體管之內(nèi)修正本體區(qū)中的多數(shù)載流子濃度的方法，該方法包括提供與一個或多個溝槽毗鄰的一個或多個本體區(qū)，所述的一個或多個溝槽被襯以第一絕緣層；至少沿著所述溝槽的上側(cè)壁除去所述第一絕緣層的一部分，使得沿著所述的上部側(cè)壁露出所述本體區(qū)的部分；以及至少在所述的本體區(qū)的所述的暴露部分上形成氧化物層，所述的形成氧化物層的步驟發(fā)生在與所述的氧化物層毗鄰的所述的本體區(qū)內(nèi)多數(shù)載流子濃度降低的區(qū)域。
全文摘要
本發(fā)明提供一種制造一個或多個溝槽DMOS晶體管的方法。在這種方法中，提供與一個或多個溝槽(207)毗鄰的一個或多個本體區(qū)(204)。所述的一個或多個溝槽被襯以第一絕緣層(206)。第一絕緣層的一部分部分至少沿著溝槽的上側(cè)壁被除去，從而將露出一部分本體區(qū)(204a)。然后，至少在本體區(qū)的暴露部分上形成氧化物層(209)，從而在毗鄰氧化物層的本體區(qū)內(nèi)里面造成多數(shù)載流子濃度降低的區(qū)域。本體區(qū)中的這種多數(shù)載流子濃度的修正是有利的，因為能夠在不采取比較薄的柵極氧化物層(這會減少產(chǎn)量和開關速度)和本質(zhì)上不增加穿通的可能性的情況下在DMOS晶體管內(nèi)建立低的閾電壓。
文檔編號H01L29/10GK1426598SQ01807673
公開日2003年6月25日 申請日期2001年3月16日 優(yōu)先權(quán)日2000年3月31日
發(fā)明者蘇根政, 石甫淵 申請人:通用半導體公司