專利名稱：利用快速熱退火與氧化氣體形成底部抗反射涂層的方法
技術領域：
本發(fā)明涉及半導體制造技術，尤其涉及制造經縮小限制尺寸的半導體裝置的技術。
背景技術：
于半導體工業(yè)中有一種固定的裝置傳動裝置以增加集成電路裝置的運轉速度，例如微處理器、存儲裝置等。此傳動裝置受到消費者對計算機及電子裝置的需求的刺激而需要越來越快的運轉速度。此種對增加速度的需求造成半導體裝置(例如晶體管)的尺寸持續(xù)的縮小。亦即，許多典型的場效應晶體管(FET)的組件(例如溝道長度、結深度、柵極介電層厚度等)皆縮小。其它所有東西皆相等，F(xiàn)ET的溝道長度越小，晶體管運轉的速度就越快。因此，持續(xù)的需要縮小典型的晶體管組件的尺寸或規(guī)模，以增加晶體管的整體速度，以及并用此等晶體管的集成電路裝置的速度。此外，縮小典型的晶體管組件的尺寸或規(guī)模亦會增加晶體管的密度及數(shù)目，其可于特定量的晶圓實際等級加以制造，降低每個晶體管的整體成本以及并用此等晶體管的集成電路裝置的成本。
然而，經縮小的典型的晶體管組件的尺寸或規(guī)模亦需要可一致地、堅固地及可重復地排列及圖案化組件，例如于此等經縮小的規(guī)模上的柵極導體與門極介電層，較佳以自動-對準的方式。排列及圖案化組件的能力(例如于此等經縮小的規(guī)模上可一致地、堅固地及可重復地排列及圖案化柵極導體與門極介電層)除了別的條件外，是受限于光刻成像的物理限制。繞射效應加強了組件(例如柵極導體與門極介電層)臨界尺寸的限制，大致上，繞射效應與用以進行光刻成像的光線的波長相關。因此，為達成縮小臨界尺寸的已有方法中一者是關于更換晶圓構造以使用較短波長，例如真空紫外線(DUV)光刻成像以及/或高-能量電子光束光刻束。
然而，一般于真空紫外線(DUV)光刻成像中使用的氮化物殘質(位于無機底部抗反射涂覆層(BARC)的表面)可能在無機底部抗反射涂覆層(BARC)與過度真空紫外線(DUV)光阻層間造成真空紫外線(DUV)光阻劑中的光酸產生劑(PAG)產生「足跡」或中和作用。該「足跡」會導致重新進行真空紫外線(DUV)光刻成像，而增加成本以及降低生產能力。
一般于真空紫外線(DUV)光刻成像中用來使位于無機底部抗反射涂覆層(BARC)表面的氮化物殘質不活性化的已有方法中之一者是于沉積無機底部抗反射涂覆層(BARC)的最后階段期間使氧氣(O2)流動。然而，此方法在不活性化位于無機底部抗反射涂覆層(BARC)表面的氮化物殘質時經常無效。
另一個一般于真空紫外線(DUV)光刻成像中用來使位于無機底部抗反射涂覆層(BARC)表面的氮化物殘質不活性化的已有方法是于沉積無機底部抗反射涂覆層(BARC)后使該晶圓通過氧等離子體去光阻處理。然而，此方法經常不穩(wěn)定，且此方法在不活性化位于無機底部抗反射涂覆層(BARC)表面的氮化物殘質時經常無效。
本發(fā)明是關于克服或至少減少一或多個前述問題的作用。
發(fā)明內容
本發(fā)明之一方面提供一種方法，該方法包含于基板層上形成柵極介電層，以及于柵極介電層上形成柵極導體層。該方法亦包括于柵極導體層上形成無機底部抗反射涂覆層，以及于進行快速熱退火處理期間以氧化處理法處理無機底部抗反射涂覆層。
另一方面，本發(fā)明提供一種半導體裝置，其是藉由包含于基板層上形成柵極介電層，以及于柵極介電層上形成柵極導體層的方法所形成。該方法亦包括于柵極導體層上形成無機底部抗反射涂覆層，以及于進行快速熱退火處理期間以氧化處理法處理無機底部抗反射涂覆層。
可藉由參照下列說明與結合隨附的圖標而了解本發(fā)明，于圖標的參考數(shù)字(即組件符號)中最左邊的標志數(shù)字分別代表該參考數(shù)字最早出現(xiàn)于第幾圖，其中第1至11圖是以橫截面圖標說明根據(jù)本發(fā)明的用于制造半導體裝置的方法的各種具體實施例。
同時本發(fā)明可容許各種修飾及替代型式，特定的具體實施例已顯示于圖標中的實施例，而此處加以詳細說明。然而，應了解不應以本文中特定的具體實施例的說明而將本發(fā)明限制于所揭示的特定型式，但相反地，本發(fā)明包含落于由附上的權利要求所界定的本發(fā)明范疇中的修飾后的型式、等同物，以及替代物。
具體實施例方式
本發(fā)明的作為例證的具體實施例的說明如下。為了清楚說明本發(fā)明，本說明書中并未說明所有實際上實行的特征。當然，應了解實行任一此等實際上具體實施例，以及必需完成許多特定實行的判斷以達成發(fā)展人員的特定目標(例如與系統(tǒng)-相關及商業(yè)-相關的限制一致)，而該判斷會隨著實行而改變。再者，應了解此等研究結果可能為復雜以及耗時的，但對熟知此技藝的人士而言，仍然為例行性工作，且可從本發(fā)明所揭示的內容得到利益。
根據(jù)本發(fā)明的制造半導體裝置的方法的例證性具體實施例顯示于第1至11圖。雖然，于圖式中標示出許多熟知此技藝的人士可辨識的半導體裝置的部位及結構(非常精確、嚴謹?shù)臉嬓渭拜喞?，實際上，這些部位及結構并不如圖標中所標示出般的精確。不過，所附的圖標包含于本發(fā)明所提供的說明性實施例中。
一般地，本發(fā)明是關于半導體裝置的制造。為了使熟知此技藝的人士藉由完整的閱讀完本申請書后，可輕易地了解本發(fā)明，本發(fā)明方法適用于各種技術，例如，NMOS、PMOS、CMOS等，且可輕易地適用于各種裝置，包含，但不限于邏輯裝置、存儲裝置等。
第1至11圖說明根據(jù)本發(fā)明形成一MOS晶體管1100(第11圖)的方法。如第1圖所示，于半導體基板105的上方表面150上形成介電層110，例如經摻雜-硅?？山逵筛鞣N已知的形成此種層的技術而形成該介電層110，例如化學氣相沉積法(CVD)、低-壓CVD(LPCVD)、等離子體-加強CVD(PECVD)、濺鍍以及物理氣相沉積法(PVD)、熱生長等。位于上方表面150上的介電層110可具有高達約例如50的厚度，以及可由各種介電材料形成該介電層，例如氧化物(例如Ge氧化物)、氮氧化物(例如GeP氮氧化物)、二氧化硅(SiO2)、含氮的氧化物(例如含氮的SiO2)、氮-摻雜的氧化物(例如N2-植入的SiO2)、硅氧基氮化物(SixOyNz)等。
該介電層110亦可由任何適當?shù)摹父呓殡姵?shù)」或「高K」材料所形成，此處，K是大于或等于約8，例如鈦氧化物(TixOv，例如TiO2)、鉭氧化物(TaxOv，例如Ta2O5)、鋇鍶鈦化物(BST、BaTiO3/SrTiO3)等。該介電層110可具有高達約例如50的等同氧化物厚度tox-eq。等同氧化物厚度tox-eq可界定為介電材料(具有介電常數(shù)K)的厚度t，該介電材料每單位面積C所具有的電流容量近乎與二氧化硅(SiO2)的厚度tox-eq的每單位面積Cox所具有的電流容量相同。由于SiO2所具有的介電常數(shù)Kox約為4，以及C＝K/t以及Cox＝Kox/tox-eq，所以大致上t＝K/C＝K/Cox＝Ktox-eq/Kox＝Ktox-eq/4。例如，該介電層110可由具有介電常數(shù)KTaO約為24的鉭氧化物(TaxOv，例如Ta2O5)所形成。因此，利用t＝KTaO/C＝KTaO/Cox以及t＝KTaOtox-eq/Kox＝24tox-eq/4，大致上，當?shù)韧趸锖穸萾ox-eq高達約50時，相對應的Ta2O5的厚度tTaO高達約300。
如第1圖所示，導體層115是形成于介電層110的上方。可藉由各種已知的技術(例如高-密度離子化金屬等離子體(IMP)沉積法、高-密度感應耦合等離子體(ICP)沉積法、濺鍍、PVD、CVD、LPCVD、PECVD、等)來形成該導體層115，且其厚度為約500至5000的范圍。該導體層115可由各種金屬所形成，例如鋁(Al)、鈦(Ti)、鋯(Zr)、鎢(W)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鈷(Co)等。
于各種替代性的說明性具體實施例中，該導體層115可為經聚摻雜的導體層115。可藉由各種已知的形成此種層的技術(例如CVD、LPCVD、PECVD、PVD等)來形成該經聚摻雜的導體層115，且其厚度為約500至5000的范圍。于一說明性的具體實施例中，該經聚摻雜的導體層115具有約2000的厚度以及為了獲得較高的生產率，該導體層115是藉由LPCVD的制程而形成。
于NMOS晶體管方面，該經聚摻雜的導體層115可摻雜砷(As)，例如于PMOS晶體管方面，可摻雜硼(B)，俾使該聚合物更具傳導力。該聚合物亦可未經摻雜而形成，例如，為了獲得較高的生產率，可藉由LPCVD的制程而得到具有厚度約為1000至2000的導體層。該聚合物的摻雜可輕易地藉由使摻雜物原子以及/或分子經由該聚合物的上方表面擴散或植入而完成。然后使該經聚摻雜的導體層115進行熱處理處理，該熱處理處理為快速熱退火(RTA)處理，是于溫度范圍約800至1100℃以及時間范圍約5至60秒下進行。
如第1圖所示，無機底部抗反射涂覆(BARC)層120(例如SiON或SiOxNy)可用于真空紫外線(DUV)光刻成像中，以及可形成于導體層115的上方。如第1圖所示，該無機底部抗反射涂覆(BARC)層120的上方表面160可以氧化處理法(由箭頭130表示)處理，同時于溫度范圍約800至1100℃以及時間范圍約5至60秒下進行快速熱退火(RTA)處理。
于各種說明性具體實施例中，該氧化處理法包含于快速熱退火(RTA)處理中使氧化性氣體(例如氧氣O2)流動。咸信，該氧化處理法可藉由形成含氮化合物以使殘質、游離的氮氣(N2)、以及氮化物殘質中性化，以及/或不易起化學反應，以及/或鈍性化。咸信，這些由氧化處理法所形成的含氮化合物比于形成無機底部抗反射涂覆(BARC)層120后殘留在無機底部抗反射涂覆(BARC)層120的上方表面160的殘質、游離的氮氣(N2)、以及氮化物殘質更加穩(wěn)定。亦相信，這些由氧化處理法所形成的含氮化合物于無機底部抗反射涂覆(BARC)層120及過度真空紫外線(DUV)光阻層的接口間不會造成真空紫外線(DUV)光阻中的光酸產生劑(PAG)產生「足跡」或中和作用，例如真空紫外線(DUV)光阻層230(參照下列第2圖的詳細說明)。
如第1圖所示，由適當?shù)慕殡姴牧纤纬傻臏\溝隔離層(STI)區(qū)域140可電性地自相鄰的半導體裝置(例如其它MOS晶體管，未顯示)提供隔離的MOS晶體管1100(第11圖)。該淺溝隔離層(STI)區(qū)域140可包含，例如，氧化物(例如Ge氧化物)、氧基氮化物(例如GaP氧基氮化物)、二氧化硅(SiO2)、含氮的氧化物(例如含氮的SiO2)、氮-摻雜的氧化物(例如N2-植入的SiO2)、硅氧基氮化物(SixOyNz)等。該淺溝隔離層(STI)區(qū)域140亦可由任何適當?shù)摹父呓殡姵?shù)」或「高K」材料所形成，此處，K是大于或等于約8，例如鈦氧化物(TixOv，例如TiO2)、鉭氧化物(TaxOv，例如Ta2O5)、鋇鍶鈦化物(BST、BaTiO3/SrTiO3)等。此外，該淺溝隔離層(STI)區(qū)域140亦可由任何適當?shù)摹傅徒殡姵?shù)」或「低K」介電材料所形成，此處，K是小于或等于約4。
如第2圖所示，圖案化的真空紫外線(DUV)光阻掩膜230是形成于該無機底部抗反射涂覆(BARC)層120的上方表面160上。該圖案化的真空紫外線(DUV)光阻掩膜230可利用真空紫外線(DUV)光刻成像法予以圖案化。其實例包含希普列(Shipley)的Apex、UVS等。如第2圖所示，該圖案化的真空紫外線(DUV)光阻掩膜230可具有最小的繞射-極限尺寸d，其范圍自約1800至2000。
如第3圖所示，該圖案化的真空紫外線(DUV)光阻掩膜230(虛線范圍所示)可視需要利用經控制的真空紫外線(DUV)光阻修整法加以修整俾形成經修整的真空紫外線(DUV)光阻掩膜330。該圖案化的真空紫外線(DUV)光阻掩膜230(以虛線表示)可視需要利用例如，干式蝕刻等離子體加工法予以修整。典型地，該經修整的真空紫外線(DUV)光阻掩膜330具有嚴格的尺寸dt，其范圍自約700至1500，dt將決定柵極導體415與門極介電質410，如第4圖所示。
然后如第4至5圖所示，將該具有嚴格的尺寸dt的經修整的真空紫外線(DUV)光阻掩膜330作為掩膜，以形成經掩膜的柵極堆棧400，該柵極堆棧400具有邊緣450。該經掩膜的柵極堆棧400可包含該經修整的真空紫外線(DUV)光阻掩膜330、無機底部抗反射涂覆(BARC)層120的殘余物420、柵極導體415、以與門極介電質410。例如，可利用非等向蝕刻加工法以移除部分的介電層110、導體層115以及未藉由經修整的真空紫外線(DUV)光阻掩膜330保護的無機底部抗反射涂覆(BARC)層120(虛線范圍所示)。該經掩膜的柵極堆棧400具有嚴格的尺寸dt，其是藉由經修整的真空紫外線(DUV)光阻掩膜330加以界定。
如第4至5圖所示，可利用各種已知的蝕刻技術，例如，非等向蝕刻加工法以形成該經掩膜的柵極堆棧400。例如，可使用選擇性非等向蝕刻技術，如使用溴化氫(HBr)以及氬(Ar)作為蝕刻氣體的反應性離子蝕刻(RIE)加工法。此外，可使用，例如以CHF3以及Ar作為蝕刻氣體的RIE加工法。于各種說明性具體實施例中亦可使用等離子體蝕刻。
如第6圖所示，移除該具有嚴格的尺寸dt(第3至5圖)的經修整的真空紫外線(DUV)光阻掩膜330，以及無機底部抗反射涂覆(BARC)層120的殘余物420。例如，該經修整的真空紫外線(DUV)光阻掩膜330可藉由灰燼進行除去而加以移除。此外，該經修整的真空紫外線(DUV)光阻掩膜330以及無機底部抗反射涂覆(BARC)層120的殘余物420可利用，例如熱磷酸(H3PO4)而去除。該經修整的真空紫外線(DUV)光阻掩膜330以及無機底部抗反射涂覆(BARC)層120的殘余物420的去除形成了具有邊緣450而未經掩膜的柵極堆棧600。該未經掩膜的柵極堆棧600包含柵極導體415以與門極介電質410。
如第7圖所示，例如掩膜層700是形成于半導體基板150的上方表面上，以及形成于該未經掩膜的柵極堆棧600上并與的相鄰。該掩膜層700可于上方表面150上具有厚度τ，其范圍例如自約500至5000。于各種說明性具體實施例中，于上方表面150上的厚度τ是約5000。于各種替代性的說明性具體實施例中，于上方表面150上的厚度τ的范圍是自約500至5000。
如第8圖所示，使該掩膜層700圖案化以于至少部分的該淺溝隔離層(STI)140上形成掩膜875。利用各種已知的光刻成像法以及/或蝕刻技術使該掩膜層700圖案化以形成掩膜875。該掩膜875具有邊緣820，并以距離w與未經掩膜的柵極堆棧600的邊緣450相隔，該距離w的范圍，例如約1000至1500。
例如，于已有的CMOS制造方法中，該掩膜875是形成于STI區(qū)域140的上方，俾保護PMOS(NMOS)晶體管區(qū)域，同時植入該NMOS(PMOS)晶體管區(qū)域以形成N--摻雜(P--摻雜)區(qū)域830。如第8圖所示，可植入摻雜物800(箭頭所指處)以將摻雜物原子以及/或分子引入半導體基板105中以形成N--摻雜(P--摻雜)區(qū)域830?；罨?，該N--摻雜(P--摻雜)區(qū)域830成為N--摻雜(P--摻雜)來源/排水延伸(SDE)區(qū)域930(參照下列第9圖的較完整的說明)。
于各種說明性具體實施例中，可藉由植入As(N--摻雜適用于NMOS晶體管1100，第11圖)或BF2(P--摻雜適用于PMOS晶體管1100，第11圖)的來源/排水延伸(SDE)劑量以形成該N--摻雜(P--摻雜)區(qū)域830。于植入能量范圍為自約3至50keV時，該來源/排水延伸(SDE)的劑量范圍為自約1.0×1014至1.0×1015離子/平方公分。使該N--摻雜(P--摻雜)區(qū)域830進行快速熱退火(RTA)處理，其是于溫度范圍約800至1100℃以及時間范圍約5至60秒下進行。該快速熱退火(RTA)處理可活化該植入物以及與基板105形成比快速熱退火(RTA)處理后接著植入較具移動性的P(N--摻雜適用于NMOS晶體管1100)或B(P--摻雜適用于PMOS晶體管1100)的來源/排水延伸(SDE)劑量輪廓較為分明且較少坡度的經活化的植入接合點。
如第9圖所示，不論于該N--摻雜(P--摻雜)區(qū)域830經活化而成為N--摻雜(P--摻雜)來源/排水延伸(SDE)區(qū)域930之前或之后，介電質間隔片925是形成于未經掩膜的柵極堆棧600的旁邊。如第9圖所示，可藉由各種技術于N--摻雜(P--摻雜)來源/排水延伸(SDE)區(qū)域930之上方以及于未經掩膜的柵極堆棧600的旁邊形成介電質間隔片925。例如，可藉由以適當材料于未經掩膜的柵極堆棧600的上方及旁邊沉積一均勻層(未顯示)以形成介電質間隔片925，然后于均勻覆蓋地沉積層上進行非等向反應性離子蝕刻(RIE)加工法。各個介電質間隔片925可含有基本的厚度，例如自未經掩膜的柵極堆棧600的邊緣450測量，其厚度范圍為自約300至1500。
與柵極介電質410相似，可由各種介電質材料(例如，氧化物(例如Ge氧化物)、氮化物(例如GaAs氮化物)、氧基氮化物(例如GaP氧基氮化物)、二氧化硅(SiO2)、含氮的SiO2、氮化硅(Si3N4)、硅氧基氮化物(SixOyNz)等)形成該介電質間隔片925。該介電質間隔片925亦可由任何適當?shù)摹傅徒殡姵?shù)」或「低K」介電材料所形成，此處，K是小于或等于約4。例如，包含Applied Material’s Black Diamond、Novellus’Coral、Allied Signal’s Nanoglass、JSR’s LKD5104等。此外，該介電質間隔片925可由氟-摻雜氧化物、氟-摻雜氮化物、氟-摻雜氧基氮化物、氟-摻雜低K材料等組成。于一說明性具體實施例中，該介電質間隔片925是由SiO2組成，其基本厚度約300。
如第10至11圖所示，植入植入物1000(箭頭所指者)以將植入物原子以及/或分子引入基板105中，形成N+-摻雜(P+-摻雜)區(qū)域1020。活化后，該N+-摻雜(P+-摻雜)區(qū)域1020成為N+-摻雜(P+-摻雜)來源/排水區(qū)域1120(第11圖)。于一說明性具體實施例中，該植入物1000的原子以及/或分子的劑量范圍為植入物1000的原子以及/或分子的自約1.0×1015至5.0×1015離子/平方公分，例如P為NMOS晶體管的例證或B為PMOS晶體管的例證。該植入物1000的原子以及/或分子的植入能量范圍為自約30至100keV。于另一說明性具體實施例中，當植入能量為約30keV時，NMOS晶體管的P或PMOS晶體管的B的植入物1000的原子劑量為約1.0×1015離子/平方公分。
該植入物1000可為N+植入物，例如P、As、銻(Sb)、鉍(Bi)等，以及可形成重N+來源/排水區(qū)域1120。例如，該N+植入物適合用于NMOS晶體管1100的制造。此外，該植入物1000可為P+植入物，例如B、氟化硼(BF、BF2)、鋁(Al)、鎵(Ga)、銦(In)、鉈(Tl)等，以及可形成重摻雜P+來源/排水區(qū)域1120。例如，P+植入物適合用于PMOS晶體管1100的制造。
如第10至11圖所示，使該N+-摻雜(P+-摻雜)區(qū)域1020進行快速熱退火(RTA)處理(其是于溫度范圍約800至1100℃以及時間范圍約5至60秒下進行)，以形成N+-摻雜(P+-摻雜)來源/排水區(qū)域1120。該快速熱退火(RTA)處理可活化較具移動性的P(N+-摻雜適用于NMOS晶體管1100)或B(P+-摻雜適用于PMOS晶體管1100)的植入物以及與基板105形成比快速熱退火(RTA)處理后接著植入較不具移動性的As(N+-摻雜適用于NMOS晶體管1100)或BF2(P+-摻雜適用于PMOS晶體管1100)的輪廓較不分明且較大坡度的經活化的植入接合點。
此外，快速熱退火(RTA)處理可結合自動對準金屬硅化物技術(金屬硅化物技術)處理一起進行、或先進行快速熱退火(RTA)處理、或于接著的金屬硅化物技術期間使N+-摻雜(P+-摻雜)區(qū)域1020形成N+-摻雜(P+-摻雜)來源/排水區(qū)域1120。此等結合金屬硅化物技術的快速熱退火(RTA)處理是于溫度范圍約800至1000℃以及時間范圍約10至60秒下進行。
如上所揭示的任一具體實施例中，以經縮小的限制尺寸制造半導體裝置的方法使組件(例如柵極導體與門極介電層)以自動-對準的方式于此等經縮小的規(guī)模上可一致地、堅固地及可重復地排列及圖案化。如上所揭示的任一具體實施例中，以經縮小的限制尺寸制造半導體裝置的方法可利用真空紫外線(DUV)光刻成像法達成經縮小的限制尺寸，而不會有關于在無機底部抗反射涂覆層(BARC)與過度真空紫外線(DUV)光阻層間造成真空紫外線(DUV)光阻劑中的光酸產生劑(PAG)產生「足跡」或中和作用的問題。如上所揭示的制造半導體裝置的方法的任一具體實施例中，藉由避免與「足跡」有關的問題，可減少重新進行真空紫外線(DUV)光刻成像的次數(shù)，而降低制造成本以及增加生產能力，比已有技術更有效以及更穩(wěn)定。
如上所揭示的特定具體實施例僅供說明，以及本發(fā)明可以不同但對那些熟知此技藝的人士(具有由此處的教示而得利益者)來說為等同的方法加以修改及實行。再者，除了下述的權利要求外，不應以此處所示的詳細的內容或設計限制本發(fā)明。因此，可顯而易見，如上所揭示的特定具體實施例可加以改變或修改，且將此等變更視為包含于本發(fā)明的范疇及精神下。此外，此處所請求的保護列于下述的權利要求中。
權利要求
1.一種方法，包括于基板層(105)上形成一柵極介電層(110，410)；于該柵極介電層(110，410)上形成一柵極導體層(115，415)；于該柵極導體層(115，415)上形成一無機底部抗反射涂覆層(120)；以及于快速熱退火處理期間以氧化處理法(130)處理該無機底部抗反射涂覆層(120)。
2.如權利要求1所述的方法，其中該柵極介電層(110，410)的形成包括以至少一種氧化物、氧基氮化物、二氧化硅、含氮的氧化物、氮-摻雜氧化物、硅氧基氮化物、高介電常數(shù)(高K)，此處K至少約為8、鈦氧化物、鉭氧化物、鋇鍶鈦化物來形成該柵極介電層(110，410)，利用至少一種化學氣相沉積法(CVD)、低-壓CVD(LPCVD)、等離子體-加強CVD(PECVD)、濺鍍、物理氣相沉積法(PVD)以及熱生長來形成該柵極介電層(110，410)，以及所形成的柵極介電層(110，410)具有高達約50的等同氧化物厚度tox-eq，其中該柵極導體層(115，415)的形成包括利用至少一種化學氣相沉積法(CVD)、低-壓CVD(LPCVD)、等離子體-加強CVD(PECVD)、濺鍍、物理氣相沉積法(PVD)、高密度離子金屬等離子體(IMP)沉積法以及高-密度感應耦合等離子體(ICP)沉積法由經摻雜的聚合物、鋁(Al)、鈦(Ti)、鋯(Zr)、鎢(W)、鉭(Ta)、鎳(Ni)、鉬(Mo)及鈷(Co)中之一者來形成該柵極導體層(115，415)，以及所形成的柵極導體層(115，415)的厚度高達約500至5000。
3.如權利要求1的方法，其中于快速熱退火處理期間以氧化處理法(130)處理該無機底部抗反射涂覆層(120)包括于快速熱退火處理期間通過流動的氧化性氣體處理該無機底部抗反射涂覆層(120)。
4.如權利要求3所述的方法，其中于快速熱退火處理期間的流動的氧化性氣體包括于快速熱退火處理期間的流動的氧氣。
5.如權利要求1所述的方法，其中于快速熱退火處理期間以氧化處理法(130)處理該無機底部抗反射涂覆層(120)包括以溫度范圍自約800至1100℃以及時間范圍自約5至60秒下進行快速熱退火處理。
6.一種方法，包括于基板層(105)上形成一柵極介電層(110，410)；于該柵極介電層(110，410)上形成一柵極導體層(115，415)；于該柵極導體層(115，415)上形成一無機底部抗反射涂覆層(120)；于快速熱退火處理期間以氧化處理法(130)處理該無機底部抗反射涂覆層(120)；以及于經處理的無機底部抗反射涂覆層(120)上形成真空紫外線光阻層。
7.如權利要求6所述的方法，其中該柵極介電層(110，410)的形成包括以至少一種氧化物、氧基氮化物、二氧化硅、含氮的氧化物、氮-摻雜氧化物、硅氧基氮化物、高介電常數(shù)(高K)，此處K至少約為
8.鈦氧化物、鉭氧化物、鋇鍶鈦化物來形成該柵極介電層(110，410)，利用至少一種化學氣相沉積法(CVD)、低-壓CVD(LPCVD)、等離子體-加強CVD(PECVD)、濺鍍、物理氣相沉積法(PVD)以及熱生長來形成該柵極介電層(110，410)，以及所形成的柵極介電層(110，410)具有高達約50的等同氧化物厚度tox-eq，其中該柵極導體層(115，415)的形成包括利用至少一種化學氣相沉積法(CVD)、低-壓CVD(LPCVD)、等離子體-加強CVD(PECVD)、濺鍍、物理氣相沉積法(PVD)、高密度離子金屬等離子體(IMP)沉積法以及高-密度感應耦合等離子體(ICP)沉積法由經摻雜的聚合物、鋁(Al)、鈦(Ti)、鋯(Zr)、鎢(W)、鉭(Ta)、鎳(Ni)、鉬(Mo)及鈷(Co)中之一者來形成該柵極導體層(115，415)，以及所形成的柵極導體層(115，415)的厚度高達約500至5000。
8.如權利要求6所述的方法，其中于快速熱退火處理期間以氧化處理法(130)處理該無機底部抗反射涂覆層(120)包括于快速熱退火處理期間通過流動的氧化性氣體處理該無機底部抗反射涂覆層(120)，其中于快速熱退火處理期間的流動的氧化性氣體包括于快速熱退火處理期間的流動的氧氣，以及其中于快速熱退火處理期間以氧化處理法(130)處理該無機底部抗反射涂覆層(120)包括以溫度范圍自約800至1100℃以及時間范圍自約5至60秒下進行快速熱退火處理。
9.一種半導體裝置，包括位于基板層(105)上的柵極介電層(110，410)；位于該柵極介電層(110，410)上的柵極導體層(115，415)；位于該柵極導體層(115，415)上的無機底部抗反射涂覆層(120)；于快速熱退火處理期間以氧化處理法(130)處理具有上方表面的無機底部抗反射涂覆層(120)；。
10.如權利要求31所述的半導體裝置，其中該柵極介電層(110，410)包括以至少一種氧化物、氧基氮化物、二氧化硅、含氮的氧化物、氮-摻雜氧化物、硅氧基氮化物、高介電常數(shù)(高K)，此處K至少約為8、鈦氧化物、鉭氧化物、鋇鍶鈦化物，其中該柵極介電層(110，410)的形成是利用至少一種化學氣相沉積法(CVD)、低-壓CVD(LPCVD)、等離子體-加強CVD(PECVD)、濺鍍、物理氣相沉積法(PVD)以及熱生長，其中所形成的柵極介電層(110，410)具有高達約50的等同氧化物厚度tox-eq，其中該柵極導體層(115，415)包括經摻雜的聚合物、鋁(Al)、鈦(Ti)、鋯(Zr)、鎢(W)、鉭(Ta)、鎳(Ni)、鉬(Mo)及鈷(Co)中之一者，其中該柵極導體層(115，415)是利用至少一種化學氣相沉積法(CVD)、低-壓CVD(LPCVD)、等離子體-加強CVD(PECVD)、濺鍍、物理氣相沉積法(PVD)、高密度離子金屬等離子體(IMP)沉積法以及高-密度感應耦合等離子體(ICP)沉積法來形成該柵極導體層(115，415)，其中該柵極導體層(115，415)具有高達約500至5000的厚度，其中于快速熱退火處理期間的氧化處理法(130)包括于快速熱退火處理期間流動的氧化性氣體，形成含有氮及氧的化合物，其中于快速熱退火處理期間的流動的氧化性氣體包括于快速熱退火處理期間的流動的氧氣，以及其中于快速熱退火處理期間的氧化處理法(130)包括以溫度范圍自約800至1100℃以及時間范圍自約5至60秒下進行快速熱退火處理。
全文摘要
本發(fā)明提供一種方法，該方法包含于基板層(105)上形成柵極介電層(110，410)，以及于柵極介電層(110，410)上形成柵極導體層(115，415)。該方法亦包括于柵極導體層(115，415)上形成無機底部抗反射涂覆層(120)，以及于進行快速熱退火處理期間以氧化處理法(130)處理無機底部抗反射涂覆層(120)。
文檔編號H01L21/318GK1430790SQ01809904
公開日2003年7月16日 申請日期2001年5月9日 優(yōu)先權日2000年5月23日
發(fā)明者A·D·斯蒂芬, M·E·?？怂固乜财? J·多恩 申請人:先進微裝置公司