專利名稱：解決與蝕刻溝道過程有關(guān)的光學邊緣效應(yīng)的器件與方法
背景技術(shù)：
目前，半導體處理技術(shù)可以創(chuàng)建亞微米范圍內(nèi)的特征圖形尺寸。在這種小型化程度，因為通常所謂“光學鄰近效應(yīng)”引起的特征圖形尺寸的變化會變得顯著。通常，鄰近效應(yīng)是指因為靠近附近的其它特征圖形引起的特征圖形尺寸的變化。具體地說，光學鄰近效應(yīng)是光刻期間產(chǎn)生的鄰近效應(yīng)。因為光學鄰近效應(yīng)，所以給定特征圖形的尺寸會根據(jù)其與其它特征圖形之間的間隔發(fā)生變化。
在導致光學鄰近效應(yīng)的現(xiàn)象中有與成像特征圖形有關(guān)的各種衍射圖形。光學鄰近效應(yīng)的一個例子是在等同線路的致密陣列內(nèi)(densearray of equal lines)的隔離印刷線與印刷線之間可能發(fā)生的尺寸差值。
光學鄰近效應(yīng)的具體后果是出現(xiàn)被其它特征圖形包圍的內(nèi)部特征圖形與未被其它特征圖形包圍的外圍特征圖形顯著不同的情況。(在這些情況下，通常將光學鄰近效應(yīng)稱為光學邊緣效應(yīng)。)例如，目前，在以亞微米特征尺寸進行的光刻過程中，外圍光學抗蝕劑特征圖形通常顯示顯著光學邊緣效應(yīng)。因此，在其它特征圖形之中蝕刻的硅溝道經(jīng)常受損。因此，采用所蝕刻的硅溝道的器件，例如溝道DMOSFETS(雙擴散金屬氧化物半導體場效應(yīng)晶體管)、溝道肖特基勢壘整流管、DRAM(動態(tài)隨機存取存儲器)器件以及其溝道用于隔離單獨集成電路的器件也經(jīng)常因為光學邊緣效應(yīng)受損。


圖1A和圖1B示出這種邊緣效應(yīng)的例子。這兩個圖示出利用光學抗蝕劑特征圖形之間的孔徑蝕刻溝道的情況。更具體地說，如圖1A所示，利用光刻過程，對硅襯底10成型光學抗蝕劑特征圖形15a、15b、15c、15d。如圖所示，分別位于其它特征圖形(在此未示出內(nèi)部特征圖形15a左側(cè)的特征圖形)之間的內(nèi)部特征圖形15a、15b和15c具有大致垂直的側(cè)壁。不幸的是，因為在此討論的光學邊緣效應(yīng)，未位于其它特征圖形之間的外圍特征圖形15d具有大致傾斜的側(cè)壁，如圖所示。
圖1B示出在對圖形光學抗蝕劑硅襯底進行蝕刻步驟后獲得的結(jié)果。從該圖中可以看出，因為光學抗蝕劑特征圖形15a、15b和15c的側(cè)壁具有大致垂直屬性，所以硅側(cè)壁10a、10b和10c也大致垂直。相反，因為光學抗蝕劑特征圖形15d的側(cè)壁具有大致傾斜狀態(tài)，所以硅側(cè)壁10d也大致傾斜，因此在溝道底部形成銳角。
在其它例子中，利用氧化硅或氮化硅光掩模蝕刻硅襯底。參考圖2A，通過光學抗蝕劑特征圖形15a、15b、15c、15d蝕刻氧化硅層或氮化硅層以在硅襯底10上成型氧化硅特征圖形或氮化硅特征圖形17a、17b、17c、17d。如圖2A所示，分別位于其它光學抗蝕劑特征圖形之間的內(nèi)部光學抗蝕劑特征圖形15a、15b、15c具有大致垂直的側(cè)壁，而未位于其它光學抗蝕劑特征圖形之間的外圍光學抗蝕劑特征圖形15d具有大致傾斜側(cè)壁。氧化硅特征圖形或氮化硅特征圖形17a至17d也一樣。然后，清除光學抗蝕劑特征圖形15a、15b、15c和15d，僅保留氧化硅特征圖形或氮化硅特征圖形17a、17b、17c和17d。圖2B示出利用僅作為掩蔽特征圖形的氧化硅特征圖形或氮化硅特征圖形17a、17b、17c和17d蝕刻硅襯底10的結(jié)果。如圖所示，該結(jié)果與利用光學抗蝕劑特征圖形15a、15b、15c和15d蝕刻襯底10實現(xiàn)的結(jié)果非常相同(參考圖1B)。具體地說，因為氧化硅特征圖形或氮化硅特征圖形17a、17b、17c具有大致垂直側(cè)壁，所以硅側(cè)壁10a、10b和10c也大致垂直。此外，因為氧化硅特征圖形或氮化硅特征圖形17d具有大致傾斜側(cè)壁，所以導致溝道特征圖形具有大致傾斜硅側(cè)壁10d，并在溝道底部產(chǎn)生銳角。
在更多的其它例子中，通過利用光學抗蝕劑特征圖形和氧化硅或氮化硅特征圖形定義的掩模蝕刻硅襯底。如圖3所示，分別位于其它光學抗蝕劑特征圖形之間的內(nèi)部光學抗蝕劑特征圖形15a、15b、15c具有大致垂直側(cè)壁，而未位于其它光學抗蝕劑特征圖形之間的外圍光學抗蝕劑特征圖形15d具有如圖所示的大致傾斜側(cè)壁。氧化硅特征圖形或氮化硅特征圖形17a至17d也一樣。對于硅襯底10，因為特征圖形15a/17a、15b/17b和15ac/17c具有大致垂直側(cè)壁，所以硅側(cè)壁10a、10b和10c也大致垂直。相反，因為特征圖形15d/17d傾斜并且包括光學抗蝕劑和氧化物或氮化物的組合的事實，所以在溝道底部形成銳角，如圖1和2B所示。此外，在氧化物或氮化物特征圖形17d成型的接口處底切(undercut)硅襯底10。
在上述所有情況下，光學鄰近效應(yīng)產(chǎn)生不希望的溝道特性，包括傾斜側(cè)壁和銳角底部。因此，在本技術(shù)領(lǐng)域內(nèi)需要解決蝕刻的溝道特征圖形上的光學鄰近效應(yīng)問題。
其它技術(shù)通過在單元周圍放置虛設(shè)的溝道解決了DRAM應(yīng)用中因為光學鄰近效應(yīng)產(chǎn)生的問題。請參考，例如J.Fung Chen、Tom Laidig、Kurt E.Wampler和Roger Caldwell編寫的“Practical Method for Full-Chip Optical Proximity Correction，”SPIE Proceedings，Vol.3051，1997；J.Fung Chen、Tom Laidig、Kurt E.Wampler和Roger Caldwell編寫的發(fā)表在BACUS，1997上的論文“An OPC Roadmap to 0.14mm DesignRules”；J.Li，D.Bernard，J.Rey，V.Boksha編寫的“Model-Based OpticalProximity Correction Including Photo-resist Effects”Proc.SPIE，V.3051，1997，P.643-651；N.Shamma、F.Sporon-Fiedler、E.Lin編寫的“A Methodfor Correction of Proximity Effect in Optical Lithography”KTIMicrolithography Seminar Interface’91，P.145；Chris A.Mack編寫的“Evaluating Proximity Effects Using 3-D Optical LithographySimulation，”Semiconductor International July 1996 P.237；O.Otto等編寫的“Automated optical proximity correction-a rule-based approach，”SPIE Proceedings，V.2197，P.278，1997；A.Komblit等編寫的“Role of etchpattern fidelity in the printing of optical proximity correctedphotomasks，”EIPB’95，1995。
然而，盡管如此在本技術(shù)領(lǐng)域內(nèi)仍需要另一種方法來解決這些問題。
根據(jù)本發(fā)明的第一方面，提供了一種改進的半導體襯底。該改進的半導體襯底包括(1)半導體襯底；(2)至少一層緩沖層，其成型在至少部分襯底上；以及(3)多個溝道，包括(a)多個延伸到半導體襯底內(nèi)的內(nèi)部溝道以及(b)至少一個延伸到至少一層緩沖層內(nèi)但是不延伸到半導體襯底內(nèi)的淺薄的外圍溝道。
在一個優(yōu)選實施例中，在半導體襯底上的至少一個淺薄的外圍溝道區(qū)域內(nèi)提供至少一層緩沖層，而在半導體襯底上的多個內(nèi)部溝道區(qū)域內(nèi)不提供緩沖層。
在另一個優(yōu)選的實施例中，在半導體襯底上的至少一個淺薄的外圍溝道區(qū)域內(nèi)成型至少一層緩沖層，并在半導體襯底上的多個內(nèi)部溝道區(qū)域內(nèi)成型至少一層緩沖層。然而，多個內(nèi)部溝道區(qū)域內(nèi)的至少一層緩沖層比至少一層淺薄的外圍溝道區(qū)域內(nèi)的至少一層緩沖層薄。(例如多個內(nèi)部溝道區(qū)域內(nèi)的至少一層緩沖層可以包括一單層緩沖層，而至少一層淺薄的外圍溝道內(nèi)的至少一層緩沖層可以包括兩層緩沖層。)因此，每個內(nèi)部溝道通過多個內(nèi)部溝道區(qū)域內(nèi)的至少一層緩沖層延伸到半導體襯底內(nèi)，而每個淺薄的外圍溝道不通過至少一個淺薄的外圍溝道區(qū)域內(nèi)的至少一層緩沖層延伸(并因此不延伸到半導體襯底內(nèi))。
根據(jù)本發(fā)明的又一個方面，提供了一種在半導體襯底上成型溝道的方法。該方法包括(1)提供半導體襯底；(2)在襯底上提供一構(gòu)圖的抗蝕刻層，該圖形層具有多個溝道孔徑，包括(a)至少一個外圍溝道孔徑和(b)多個內(nèi)部溝道孔徑；(3)在每個外圍溝道孔徑與半導體襯底之間形成至少一層緩沖層；以及(4)執(zhí)行蝕刻處理，其中在半導體襯底上的每個內(nèi)部溝道孔徑位置蝕刻內(nèi)部溝道，并且利用至少一層緩沖層，防止在半導體襯底上的每個外圍孔徑位置蝕刻外圍溝道。
在一個優(yōu)選實施例中，該方法進一步包括在每個內(nèi)部溝道孔徑與半導體襯底之間提供至少一層緩沖層。然而，在每個外圍溝道孔徑與半導體襯底之間的至少一層緩沖層的總厚度大于在每個內(nèi)部溝道孔徑與半導體襯底之間的至少一層緩沖層的總厚度。(例如，每個內(nèi)部溝道孔徑與半導體襯底之間的至少一層緩沖層可以包括一層緩沖層，而每個外圍溝道孔徑與半導體襯底之間的至少一層緩沖層包括兩層緩沖層)。因此，在蝕刻過程中，內(nèi)部溝道是通過至少一層緩沖層并進入半導體襯底上的每個內(nèi)部溝道孔徑位置來蝕刻的，而不通過位于每個外圍溝道孔徑位置的至少一層緩沖層(并因此不蝕刻到襯底內(nèi))來蝕刻溝道。
優(yōu)選緩沖層包括氧化物層和氮化物層。優(yōu)選襯底是硅襯底。
許多器件可以采用根據(jù)本發(fā)明的改進型襯底和方法，包括溝道DMOS晶體管、溝道肖特基勢壘整流管以及DRAM器件。
根據(jù)本發(fā)明的又一個方面，提供了一種包括至少一個外圍溝道和多個內(nèi)部溝道的溝道DMOS晶體管結(jié)構(gòu)。該結(jié)構(gòu)包括(1)第一導電型襯底；(2)體區(qū)，它位于襯底上具有第二導電型，其中外圍溝道和內(nèi)部溝道通過該體區(qū)延伸；(3)絕緣層，嵌入每個外圍溝道與內(nèi)部溝道之間；(4)第一導電電極，覆蓋每個絕緣層；以及(5)第一導電型的源極區(qū)，位于與每個內(nèi)部溝道相鄰，但是與至少一個外圍溝道不相鄰的體區(qū)內(nèi)。該結(jié)構(gòu)還可以包括漏極，位于與體區(qū)相對的襯底表面上；以及源極，至少位于部分源極區(qū)上。
優(yōu)選地，第一導電型是n型導電性，而第二導電型是p型導電型。優(yōu)選地，絕緣層是氧化物層，而且導電電極包括多晶硅。在特定優(yōu)選實施例中，溝道DMOS晶體管結(jié)構(gòu)進一步包括絕緣區(qū)(例如硼磷硅玻璃(borophosphosilicate))，它位于內(nèi)部溝道內(nèi)的每個第一導電電極之上。
本發(fā)明的一個優(yōu)勢在于，以有效、經(jīng)濟方式，對不利于外圍溝道特征圖形的光學邊緣效應(yīng)進行處理。
本發(fā)明的另一個優(yōu)勢在于，可以顯著改善具有外圍溝道特征圖形的產(chǎn)品的性能，例如溝道DMOS器件、溝道肖特基勢壘整流管、DRAM器件，以及采用外圍溝道特征圖形的其它器件。
根據(jù)如下的發(fā)明詳述和權(quán)利要求，本發(fā)明的這些以及其它實施例和優(yōu)勢將變得更加明顯。
圖1B是應(yīng)用構(gòu)圖的光學抗蝕劑圖形和完成后續(xù)蝕刻過程后的半導體襯底的截面圖。
圖2A是提供有光學抗蝕劑和氧化物或氮化物特征圖形的半導體襯底的截面圖。
圖2B是在清除光學抗蝕劑后并且在通過剩余氧化物或氮化物特征圖形進行蝕刻后，圖2A所示半導體襯底的截面圖。
圖3是在通過光學抗蝕劑和氧化物或氮化物特征圖形進行蝕刻后，圖2A所示半導體襯底的截面圖。
圖4A至4C是示出根據(jù)本發(fā)明實施例成型溝道過程的截面圖。
圖5A至5C是示出根據(jù)本發(fā)明實施例成型溝道過程的截面圖。
圖6是根據(jù)本發(fā)明實施例的溝道DMOS晶體管的截面圖。
發(fā)明詳述以下將參考附圖更全面說明本發(fā)明，附圖示出本發(fā)明的優(yōu)選實施例。然而，可以以各種不同方式實現(xiàn)本發(fā)明，而且不應(yīng)該將本發(fā)明局限于在此描述的實施例。
在此，術(shù)語“外圍溝道”是指成型在表面上，并且在其一側(cè)上具有而在其另一側(cè)上不具有的一種或多種類似結(jié)構(gòu)的溝道或部分溝道。同樣，術(shù)語“內(nèi)部溝道”是指成型在表面上并且在其兩側(cè)上均具有的一種或多種類似結(jié)構(gòu)的溝道或部分溝道?！皟?nèi)部溝道孔徑”是指在所構(gòu)圖形的抗蝕刻層上的孔徑，根據(jù)通過該孔徑的足夠蝕刻深度導致內(nèi)部溝道的成型?！巴鈬鷾系揽讖健笔侵冈谒鶚?gòu)圖形的抗蝕刻層上的孔徑，根據(jù)通過該孔徑的足夠蝕刻深度，導致外圍溝道的成型。如下所述，在本發(fā)明的某些實施例中，外圍溝道孔徑實際上不導致在蝕刻后在半導體襯底上成型溝道，而是導致僅在緩沖層上成型淺薄的溝道。
圖4A至4C示出本發(fā)明的第一實施例。如圖4A所示，利用本技術(shù)領(lǐng)域內(nèi)眾所周知的技術(shù)(例如化學汽相沉淀積(CVD))，在優(yōu)先為硅襯底的襯底100的表面100a上成型氮化物或氧化物特征圖形102，優(yōu)選地利用氧化硅或氮化硅層成型氮化物或氧化物特征圖形102。
然后，如圖4B所示，在部分表面100上以及在部分氧化物或氮化物特征圖形102上形成具有特征圖形104a、104b、104c和104d的所構(gòu)圖形的光學抗蝕劑層(特征圖形104c和104d部分覆蓋特征圖形102的兩側(cè)102a和102b，而暴露特征圖形102的上部中心表面)。與特征圖形104a、104b和104c不同，特征圖形104d未位于兩個其它特征圖形之間，因此受到光學邊緣效應(yīng)的影響，如圖4B中的傾斜面104o所示。
然后，對圖4B所示的結(jié)構(gòu)執(zhí)行蝕刻步驟，例如活性離子蝕刻步驟，其中相對于氧化物或氮化物特征圖形102，優(yōu)選地蝕刻襯底100。因此，如圖4C所示，在襯底100的特征圖形104a與104b之間和特征圖形104b與104c之間形成溝道106。然而，因為在特征圖形104c與104d之間存在氧化物或氮化物特征圖形102，所以僅在氮化物特征圖形102上形成淺薄的溝道107，而且在襯底100上不形成溝道。
如圖1B所示，在襯底上沒有氧化物或氮化物特征圖形102的此外圍位置成型溝道，預(yù)期這種溝道因為光學邊緣效應(yīng)而具有銳角底部。因此，通過在光學抗蝕劑層104的外圍溝道孔徑的下方成型氧化物或氮化物特征圖形102，可以防止產(chǎn)生不利結(jié)果。
圖5A至5C示出第二實施例。如圖5A所示，利用本技術(shù)領(lǐng)域內(nèi)眾所周知的技術(shù)，例如CVD，在襯底100的表面100a上成型氮化物或氧化物特征圖形102。隨后，仍利用本技術(shù)領(lǐng)域內(nèi)眾所周知的技術(shù)，例如CVD，在表面100a和氧化物或氮化物特征圖形102上成型氮化物或氧化物層103。
如圖5B所示，在氧化物或氮化物層103上成型具有光學抗蝕劑特征圖形104a、104b、104c、104d的構(gòu)圖的光學抗蝕劑層。然后，執(zhí)行氧化物或氮化物蝕刻處理，例如活性離子蝕刻過程，在該蝕刻過程中，產(chǎn)生圖形氧化物或氮化物層103，并在襯底100上形成溝道106，如圖所示。此蝕刻步驟足以蝕刻通過氧化物或氮化物層103，但是還不足以蝕刻通過氧化物或氮化物層102。因此，在氧化物或氮化物層103上的光學抗蝕劑特征圖形104a與104b之間、特征圖形104b與104c之間以及特征圖形104c與104d之間形成孔徑。此外，通過特征圖形104a/103a與104b/103b確定的孔徑以及特征圖形104b/103b與104c/103c確定的孔徑，在襯底100上蝕刻溝道106。然而，因為附加氧化物或氮化物厚度，所以在氧化物或氮化物層102上的光學抗蝕劑特征圖形104c與104d之間不形成孔徑，因此在襯底100上的此位置不形成溝道。如圖3所示，在襯底100上由特征圖形104c/103c與104d/103d確定的外圍位置形成溝道，預(yù)期該溝道具有銳角底部，并且該溝道右側(cè)被底切。
除了在溝道蝕刻步驟之前消除光學抗蝕劑特征圖形104a、104b、104c和104d外，結(jié)合圖5A和5B說明的同樣過程形成圖5C所示的結(jié)構(gòu)。在襯底100上在特征圖形103c與103d確定的外圍位置形成溝道，預(yù)期該溝道已經(jīng)受到不利光學邊緣效應(yīng)的影響，如圖2B所示，其中該溝道具有傾斜側(cè)壁和銳角底部。
將結(jié)合圖6說明本發(fā)明的另一個實施例。圖6示出根據(jù)本發(fā)明構(gòu)造的兩個溝道DMOS單元250。與現(xiàn)有技術(shù)器件類似，在此實施例中，溝道MOS單元250包括n+襯底200，在n+襯底200上生長輕度n摻雜外延層202，作為DMOS單元250的漏極。在n+襯底的底部噴鍍導電層(未示出)，作為DMOS單元的公共漏極接點。在n摻雜外延層202部分，形成反向(p型)導電型體區(qū)204，作為DMOS單元250的柵極區(qū)。還形成n+區(qū)212，作為DMOS單元250的源極。導電層216作為DMOS單元250的公共源極接點，使各源極(即各n+區(qū)212)互相短路。形成嵌入氧化物層206a并填充多晶硅210a的溝道區(qū)。填充氧化物206a和多晶硅210a的填充的溝道作為DMOS單元250的柵電極。利用BPSG(硼磷硅玻璃)結(jié)構(gòu)214使多晶硅210a與導電層216(源極接點)絕緣，從而允許單獨地偏置柵極和源極。
如上所述，因為光學邊緣效應(yīng)，所以外圍溝道通常存在缺陷。因此，在成型外圍DMOS器件的例子中，在外圍DMOS器件的柵極與源極之間經(jīng)常發(fā)生短路。為了避免出現(xiàn)這種問題，在此實施例中，建立虛設(shè)的外圍器件252。在這種情況下，盡管外圍(右側(cè))溝道內(nèi)填充了氧化物層206b和多晶硅210b，但是仍不能形成n+源極區(qū)(并因此不需要成型BPSG絕緣結(jié)構(gòu))。這樣，避免了在外圍溝道內(nèi)發(fā)生柵極與源極之間短路的可能性，因為源極被完全消除。
如前所述，與DMOS單元250相連的多晶硅區(qū)210a必須與源極接點216電絕緣以實現(xiàn)正常工作。相反，與虛設(shè)的外圍器件252相連的多晶硅區(qū)210b可以與源極接點216發(fā)生短路。通常，與DMOS單元250相連的各多晶硅區(qū)210a電連接在一起(未示出)，從而使得一組分立器件的性能就象是一個大規(guī)模晶體管。然而，由于在虛設(shè)的外圍器件252內(nèi)源極接點216與多晶硅區(qū)210b短路，所以必須注意確保多晶硅210b不與多晶硅210a發(fā)生電連接。否則，會在DMOS器件的源極與柵極之間發(fā)生短路。這通常是通過將外圍溝道與其它溝道隔離開來實現(xiàn)的。
現(xiàn)在，簡要說明形成圖6所示結(jié)構(gòu)的過程。在初始處理步驟，利用本技術(shù)領(lǐng)域內(nèi)眾所周知的處理步驟，以同樣方式構(gòu)造DMOS單元250和虛設(shè)的外圍器件252。例如，在傳統(tǒng)N+摻雜襯底200上生長N摻雜外延層202。然后，在注入與擴散步驟形成P體區(qū)204。由于在整個襯底上該P體區(qū)均勻，所以不需要掩模。然后，利用氧化物層覆蓋外延層表面，通常暴光此氧化物層并形成圖形氧化物層，以在該氧化物層上留下掩模開口。例如，利用活性離子蝕刻，通過掩模開口干蝕刻各溝道。如圖6所示，對應(yīng)于虛設(shè)的外圍器件252的外圍(右側(cè))溝道通常因為光學邊緣效應(yīng)存在缺陷。然后，在整個結(jié)構(gòu)上沉淀氧化物層206，以便氧化物層206覆蓋溝道壁和P體區(qū)204的表面。接著，在整個表面上形成多晶硅層210，用于填充各溝道。通常對多晶硅層210摻雜氯化磷，或者注入砷或磷以降低其電阻率。
在這方面，在外圍(右側(cè))溝道上噴鍍掩蔽層。然后，對多晶硅層210和氧化物層206進行蝕刻以優(yōu)化多晶硅層210的厚度，并暴光各溝道之間的P體區(qū)部分。接著，利用光學抗蝕劑掩蔽處理以形成具有孔徑的構(gòu)圖掩蔽層，該孔徑確定n+區(qū)212。通常，在注入與擴散過程形成n+區(qū)212。在形成虛設(shè)的外圍器件252過程中，不形成孔徑，并因此不形成N+區(qū)。然后，以傳統(tǒng)方式消除掩蔽層。隨后，通過在該結(jié)構(gòu)上形成并構(gòu)圖BPSG層以確定BPSG區(qū)214，以傳統(tǒng)方式完成DMOS單元。(如上所述，由于虛設(shè)的外圍器件不含有N+源區(qū)，所以不需要BPSG區(qū)。)然后，在整個結(jié)構(gòu)上噴鍍?nèi)鐖D所示的導電層216。
盡管在此對各種實施例進行了具體描述和說明，但是，應(yīng)當理解上述對本發(fā)明所做的各種變換和變更將由上述教導所包括，并且這些變換和變更在所附權(quán)利要求所述范圍內(nèi)，而不會脫離本發(fā)明的精神和范圍。作為特定例子，本發(fā)明方法可以用于形成其各種半導體區(qū)的導電性與在此描述的半導體區(qū)的導電性相反的結(jié)構(gòu)。
權(quán)利要求
1.一種在半導體襯底上提供溝道的方法，該方法包括提供半導體襯底；在所述襯底上提供構(gòu)圖的抗蝕刻層，所述構(gòu)圖層具有多個溝道孔徑，它包括(a)至少一個外圍溝道孔徑和(b)多個內(nèi)部溝道孔徑；在每個外圍溝道孔徑與半導體襯底之間提供至少一層緩沖層；以及執(zhí)行蝕刻處理，其中在所述半導體襯底上的每個內(nèi)部溝道孔徑位置蝕刻內(nèi)部溝道，并且其中通過所述至少一層緩沖層，防止外圍溝道在每個外圍孔徑位置蝕刻進所述半導體襯底。
2.根據(jù)權(quán)利要求1所述的方法，其中所述至少一層緩沖層是氧化物層。
3.根據(jù)權(quán)利要求1所述的方法，其中所述至少一層緩沖層是氮化物層。
4.根據(jù)權(quán)利要求1所述的方法，其中所述半導體襯底是硅襯底。
5.根據(jù)權(quán)利要求1所述的方法，其中所述溝道是在制造溝道DMOS晶體管過程中形成的。
6.根據(jù)權(quán)利要求1所述的方法，其中所述溝道是在制造溝道肖特基勢壘整流管過程中形成的。
7.根據(jù)權(quán)利要求1所述的方法，其中所述溝道是在制造DRAM器件的過程中形成的。
8.根據(jù)權(quán)利要求1所述的方法，該方法進一步包括在每個內(nèi)部溝道孔徑與半導體襯底之間提供至少一層緩沖層，其中在每個外圍溝道孔徑與半導體襯底之間的至少一層緩沖層的總厚度大于在每個內(nèi)部溝道孔徑與半導體襯底之間的至少一層緩沖層的總厚度，并且其中在所述蝕刻過程中，內(nèi)部溝道通過所述至少一層緩沖層蝕刻，并在每個內(nèi)部溝道孔徑位置上進入所述半導體襯底蝕刻。
9.根據(jù)權(quán)利要求8所述的方法，其中在每個內(nèi)部溝道孔徑與半導體襯底之間的至少一層緩沖層包括一單層緩沖層，并且其中在每個外圍溝道孔徑與半導體襯底之間的至少一層緩沖層包括兩層緩沖層。
10.根據(jù)權(quán)利要求8所述的方法，其中從氧化物層和氮化物層中選擇至少一層緩沖層。
11.根據(jù)權(quán)利要求8所述的方法，其中所述半導體襯底是硅襯底。
12.一種改進型半導體襯底，它包括半導體襯底；至少一層緩沖層，提供在至少部分所述襯底上；以及多個溝道，包括(a)多個延伸到所述半導體襯底內(nèi)的內(nèi)部溝道以及(b)至少一個延伸到所述至少一層緩沖層內(nèi)但是不延伸到半導體襯底內(nèi)的淺薄的外圍溝道。
13.根據(jù)權(quán)利要求12所述的改進型半導體襯底，其中在所述半導體襯底上的所述至少一個淺薄的外圍溝道區(qū)域內(nèi)提供至少一層緩沖層，而且在所述半導體襯底上的所述多個內(nèi)部溝道區(qū)域內(nèi)不提供緩沖層。
14.根據(jù)權(quán)利要求12所述的改進型半導體襯底，其中在所述半導體襯底上的所述至少一個淺薄的外圍溝道區(qū)域內(nèi)提供至少一層緩沖層，其中在所述半導體襯底上的所述多個內(nèi)部溝道區(qū)域內(nèi)提供至少一層緩沖層，其中所述多個內(nèi)部溝道區(qū)域內(nèi)的所述至少一層緩沖層比所述至少一個淺薄的外圍溝道區(qū)域內(nèi)的所述至少一層緩沖層薄，其中每個內(nèi)部溝道通過所述多個內(nèi)部溝道區(qū)域內(nèi)的所述至少一層緩沖層延伸并進入所述半導體襯底，以及其中每個淺薄的外圍溝道不通過所述至少一個淺薄的外圍溝道區(qū)域內(nèi)的所述至少一層緩沖層延伸，并且不延伸進所述半導體襯底內(nèi)。
15.根據(jù)權(quán)利要求14所述的改進型半導體襯底，其中所述多個內(nèi)部溝道區(qū)域內(nèi)的所述至少一層緩沖層包括一單層緩沖層，并且其中所述至少一個淺薄的外圍溝道區(qū)域內(nèi)所述至少一層緩沖層包括兩層緩沖層。
16.根據(jù)權(quán)利要求12所述的改進型半導體襯底，其中至少一層緩沖層是氧化物層。
17.根據(jù)權(quán)利要求12所述的改進型半導體襯底，其中至少一層緩沖層是氮化物層。
18.根據(jù)權(quán)利要求12所述的改進型半導體襯底，其中半導體襯底是硅襯底。
19.一種包括權(quán)利要求12所述的改進型襯底的溝道DMOS。
20.一種包括權(quán)利要求12所述的改進型襯底的溝道肖特基勢壘整流管。
21.一種包括權(quán)利要求12所述的改進型襯底的DRAM器件。
22.一種包括至少一個外圍溝道和多個內(nèi)部溝道的溝道DMOS晶體管結(jié)構(gòu)，包括第一導電型襯底；體區(qū)，它位于襯底上，所述體區(qū)具有第二導電型，所述外圍溝道和內(nèi)部溝道通過所述體區(qū)延伸；絕緣層，嵌入在每個外圍溝道與內(nèi)部溝道之間；第一導電電極，覆蓋每個絕緣層；以及第一導電型的源區(qū)，位于與所述每個內(nèi)部溝道相鄰，但是與所述至少一個外圍溝道不相鄰的體區(qū)內(nèi)。
23.根據(jù)權(quán)利要求22所述的溝道DMOS晶體管結(jié)構(gòu)，其中第一導電型是n型導電型，而第二導電型是p型導電型。
24.根據(jù)權(quán)利要求22所述的溝道DMOS晶體管結(jié)構(gòu)，它進一步包括漏電極，它位于與體區(qū)相對的襯底表面上；以及源電極，它位于至少部分源區(qū)上。
25.根據(jù)權(quán)利要求22所述的溝道DMOS晶體管結(jié)構(gòu)，其中所述絕緣層是氧化物層。
26.根據(jù)權(quán)利要求22所述的溝道DMOS晶體管結(jié)構(gòu)，進一步包括在所述內(nèi)部溝道內(nèi)的每個第一導電電極上的絕緣區(qū)。
27.根據(jù)權(quán)利要求22所述的溝道DMOS晶體管結(jié)構(gòu)，其中所述絕緣區(qū)是硼磷硅玻璃結(jié)構(gòu)。
28.根據(jù)權(quán)利要求22所述的溝道DMOS晶體管結(jié)構(gòu)，其中所述導電電極包括多晶硅。
全文摘要
根據(jù)本發(fā)明的第一方面，提供了一種改進型半導體襯底。該改進型半導體襯底包括1)半導體襯底；2)至少一層緩沖層，它設(shè)置在至少部分襯底上；以及3)多個溝道，它包括a)多個內(nèi)部溝道，其延伸到半導體襯底內(nèi)以及b)至少一個淺薄的外圍溝道，延伸到至少一層緩沖層內(nèi)但是不延伸到半導體襯底內(nèi)。根據(jù)本發(fā)明的另一個方面，提供了一種在半導體襯底內(nèi)選擇成型溝道的方法。根據(jù)本發(fā)明的又一個方面，提供了一種包括至少一個外圍溝道和多個內(nèi)部溝道的溝道DMOS晶體管結(jié)構(gòu)。該結(jié)構(gòu)包括1)第一導電型襯底；2)體區(qū)，它位于襯底上，所述體區(qū)具有第二導電型，其中外圍溝道和內(nèi)部溝道通過該體區(qū)延伸；3)絕緣層，嵌入每個外圍溝道與內(nèi)部溝道之間；4)第一導電電極，覆蓋每個絕緣層；以及5)第一導電型的源極區(qū)，位于與每個內(nèi)部溝道相鄰，但是與至少一個外圍溝道不相鄰的體區(qū)內(nèi)。
文檔編號H01L29/423GK1449573SQ01812958
公開日2003年10月15日 申請日期2001年7月17日 優(yōu)先權(quán)日2000年7月17日
發(fā)明者石甫淵, 蘇根政, 崔炎曼 申請人:通用半導體公司