專利名稱：功率mosfet及利用自對準(zhǔn)體注入制作其的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更確切地說，涉及利用溝槽作為柵極(以溝槽作為柵極的)功率MOSFET。
背景技術(shù)：
電子行業(yè)已經(jīng)表現(xiàn)出對具有低接通電阻(RDSon)、大旁路電壓(VDSBR)、低柵極電荷和足夠強(qiáng)度的小型離散功率MOSFET的大量需求。強(qiáng)度限定設(shè)備的安全工作區(qū)域(SOA)和松開電感轉(zhuǎn)換(UIS)。通過最優(yōu)組合以上特性，能夠獲得非常低的開態(tài)功率損耗以及開關(guān)損耗，導(dǎo)致諸如DC-DC轉(zhuǎn)換器之類的系統(tǒng)中高功率轉(zhuǎn)換效率。
為了滿足以上需求，人們開發(fā)出超密度利用溝槽作為柵極功率MOSFET技術(shù)。通過減少元件節(jié)距，即，通過減少功率MOSFET的尺寸，在每平方面積的硅片上制作更多功率MOSFET，實(shí)現(xiàn)比較低的接通電阻。但是通常會(huì)降低設(shè)備強(qiáng)度。為了解決負(fù)面影響，必須設(shè)計(jì)具有縮減元件節(jié)距的設(shè)備，以便在災(zāi)難故障出現(xiàn)前承受更多能量(包括DC和動(dòng)態(tài)耗散功率)。
以下參照圖1-3說明利用溝槽作為柵極功率MOSFET技術(shù)的基本概念。圖1表示常規(guī)利用溝槽作為柵極功率MOSFET 10。柵極12位于溝槽14內(nèi)，在P阱16內(nèi)制作溝槽14。至于制作源/體接觸區(qū)域18，對應(yīng)蝕刻掩模必須對準(zhǔn)溝槽14。源電極22和柵極氧化層24之間的介電層20覆蓋N+源區(qū)域26的平面的一部分。根據(jù)最大柵極-源額定值，確定覆蓋N+源區(qū)域26的介電層20的尺寸。因此，常規(guī)結(jié)構(gòu)的最小元件節(jié)距受源/體接觸掩模非準(zhǔn)直公差和表面介電層20占據(jù)的間隔的限制。
通過使用圖2和圖3所示的溝槽技術(shù)，消除以上限制。在由此生成的設(shè)備結(jié)構(gòu)28中，將柵極12凹下到溝槽14內(nèi)，從而保留對介電層20足夠大的凹槽區(qū)域。根據(jù)最大柵極-源額定值，確定凹槽區(qū)域的深度，其深度確定介電層20的最終厚度。在淀積介電層20后，通過使用硅平面32作為終點(diǎn)進(jìn)行深蝕刻。
與圖1所示的常規(guī)利用溝槽作為柵極功率MOSFET 10相比，設(shè)備28提供更高的通道密度。圖3a和3b分別表示圖2中3a和3b標(biāo)記的不同位置的設(shè)備28的截面圖。為了在不需要源/體接觸蝕刻掩模工序的情況下制作具有超小元件節(jié)距的設(shè)備28，截?cái)郟+源/體接觸區(qū)域18，并且沿N+條周期放置P+源/體接觸區(qū)域18，其中完全去除N+源區(qū)域26。
不幸的是，周期放置P+源/體接觸區(qū)域18將增加設(shè)備28的接通電阻，以及基極電阻和寄生BJT的共基極電流增益。寄生BJT是由N+源區(qū)域26、P阱16和N外延層9組成的。因此，將以非常低的電流打開寄生BJT，導(dǎo)致較差的SOA和較低的UIS能力。

發(fā)明內(nèi)容
考慮到上述背景，本發(fā)明的目的在于提供一種具有較低接通電阻的利用溝槽作為柵極功率MOSFET，以及制作此類MOSFET的方法。
本發(fā)明的另一目的在于，在不降低設(shè)備強(qiáng)度的情況下提供利用溝槽作為柵極功率MOSFET。
利用制作功率MOSFET的方法，提供根據(jù)本發(fā)明之上述和其他優(yōu)點(diǎn)、特征和目的，該方法包括在半導(dǎo)體層制作一個(gè)溝槽，制作用于排列溝槽的柵極絕緣層，在溝槽的下部制作一個(gè)柵極導(dǎo)電層，以及制作用于填充溝槽上部的絕緣層。
該方法最好還包括去除絕緣層側(cè)面附近的半導(dǎo)體層部分，從而其上部從半導(dǎo)體層向外延伸。最好在向外延伸的絕緣層上部之側(cè)面附近制作隔層，并且最好使用隔層作為限定源/體接觸區(qū)域的自對準(zhǔn)掩模。
在不降低設(shè)備強(qiáng)度的情況下，利用較低的接通電阻，制作由此合成的利用溝槽作為柵極功率MOSFET。由于每個(gè)MOSFET均具有一個(gè)源/體接觸區(qū)域，所以能夠降低接通電阻。源/體接觸區(qū)域提供MOSFET之源和體區(qū)域之間的有效短路。因此，能夠增加設(shè)備強(qiáng)度。
另外，通過把絕緣層完全做在溝槽內(nèi)來降低功率MOSFET的元件節(jié)距，所以能夠降低接通電阻。換句話說，絕緣層不在源區(qū)域的表面上，從而能夠?qū)⒃磪^(qū)域和源電極之間的接觸區(qū)域減到最小程度。
降低功率MOSFET之接通電阻和元件節(jié)距的另一個(gè)因素是使用隔層作為自對準(zhǔn)掩模的結(jié)果，其中自對準(zhǔn)掩模用于將攙雜物注入體區(qū)域，以便限定源/體接觸區(qū)域。由于隔層利用向外延伸的絕緣層進(jìn)行自對準(zhǔn)，所以能夠避免源/體接觸掩模的非準(zhǔn)直公差。
本發(fā)明的另一種實(shí)施方式使用隔層作為自對準(zhǔn)掩模，以便在限定源/體接觸區(qū)域前，去除未被隔層覆蓋的半導(dǎo)體層的一部分。通過去除一部分半導(dǎo)體層，只需較低能級注入制作源/體接觸區(qū)域的攙雜物。
另外，由于去除了一部分半導(dǎo)體層，所以可以在半導(dǎo)體層內(nèi)的更深位置制作源/體接觸區(qū)域。這能降低基極電阻以及寄生BJT的共基極電流增益，從而提高設(shè)備強(qiáng)度，即，增加安全工作范圍(SOA)和功率MOSFET的松開電感轉(zhuǎn)換(UIS)。
半導(dǎo)體層的去除部分的厚度小于等于1微米。柵極導(dǎo)電層凹下在溝槽內(nèi)，距其開口約0.2至0.8微米。例如，制作的功率MOSFET的元件節(jié)距約為0.5微米。利用溝槽作為柵極功率MOSFET或者為n通道或者為p通道功率MOSFET。
本發(fā)明的另一方面在于一種MOSFET，包括其內(nèi)具有溝槽的半導(dǎo)體層，排列溝槽的柵極絕緣層以及位于溝槽下部的柵極導(dǎo)電層。MOSFET最好還包括位于溝槽上部并從半導(dǎo)體層向外延伸的絕緣層。源區(qū)域最好與向外延伸的絕緣層相鄰，而源/體接觸區(qū)域最好從側(cè)面與柵極導(dǎo)電層隔開。
功率MOSFET的另一種實(shí)施方式與源區(qū)域有關(guān)，其中源區(qū)域的一部分包括位于源/體接觸區(qū)域之上的凹槽。在另一種實(shí)施方式中，源區(qū)域包括用于暴露體區(qū)域的一個(gè)開口，從而源電極與源/體接觸區(qū)域之間相連。


圖1表示根據(jù)現(xiàn)有技術(shù)的常規(guī)利用溝槽作為柵極功率MOSFET。
圖2表示利用根據(jù)現(xiàn)有技術(shù)之溝槽技術(shù)制作的利用溝槽作為柵極功率MOSFET的上平面視圖。
圖3a和3b表示分別沿線段3a和3b拍攝的圖2所示的利用溝槽作為柵極功率MOSFET的截面圖。
圖4是一個(gè)流程圖，表示根據(jù)本發(fā)明制作利用溝槽作為柵極功率MOSFET的方法。
圖5-13為表示根據(jù)本發(fā)明之工序的利用溝槽作為柵極功率MOSFET的一部分的截面圖。
圖14-15為相鄰利用溝槽作為柵極功率MOSFET的之一部分的截面圖，表示基于根據(jù)本發(fā)明之源/體接觸區(qū)域之深度的雪崩擊穿電流的通路。
具體實(shí)施例方式
以下參照表示本發(fā)明之最佳實(shí)施方式的附圖，更徹底地說明本發(fā)明。然而，可以采用多種不同方式實(shí)現(xiàn)本發(fā)明，并且本發(fā)明并不限于本文闡述的實(shí)施方式。提供各種實(shí)施方式的目的是使得本公開既詳盡又完整，并向熟練技術(shù)人員完整表達(dá)本發(fā)明的范圍。相同參考號數(shù)指相同元件。為了更加清晰，可以放大附圖中各層以及各區(qū)域的尺寸。
現(xiàn)在參照圖4，該圖表示用于制造根據(jù)本發(fā)明之利用溝槽作為柵極功率MOSFET的方法。開始時(shí)(塊40)，在塊42中，在半導(dǎo)體層上形成一個(gè)溝槽，在塊44中，形成一個(gè)柵極絕緣層，以排列溝槽。在塊46中，在溝槽的下部形成一個(gè)柵極導(dǎo)電層。在塊48中，形成一個(gè)絕緣層，以填充溝槽的上部。
該方法還包括在塊50中，去除絕緣層側(cè)面附近的半導(dǎo)體層部分，從而其上部從半導(dǎo)體層開始向外延伸。在塊52中，在向外延伸的絕緣層上部的側(cè)面附近，形成隔層，并且在塊54中，利用隔層作為限定源/體接觸區(qū)域的自對準(zhǔn)掩模。
根據(jù)本發(fā)明之方法能夠提供高密度功率MOSFET，其中源/體接觸區(qū)域是采用使用隔層的自對準(zhǔn)方式形成的。由于隔層與向外延伸的絕緣層是自對準(zhǔn)的，所以功率MOSFET的最小元件節(jié)距不受源/體接觸掩模非準(zhǔn)直公差的限制。
另外，由于各MOSFET均具有源/體接觸區(qū)域，所以能夠降低接通電阻。這有助于降低基極電阻和寄生BJT的共基極電流增益。將以較高電流接通寄生BJT，導(dǎo)致經(jīng)過改良的SOA和更高的UIS能力。
另外，通過把絕緣層完全做在溝槽內(nèi)來降低功率MOSFET的元件節(jié)距，所以能夠降低接通電阻。換句話說，絕緣層不在源區(qū)域的表面上，從而能夠?qū)⒃磪^(qū)域和源電極之間的接觸區(qū)域減到最小程度。
以下參照圖5-13說明用于制造根據(jù)本發(fā)明之利用溝槽作為柵極功率MOSFET的工序。正如熟練技術(shù)人員能夠理解的那樣，盡管在附圖中舉例說明n通道MOSFET 70，但是該工序同樣適用于制造p通道功率MOSFET。
在半導(dǎo)體基底8上制造n型外延層9。半導(dǎo)體基底8也是n型，并且最好為硅。正如熟練技術(shù)人員理解的那樣，外延層承受功率MOSFET 70之漏極到源的擊穿電壓。
焊盤氧化層72被生長在外延層9上，然后是p型摻雜物注入，以構(gòu)成功率MOSFET 70的p阱或體區(qū)域16。例如，利用1E13/cm2至5E14/cm2范圍內(nèi)的劑量，以及40至200keV范圍內(nèi)的能級，注入p型摻雜物，如硼。
在焊盤氧化層72的表面上制作掩模74，以限定溝槽14。例如，掩模74可以為低溫氧化層。正如圖5所示，對體區(qū)域16和外延層9進(jìn)行蝕刻，以形成溝槽14。然后去掉掩模74。
柵極絕緣層24被生長在溝槽14的側(cè)壁和底面上，以及體區(qū)域16的表面上。柵極絕緣層24的厚度在10至100nm的范圍內(nèi)。正如圖6所示，在溝槽14內(nèi)部和柵極絕緣層24的表面上，淀積諸如多晶硅之類的導(dǎo)電材料25。
現(xiàn)在參照圖7，去掉p阱16表面的多晶硅25，并在溝槽14內(nèi)進(jìn)行深蝕刻，以便在功率MOSFET 70之溝槽14的下部限定凹下柵極12。凹下在溝槽14內(nèi)的柵極12的深度在距離溝槽開口0.2至0.8微米的范圍內(nèi)。
在柵極絕緣層24的表面和柵極12的表面上，淀積絕緣層76。絕緣層76用于隔離柵極12。正如圖8所示，去掉表面絕緣層76，并且平整體區(qū)域16的上表面以及溝槽14內(nèi)的介電層20的上表面。
在平整體區(qū)域16的上表面以及溝槽14內(nèi)的介電層20的上表面之后，將n型攙雜物注入到絕緣層附近的體區(qū)域16中，以限定功率MOSFET 70的源區(qū)域26。例如，利用2E15/cm2至2E16/cm2范圍內(nèi)的劑量，以及40至200keV范圍內(nèi)的能級，注入諸如砷或磷之類的n型摻雜物。然后在900至1,100℃的溫度范圍內(nèi)進(jìn)行退火。
正如圖9所示，去掉絕緣層側(cè)面附近的表面部分，從而介電層20的一部分向外延伸。被去掉的表面部分的厚度在0.1至1微米的范圍內(nèi)。正如下面詳細(xì)說明的那樣，向外延伸的介電層20能夠制作自對準(zhǔn)隔層。
由于在蝕刻表面層時(shí)能夠減少源區(qū)域26的攙雜物濃度，所以可以執(zhí)行另一個(gè)源注入，以增強(qiáng)源區(qū)域的摻雜濃度?？梢岳蒙厦嬗懻摰南嗤瑒┝亢湍芗?，實(shí)現(xiàn)這種增強(qiáng)。作為所公開工序的一種選擇，也可以在去掉絕緣層側(cè)面附近的表面部分后，注入限定源區(qū)域26的n型攙雜物，以限定向外延伸的介電層20。此時(shí)，限定源區(qū)域26只需要進(jìn)行一次注入。
然后在介電層20和源區(qū)域26上進(jìn)行氮化物淀積。正如圖10所示，蝕刻氮化物淀積，以制作隔層80。
通過使用隔層80作為自對準(zhǔn)掩模，將p型攙雜物注入到體區(qū)域16中，以限定源/體接觸區(qū)域82。以高能級注入諸如硼之類的攙雜物，以穿透源區(qū)域26。例如，利用2E15/cm2至2E16/cm2范圍內(nèi)的劑量，以及120至400keV范圍內(nèi)的能級，注入硼。然后在900至1100℃的溫度范圍內(nèi)進(jìn)行退火。
去掉隔層80，然后在源區(qū)域26上制作源電極84。該方法還包括在源電極84和源/體接觸區(qū)域82之間形成至少一個(gè)導(dǎo)電通路86。漏極在基底8的下面。
源/體接觸區(qū)域82在體區(qū)域16和源區(qū)域26之間保持連續(xù)接觸。換句話說，每個(gè)功率MOSFET均包括一個(gè)源/體接觸區(qū)域82。這有助于降低功率MOSFET 70的接通電阻。也有助于降低基極電阻以及寄生BJT的共基極電流增益。以較高電流接通寄生BJT，導(dǎo)致經(jīng)過改良的SOA以及更高的UIS能力。
另外，通過把介電層20完全做在溝槽14內(nèi)，來降低功率MOSFET70的元件節(jié)距，所以能夠降低接通電阻。換句話說，介電層20不在源區(qū)域26的表面上，從而能夠?qū)⒃磪^(qū)域和源電極84之間的接觸區(qū)域減到最小程度。因此，體區(qū)域16、柵極12、源區(qū)域26和源/體接觸區(qū)域82限定了約為0.5微米的元件節(jié)距。
假如使用隔層80作為去除未被該隔層覆蓋的源區(qū)域26之一部分的自對準(zhǔn)掩模，則可以使用低能級而不是高能級來注入限定源/體接觸區(qū)域82的攙雜物。正如圖12說明的那樣，已經(jīng)去除了未被隔層80覆蓋的源區(qū)域26的一部分。利用參考號數(shù)70′表示該功率MOSFET 70。
去除源區(qū)域26之一部分的優(yōu)點(diǎn)在于，能夠利用低能級限定源/體接觸區(qū)域82。例如，利用2E15/cm2至2E16/cm2范圍內(nèi)的劑量，以及40至120keV范圍內(nèi)的能級，注入諸如硼之類的p型攙雜物。正如上面說明的那樣，在900至1，100℃的溫度范圍內(nèi)進(jìn)行退火。在圖12中，利用參考號數(shù)70′表示該功率MOSFET。
作為另一種實(shí)施方式，完全去除未被隔層80覆蓋的源區(qū)域26的所有部分。在利用低能級限定源/體接觸區(qū)域82之后，源電極84與接觸區(qū)域直接相連。在圖13中，利用參考號數(shù)70″表示該功率MOSFET。
去除未被隔層80覆蓋的源區(qū)域26的所有部分，以及體區(qū)域16下面之部分區(qū)域的優(yōu)點(diǎn)在于，可以在體區(qū)域16內(nèi)的更深位置制作源/體接觸區(qū)域82。從而能夠降低寄生BJT的共基極電流增益，這有助于提高設(shè)備強(qiáng)度，即，增加安全工作范圍(SOA)并提高功率MOSFET的未鉗位電感切換(UIS)。
正如圖14和15所示，源/體接觸區(qū)域82的深度還影響雪崩擊穿電流的通道。例如，正如圖14所示，當(dāng)利用隔層80蝕刻源區(qū)域26，從而進(jìn)入深度為0.5微米的體區(qū)域16時(shí)，模擬雪崩擊穿電流90在到達(dá)源/體接觸區(qū)域82之前，流動(dòng)到溝槽14的下部。這相當(dāng)于39.67V的旁路電壓(VDSBR)。
然而，正如圖15所示，通過將蝕刻深度提高到0.8微米，模擬雪崩擊穿電流90具有較短的流動(dòng)通道，由于該電流不會(huì)流動(dòng)到溝槽14的下部。這相當(dāng)于36.75V的旁路電壓(VDSBR)。因此，圖15所示的利用溝槽作為柵極功率MOSFET設(shè)備比圖14所示的設(shè)備更堅(jiān)固。
本發(fā)明的另一方面在于按照以上公開的工序結(jié)果制作的功率MOSFET 70。功率MOSFET 70包括其內(nèi)具有溝槽14的半導(dǎo)體層8、9，襯在溝槽上的柵極絕緣層24，以及溝槽下部的柵極導(dǎo)電層12。
介電層20位于溝槽14的上部，并且從半導(dǎo)體層8、9向外延伸。源區(qū)域26與向外延伸的介電層20相鄰，并且源/體接觸區(qū)域82從側(cè)面與柵極導(dǎo)電層12隔離。
正如圖12表示的那樣，功率MOSFET 70′的另一種實(shí)施方式與源區(qū)域26有關(guān)，其中源區(qū)域的一部分包括位于源/體接觸區(qū)域上面的一個(gè)凹槽。正如圖13表示的那樣，在功率MOSFET 70″的另一種實(shí)施方式中，源區(qū)域26包括用于暴露體區(qū)域16的一個(gè)開口，從而源電極84與源/體接觸區(qū)域82直接相連。
根據(jù)上述說明以及關(guān)聯(lián)附圖中展示的教導(dǎo)，本領(lǐng)域的技術(shù)人員可以對本發(fā)明做出許多修改和其他實(shí)施方式。因此，可以理解，本發(fā)明并不限于所公開的特定實(shí)施方式，并且所附的權(quán)利要求書也包括上述修改和其他實(shí)施方式。
權(quán)利要求
1.一種形成MOSFET的方法，包括在半導(dǎo)體層上形成一個(gè)溝槽；形成襯在該溝槽上的柵極介電層；在溝槽的下部形成一個(gè)柵極導(dǎo)電層；形成用于填充溝槽的上部的一個(gè)介電層；去除與介電層橫向相鄰的半導(dǎo)體層部分，從而使其上部從半導(dǎo)體層向外延伸；形成與向外延伸的介電層上部橫向相鄰的隔層；以及使用該隔層作為限定源/體接觸區(qū)域的自對準(zhǔn)掩模。
2.根據(jù)權(quán)利要求1的方法，其中使用隔層作為自對準(zhǔn)掩模包括注入用于限定源/體接觸區(qū)域的攙雜物。
3.根據(jù)權(quán)利要求1的方法，其中使用隔層作為自對準(zhǔn)掩模包括蝕刻未被隔層覆蓋的半導(dǎo)體層。
4.根據(jù)權(quán)利要求3的方法，其中蝕刻被進(jìn)行到與半導(dǎo)體層之表面的距離小于或等于1微米的深度。
5.根據(jù)權(quán)利要求1的方法，還包括在形成隔層前，在與向外延伸的介電層相鄰的半導(dǎo)體層中形成源區(qū)域。
6.根據(jù)權(quán)利要求1的方法，還包括在源區(qū)域和介電層上形成源電極。
7.根據(jù)權(quán)利要求6的方法，還包括在源電極和源/體接觸區(qū)域之間形成至少一條導(dǎo)電通路。
8.根據(jù)權(quán)利要求5的方法，還包括在源區(qū)域、介電層和源/體接觸區(qū)域上形成一個(gè)源電極。
9.根據(jù)權(quán)利要求1的方法，還包括去除隔層。
10.根據(jù)權(quán)利要求1的方法，其中去除半導(dǎo)體層的部分的處理被進(jìn)行到與其表面的距離小于等于1微米的深度。
11.根據(jù)權(quán)利要求1的方法，其中將柵極導(dǎo)電層置于溝槽內(nèi)距其開口的約為0.2至0.8微米的范圍內(nèi)。
12.根據(jù)權(quán)利要求1的方法，還包括在溝槽附近的半導(dǎo)體層中形成一個(gè)體。
13.一種用于形成MOSFET的方法，該方法包括在半導(dǎo)體層上形成一個(gè)溝槽；形成襯在溝槽上的柵極介電層；在溝槽的下部形成一個(gè)柵極導(dǎo)電層；形成用于填充溝槽上部的介電層；去除與介電層橫向相鄰的半導(dǎo)體層部分，從而使其上部從半導(dǎo)體層向外延伸；形成與介電層的該向外延伸的上部橫向地相鄰的隔層；使用隔層作為自對準(zhǔn)掩模，蝕刻未被隔層覆蓋的半導(dǎo)體層；以及使用隔層作為自對準(zhǔn)掩模，注入用于限定源/體接觸區(qū)域的攙雜物。
14.根據(jù)權(quán)利要求13的方法，其中蝕刻被進(jìn)行到與半導(dǎo)體層之表面的距離小于等于1微米的深度。
15.根據(jù)權(quán)利要求13的方法，還包括在形成隔層前，在與向外延伸的介電層相鄰的半導(dǎo)體層中形成源區(qū)域。
16.根據(jù)權(quán)利要求15的方法，還包括在源區(qū)域和介電層上形成源電極。
17.根據(jù)權(quán)利要求16的方法，還包括在源電極和源/體接觸區(qū)域之間形成至少一條導(dǎo)電通路。
18.根據(jù)權(quán)利要求15的方法，還包括在源區(qū)域、介電層和源/體接觸區(qū)域上形成一個(gè)源電極。
19.根據(jù)權(quán)利要求13的方法，還包括去除隔層。
20.根據(jù)權(quán)利要求13的方法，其中去除半導(dǎo)體層的部分的處理被進(jìn)行到與其表面的距離小于等于1微米的深度。
21.根據(jù)權(quán)利要求13的方法，其中柵極導(dǎo)電層被置于溝槽內(nèi)與其開口的距離約為0.2至0.8微米的范圍內(nèi)。
22.根據(jù)權(quán)利要求13的方法，還包括在溝槽附近的半導(dǎo)體層中形成一個(gè)體區(qū)域。
23.一種MOSFET，包括其中具有溝槽的半導(dǎo)體層；襯在列溝槽上的柵極介電層；位于溝槽下部的柵極導(dǎo)電層；位于溝槽上部并從所述半導(dǎo)體層向外延伸的介電層；與向外延伸的介電層相鄰的源區(qū)域；以及沿橫向與所述柵極導(dǎo)電層隔開的源/體接觸區(qū)域。
24.根據(jù)權(quán)利要求23的MOSFET，還包括位于所述源區(qū)域和所述介電層上的源電極。
25.根據(jù)權(quán)利要求24的MOSFET，還包括在所述源電極和所述源/體接觸區(qū)域之間的至少一條導(dǎo)電通道。
26.根據(jù)權(quán)利要求23的MOSFET，其中所述源區(qū)域的一部分包括所述源/體接觸區(qū)域上的一個(gè)凹下部分。
27.根據(jù)權(quán)利要求23的MOSFET，其中所述源區(qū)域的一部分包括用于暴露所述源/體接觸區(qū)域的一個(gè)開口；并且還包括位于所述源區(qū)域、所述介電層和所述源/體接觸區(qū)域上的一個(gè)源電極。
28.根據(jù)權(quán)利要求23的MOSFET，其中所述向外延伸的介電層從所述源區(qū)域延伸小于等于1微米的距離。
29.根據(jù)權(quán)利要求23的MOSFET，其中在柵極被置于溝槽內(nèi)與其開口的距離約為0.2至0.8微米的范圍內(nèi)。
30.根據(jù)權(quán)利要求23的MOSFET，其中所述源/體接觸區(qū)域被置于所述源區(qū)域附近的所述半導(dǎo)體層中。
31.根據(jù)權(quán)利要求30的MOSFET，其中凹槽的一個(gè)上表面與半導(dǎo)體層之上表面的距離小于等于1微米。
全文摘要
一種制造功率MOSFET的方法，該方法包括在半導(dǎo)體層內(nèi)制作一個(gè)溝槽，制作用于排列溝槽的柵極絕緣層，在溝槽的下部制作一個(gè)柵極導(dǎo)電層，然后制作用于填充溝槽之上部的絕緣層。去除絕緣層側(cè)面附近的半導(dǎo)體層部分，從而其上部從半導(dǎo)體層向外延伸。在向外延伸的絕緣層上部的側(cè)面附近制作隔層，使用隔層作為用于限定源/體接觸區(qū)域的自對準(zhǔn)掩模。
文檔編號H01L29/10GK1447982SQ01814377
公開日2003年10月8日 申請日期2001年7月18日 優(yōu)先權(quán)日2000年7月20日
發(fā)明者曾軍 申請人:快捷半導(dǎo)體有限公司