專(zhuān)利名稱：半導(dǎo)體集成電路器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件以及制造半導(dǎo)體集成電路器件的技術(shù)，并且特別涉及應(yīng)用于具有SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)的半導(dǎo)體集成電路器件的技術(shù)。
背景技術(shù)：
SRAM已經(jīng)被用作為個(gè)人計(jì)算機(jī)和工作站的高速緩沖存儲(chǔ)器。
SRAM包括一個(gè)用于存儲(chǔ)1比特信息的觸發(fā)器電路和兩個(gè)信息傳輸MISFET(金屬絕緣半導(dǎo)體場(chǎng)效應(yīng)晶體管)。例如，觸發(fā)器電路包括一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET。
在此類(lèi)存儲(chǔ)器的每個(gè)存儲(chǔ)單元中，其問(wèn)題是由α射線引起的軟錯(cuò)誤。由α射線引起的軟錯(cuò)誤是指以下現(xiàn)象外部宇宙輻射中的α射線，或LSI之封裝材料中的放射性原子發(fā)射的α射線，進(jìn)入存儲(chǔ)單元，從而損壞存儲(chǔ)單元中存儲(chǔ)的信息或造成信息訛誤。
為了對(duì)付此類(lèi)α射線，人們提出以下方法，即，增加存儲(chǔ)單元中信息存儲(chǔ)單元(相當(dāng)于觸發(fā)器電路的輸入/輸出部分)的電容，以增加信息存儲(chǔ)單元的電容量。
例如，未經(jīng)審查的專(zhuān)利公開(kāi)No.Hei 11(1999)-17027說(shuō)明了利用與FET Qp′和Qnd′之漏極區(qū)域相連的多晶硅10，以及與FET Qp和Qnd之漏極區(qū)域相連的多晶硅11，形成電容器或電容，以改進(jìn)軟錯(cuò)誤之電阻的技術(shù)。
另外，未經(jīng)審查的專(zhuān)利公開(kāi)No.Hei 10(1998)-163440，公開(kāi)了一種為增加各存儲(chǔ)單元之存儲(chǔ)節(jié)點(diǎn)的容量而利用局部布線L1和L2以及二者之間的絕緣薄膜構(gòu)造電容器C，以防止減少基于α射線的軟錯(cuò)誤的電阻的技術(shù)，其中在局部布線L1和L2，交叉連接用于存儲(chǔ)信息的觸發(fā)器電路的輸入/輸出端。
然而，由于各存儲(chǔ)單元之高度集成性而造成的存儲(chǔ)單元之尺寸的縮小，使得能夠形成電容的區(qū)域也隨之減少。因此，增加存儲(chǔ)單元之容量是有限度的。
另一方面，電容的目標(biāo)值可以隨特定目的之產(chǎn)品而增加。圖48表示供電電壓(Vcc)為1.2V的產(chǎn)品和供電電壓(Vcc)為1.5V的產(chǎn)品的α射線的入射能(MeV)，與噪聲電荷(C)量之間的關(guān)系。正如圖48所示，當(dāng)將α射線應(yīng)用于信息存儲(chǔ)單元時(shí)，信息存儲(chǔ)單元中存儲(chǔ)電荷(噪聲)。在1.2V產(chǎn)品的情況中，電荷的最大值導(dǎo)致6.2fC。由于該產(chǎn)品的臨界電荷量為4.3fF，因此每個(gè)節(jié)點(diǎn)均需要增加能夠存儲(chǔ)1.9(＝6.2-4.3)fC之電荷量的電容器或電容。在1.5V產(chǎn)品的情況中，由于電荷的最大值為6.1fF，而臨界電荷量為3.4fC，所以每個(gè)節(jié)點(diǎn)必須增加能夠存儲(chǔ)2.7(＝6.1-3.4)fC之電荷量的電容器或電容。附帶地，臨界電荷量表示使信息存儲(chǔ)單元中存儲(chǔ)的信息(1或0)反相的電荷量。
盡管由于各存儲(chǔ)單元之尺寸減少而使得形成電容的區(qū)域越來(lái)越小，但需要的電容正變得越來(lái)越大。
本發(fā)明的目的在于提供一種半導(dǎo)體集成電路器件，即，一種能夠確保SRAM之各存儲(chǔ)單元之信息存儲(chǔ)單元的電容，以減少由α射線引起的軟錯(cuò)誤的技術(shù)。
本發(fā)明的另一目的在于提供一種半導(dǎo)體集成電路器件，即，能夠減少SRAM之各存儲(chǔ)單元中生成的軟錯(cuò)誤的半導(dǎo)體集成電路器件。
通過(guò)參照附圖閱讀本發(fā)明的詳細(xì)說(shuō)明，本發(fā)明的上述目的和全新功能將更加顯而易見(jiàn)。

發(fā)明內(nèi)容
以下簡(jiǎn)單敘述本申請(qǐng)公開(kāi)的本發(fā)明之典型發(fā)明的概要。
(1)本發(fā)明的半導(dǎo)體集成電路器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的導(dǎo)電層，在從柵極延伸到漏極的連接孔內(nèi)形成的導(dǎo)電層，并具有從夾層絕緣薄膜之表面突出的突出部分；沿導(dǎo)電層之上部和突出部分之側(cè)壁形成的電容絕緣薄膜；以及在電容絕緣薄膜上形成的上電極。根據(jù)上述裝置，由于可以形成由導(dǎo)電層、電容絕緣薄膜和上電極構(gòu)成的電容器或電容，所以能夠減少由α射線引起的軟錯(cuò)誤。由于可以在導(dǎo)電層的突出部分的各側(cè)壁上形成電容，所以可以增加容量。
(2)本發(fā)明的半導(dǎo)體集成電路器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的導(dǎo)電層，其在從柵極延伸到漏極的連接孔內(nèi)形成；在導(dǎo)電層上形成的下電極；在下電極上形成的電容絕緣薄膜；以及在電容絕緣薄膜上形成的上電極。根據(jù)上述裝置，由于可以形成由下電極、電容絕緣薄膜和上電極構(gòu)成的電容器或電容，所以能夠減少由α射線引起的軟錯(cuò)誤。如果形成下電極的區(qū)域比形成導(dǎo)電層的區(qū)域更大，則能夠增加容量。
(3)本發(fā)明的半導(dǎo)體集成電路器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的導(dǎo)電層，其在從柵極延伸到漏極的連接孔內(nèi)形成，并具有從夾層絕緣薄膜之表面突出的突出部分；沿導(dǎo)電層之上部和突出部分之側(cè)壁形成的下電極；在下電極上形成的電容絕緣薄膜；以及在電容絕緣薄膜上形成的上電極。根據(jù)上述裝置，由于可以形成由下電極、電容絕緣薄膜和上電極構(gòu)成的與導(dǎo)電層相連的電容器或電容，所以能夠減少由α射線引起的軟錯(cuò)誤。如果形成下電極的區(qū)域比形成導(dǎo)電層的區(qū)域更大，則能夠增加容量。另外，由于可以在沿導(dǎo)電層的突出部分之側(cè)壁上形成的下電極上形成電容，所以可以增加容量。
(4)本發(fā)明的半導(dǎo)體集成電路器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的導(dǎo)電層，其在從柵極延伸到漏極的連接孔內(nèi)形成，并具有在其表面形成的凹面部分；在包括凹面部分內(nèi)部在內(nèi)的導(dǎo)電層上形成的電容絕緣薄膜；以及在電容絕緣薄膜上形成的上電極。根據(jù)上述裝置，由于可以形成由導(dǎo)電層、電容絕緣薄膜和上電極構(gòu)成的電容器，所以能夠減少由α射線引起的軟錯(cuò)誤。由于可以在導(dǎo)電層的凹面部分上形成電容，所以可以增加容量。
(5)一種根據(jù)本發(fā)明的半導(dǎo)體集成電路器件的制造方法，所述器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從每個(gè)n溝道型MISFET之柵極延伸到其漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在連接孔內(nèi)的導(dǎo)電層；進(jìn)一步蝕刻露出的夾層絕緣薄膜的表面，以露出導(dǎo)電層的側(cè)壁的上部；沿導(dǎo)電層的上部和露出的側(cè)壁，形成電容絕緣薄膜；以及在電容絕緣薄膜上形成上電極。根據(jù)上述裝置，由于可以形成由導(dǎo)電層、電容絕緣薄膜和上電極構(gòu)成的電容，所以能夠形成可以減少軟錯(cuò)誤的半導(dǎo)體集成電路器件。由于進(jìn)一步蝕刻夾層絕緣薄膜的表面以露出導(dǎo)電層側(cè)壁的上部，所以可以增加容量。
(6)一種根據(jù)本發(fā)明的半導(dǎo)體集成電路器件的制造方法，所述器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從一對(duì)n溝道型MISFET之一個(gè)MISFET的柵極延伸到另一個(gè)MISFET的漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；在導(dǎo)電薄膜上形成下電極；在下電極上形成電容絕緣薄膜；以及在電容絕緣薄膜上形成上電極。根據(jù)上述裝置，由于可以形成由下電極、電容絕緣薄膜和上電極構(gòu)成的電容，所以能夠形成可以減少軟錯(cuò)誤的半導(dǎo)體集成電路器件。如果形成下電極的區(qū)域比形成導(dǎo)電層的區(qū)域更大，則能夠增加容量。
(7)一種根據(jù)本發(fā)明的半導(dǎo)體集成電路器件的制造方法，所述器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從一對(duì)n溝道型MISFET之一個(gè)MISFET的柵極延伸到其另一個(gè)MISFET之漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在連接孔內(nèi)的導(dǎo)電層；進(jìn)一步蝕刻露出的夾層絕緣薄膜的表面，以露出導(dǎo)電層的側(cè)壁的上部；沿導(dǎo)電層的上部和露出的側(cè)壁，形成下電極；在下電極上形成電容絕緣薄膜；以及在電容絕緣薄膜上形成上電極。根據(jù)上述裝置，由于可以形成由下電極、電容絕緣薄膜和上電極構(gòu)成的電容器或電容，所以能夠形成可以減少軟錯(cuò)誤的半導(dǎo)體集成電路器件。如果形成下電極的區(qū)域比形成導(dǎo)電層的區(qū)域更大，則能夠增加容量。由于可以在沿導(dǎo)電層之暴露側(cè)壁上形成的下電極上形成電容，所以可以增加容量。
(8)一種根據(jù)本發(fā)明的半導(dǎo)體集成電路器件的制造方法，所述器件具有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從每個(gè)n溝道型MISFET之柵極延伸到其漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜，導(dǎo)電薄膜的厚度小于連接孔的半徑；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在連接孔內(nèi)的導(dǎo)電層，并在其上部形成凹面部分；在導(dǎo)電層上形成電容絕緣薄膜；以及在電容絕緣薄膜上形成上電極。根據(jù)上述裝置，由于可以形成由導(dǎo)電層、電容絕緣薄膜和上電極構(gòu)成的電容器或電容，所以能夠形成可以減少軟錯(cuò)誤的半導(dǎo)體集成電路器件。由于可以在導(dǎo)電層的凹面部分上制造電容，所以可以增加容量。


圖1是一個(gè)等效電路圖，說(shuō)明用于表示本發(fā)明之第一實(shí)施方式的SRAM的存儲(chǔ)單元；圖2是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖3是襯底的部分平面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖4是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖5是襯底的部分平面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖6是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖7是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖8是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖9是襯底的部分平面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖10是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖11是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖12是襯底的部分平面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖13是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖14是襯底的部分平面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖15是襯底的部分截面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖16是襯底的部分平面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖17是襯底的部分平面圖，說(shuō)明本發(fā)明之第一實(shí)施方式的SRAM的制造方法；圖18用于說(shuō)明本發(fā)明的效果。
圖19是襯底的部分截面圖，說(shuō)明本發(fā)明之第二實(shí)施方式的SRAM的制造方法；圖20是襯底的部分平面圖，說(shuō)明本發(fā)明之第二實(shí)施方式的SRAM的制造方法；圖21是襯底的部分截面圖，說(shuō)明本發(fā)明之第二實(shí)施方式的SRAM的制造方法；圖22是襯底的部分平面圖，說(shuō)明本發(fā)明之第二實(shí)施方式的SRAM的制造方法；圖23是襯底的部分截面圖，說(shuō)明本發(fā)明之第三實(shí)施方式的SRAM的制造方法；圖24是襯底的部分截面圖，說(shuō)明本發(fā)明之第三實(shí)施方式的SRAM的制造方法；圖25是襯底的部分截面圖，說(shuō)明本發(fā)明之第四實(shí)施方式的SRAM的制造方法；圖26是襯底的部分截面圖，說(shuō)明本發(fā)明之第四實(shí)施方式的SRAM的制造方法；圖27是襯底的部分截面圖，說(shuō)明本發(fā)明之第五實(shí)施方式的SRAM的制造方法；圖28是襯底的部分截面圖，說(shuō)明本發(fā)明之第五實(shí)施方式的SRAM的制造方法；圖29是襯底的部分平面圖，說(shuō)明本發(fā)明之第五實(shí)施方式的SRAM的制造方法；圖30是襯底的部分截面圖，說(shuō)明本發(fā)明之第五實(shí)施方式的SRAM的制造方法；圖31是襯底的部分平面圖，說(shuō)明本發(fā)明之第五實(shí)施方式的SRAM的制造方法；圖32是襯底的部分截面圖，說(shuō)明本發(fā)明之第五實(shí)施方式的SRAM的制造方法；圖33表示用于說(shuō)明本發(fā)明之第六實(shí)施方式的SRAM之存儲(chǔ)單元的布局；圖34描述用于說(shuō)明本發(fā)明之第六實(shí)施方式的SRAM之存儲(chǔ)單元陣列的布局；圖35是襯底的部分平面圖，說(shuō)明本發(fā)明之第六實(shí)施方式的SRAM的制造方法；圖36是襯底的部分截面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖37是襯底的部分截面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖38是襯底的部分平面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖39是襯底的部分截面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖40是襯底的部分平面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖41是襯底的部分截面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖42是襯底的部分平面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖43是襯底的部分截面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；
圖44是襯底的部分平面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖45是襯底的部分截面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖46是襯底的部分平面圖，說(shuō)明本發(fā)明之第七實(shí)施方式的SRAM的制造方法；圖47描述了本發(fā)明的效果；以及圖48描述了本發(fā)明所要解決的問(wèn)題。
具體實(shí)施例方式
以下參照附圖，詳細(xì)說(shuō)明本發(fā)明的最佳實(shí)施方式。附帶地，利用相同參考號(hào)數(shù)表示用于說(shuō)明各種實(shí)施方式的所有附圖中具有相同功能的構(gòu)件，并且省略其重復(fù)說(shuō)明。
(第一實(shí)施方式)圖1是一個(gè)等效電路圖，說(shuō)明用于表示第一實(shí)施方式的SRAM的存儲(chǔ)單元。正如圖1所示，將存儲(chǔ)單元MC放置在一對(duì)互補(bǔ)數(shù)據(jù)線(數(shù)據(jù)線DL和數(shù)據(jù)線/(總線)DL)與字線WL的相交位置，存儲(chǔ)單元MC包括一對(duì)驅(qū)動(dòng)MISFET Qd1和Qd2，一對(duì)負(fù)載MISFET Qp1和Qp2，以及一對(duì)傳輸MISFET Qt1和Qt2。驅(qū)動(dòng)MISFET Qd1和Qd2與傳輸MISFETQt1和Qt2分別包括n溝道型MISFET，而負(fù)載MISFET Qp1和Qp2分別包括p溝道型MISFET。
在構(gòu)成存儲(chǔ)單元MC的6個(gè)MISFET中，驅(qū)動(dòng)MISFET Qd1與負(fù)載MISFET Qp1構(gòu)成CMOS反相器INV1，驅(qū)動(dòng)MISFET Qd2與負(fù)載MISFET Qp2構(gòu)成CMOS反相器INV2。彼此連接以上各對(duì)CMOS反相器INV1和INV2的雙向輸入/輸出端(存儲(chǔ)節(jié)點(diǎn)A和B)，從而交叉組成作為信息存儲(chǔ)單元的觸發(fā)器電路，以便存儲(chǔ)1比特信息。將觸發(fā)器電路的一個(gè)輸入/輸出端(存儲(chǔ)節(jié)點(diǎn)A)，連接到傳輸MISFET Qt1的一個(gè)源極和漏極區(qū)域，而將其另一個(gè)輸入/輸出端(存儲(chǔ)節(jié)點(diǎn)B)，連接到傳輸MISFETQt2的一個(gè)源極和漏極區(qū)域。
另外，將傳輸MISFET Qt1的其他源極和漏極區(qū)域連接到數(shù)據(jù)線DL，而將傳輸MISFET Qt2的其他源極和漏極區(qū)域連接到數(shù)據(jù)線/DL。將觸發(fā)器電路的一端(負(fù)載MISFET Qp1和Qp2的源區(qū)域)連接到供電電壓(Vcc)，而將其他端(驅(qū)動(dòng)MISFET Qd1和Qd2的源區(qū)域)連接到參考電壓(Vss)。
以下說(shuō)明上述電路的操作。當(dāng)一個(gè)CMOS反相器INV1的存儲(chǔ)節(jié)點(diǎn)A為高電平(H)時(shí)，驅(qū)動(dòng)MISFET Qd2接通，從而將另一個(gè)CMOS反相器INV2的存儲(chǔ)節(jié)點(diǎn)B變?yōu)榈碗娖?L)。于是驅(qū)動(dòng)MISFET Qd1斷開(kāi)，從而存儲(chǔ)節(jié)點(diǎn)A保持高電平(H)。即，利用門(mén)閂電路保持雙向存儲(chǔ)節(jié)點(diǎn)A和B的狀態(tài)，其中彼此交叉連接COMS反相器對(duì)INV1和INV2，從而在施加供電電壓時(shí)存儲(chǔ)信息。
將字線WL連接到傳輸MISFET Qt1和Qt2的相應(yīng)柵極，字線WL控制是否接通傳輸MISFET Qt1和Qt2。即，當(dāng)字線WL為高電平(H)時(shí)，傳輸MISFET Qt1和Qt2接通，從而觸發(fā)器電路與互補(bǔ)數(shù)據(jù)線(DL和/DL)彼此以電氣方式連接。因此，存儲(chǔ)節(jié)點(diǎn)A和B的電平狀態(tài)(H或L)出現(xiàn)在數(shù)據(jù)線DL和/DL上，其中依次讀取以上電平作為存儲(chǔ)單元MC的信息。
為了將信息寫(xiě)入存儲(chǔ)單元MC中，將字線WL變?yōu)镠電平，并且分別將傳輸MISFET Qt1和Qt2變?yōu)榻油顟B(tài)，從而將有關(guān)數(shù)據(jù)線DL和/DL的信息傳輸?shù)酱鎯?chǔ)節(jié)點(diǎn)A和B中。
以下利用圖2-17說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。
正如圖2和圖3所示，首先在半導(dǎo)體襯底1中形成器件絕緣體2。圖3是半導(dǎo)體襯底的平面圖，表示與大約一個(gè)存儲(chǔ)單元相對(duì)應(yīng)的區(qū)域，圖2是圖3的截面圖，對(duì)應(yīng)于圖3所示線段A-A的截面。按以下方式形成器件絕緣體2。蝕刻由電阻率為1Ωcm至10Ωcm之p型單晶硅組成的半導(dǎo)體襯底1，以形成深度約為250nm的器件絕緣溝槽。
此后，以大約1000℃的溫度對(duì)半導(dǎo)體襯底1進(jìn)行熱氧化處理，以便在溝槽的內(nèi)壁上形成厚度約為10nm的二氧化硅膜(未示出)。形成二氧化硅膜的目的是恢復(fù)溝槽內(nèi)壁上出現(xiàn)的干蝕刻損傷，同時(shí)減輕在下一個(gè)工序中在溝槽內(nèi)部嵌入的二氧化硅膜5與半導(dǎo)體襯底1之間的邊界面中產(chǎn)生的應(yīng)力。
接著，利用CVD(化學(xué)氣相淀積)方法，在包含溝槽內(nèi)部的半導(dǎo)體襯底1上淀積厚度約為450nm至500nm的二氧化硅膜5。利用CMP(化學(xué)機(jī)械拋光)方法，拋光或研磨位于溝槽上面的二氧化硅膜5，以弄平其表面。
接著，在半導(dǎo)體襯底1中離子注入p型雜質(zhì)(硼)和n型雜質(zhì)(如磷)，此后，以大約1000℃的溫度，利用熱處理進(jìn)行擴(kuò)散，以便在半導(dǎo)體襯底1中形成p型阱3和n型阱4。正如圖3所示，在半導(dǎo)體襯底1中形成與兩個(gè)p型阱3和兩個(gè)n型阱4的主表面相對(duì)應(yīng)的作用區(qū)An1，An2，Ap1和Ap2。內(nèi)部嵌有二氧化硅膜5的器件絕緣體2圍繞作用區(qū)。
正如下面詳細(xì)說(shuō)明的那樣，在作用區(qū)Ap1(p型阱3)上形成構(gòu)成存儲(chǔ)單元MC的6個(gè)MISFET(Qt1，Qt2，Qd1，Qd2，Qp1和Qp2)的n溝道型MISFET(Qt1和Qd1)，在作用區(qū)Ap2(p型阱3)上形成n溝道型MISFET(Qt2和Qd2)。另外，在作用區(qū)An1(n型阱4)上形成一個(gè)p溝道型MISFET(Qp2)，在作用區(qū)An2(n型阱4)上形成一個(gè)p溝道型MISFET(Qp1)。
接著，在半導(dǎo)體襯底1的主表面上，形成n溝道型MISFET(Qt1，Qd1，Qt2和Qd2)與p溝道型MISFET(Qp1和Qp2)。
首先使用氫氟酸清洗液，濕洗半導(dǎo)體襯底1的表面(p型阱3和n型阱4)。此后，正如圖4所示，在約800℃的熱氧化作用下，在p型阱3和n型阱4的對(duì)應(yīng)表面上形成厚度約為6nm的清潔柵極氧化膜8。
接著，在柵極氧化膜8上形成柵極G。圖5是半導(dǎo)體襯底的平面圖，表示與一個(gè)存儲(chǔ)單元相當(dāng)?shù)膮^(qū)域，圖4對(duì)應(yīng)于圖5所示線段部分A-A的截面。按以下方式形成柵極G。首先利用CVD方法，在柵極氧化膜8上淀積厚度約為100nm的低電阻多晶硅薄膜9。
接著，利用光刻膠膜(未示出)作為掩模，干蝕刻多晶硅薄膜9，從而形成包括多晶硅薄膜9的柵極G。正如圖5所示，在其對(duì)應(yīng)作用區(qū)Ap1上，形成傳輸MISFET Qt1的柵極G和驅(qū)動(dòng)MISFET Qd1的柵極G，而在其對(duì)應(yīng)作用區(qū)Ap2上，形成傳輸MISFET Qt2的柵極G和驅(qū)動(dòng)MISFET Qd2的柵極G。此外，在其對(duì)應(yīng)作用區(qū)An1上，形成負(fù)載MISFETQp2的柵極G，并且在其對(duì)應(yīng)作用區(qū)An2上，形成負(fù)載MISFET Qp1的柵極G。沿與附圖中之線段A-A正交的方向，分別形成以上柵極。負(fù)載MISFET Qp1的柵極G和驅(qū)動(dòng)MISFET Qd1的柵極G是通用的，負(fù)載MISFET Qp2的柵極G和驅(qū)動(dòng)MISFET Qd2的柵極G是通用的。
接著，在每個(gè)p型阱3上的柵極G的兩面注入n型雜質(zhì)(磷)，從而形成n-型半導(dǎo)體區(qū)域。此外，在n型阱4中注入p型雜質(zhì)(砷)，從而形成p-型半導(dǎo)體區(qū)域14。
接著，利用CVD方法，在半導(dǎo)體襯底1上淀積厚度約為40nm的氮化硅薄膜，此后，進(jìn)行非均質(zhì)蝕刻，從而在各柵極G的對(duì)應(yīng)側(cè)壁上形成側(cè)壁間隔器16。
接著，在p型阱3中離子注入n型雜質(zhì)(磷或砷)，以形成n+型半導(dǎo)體區(qū)域(源極和漏極)，在n型阱4中離子注入n型雜質(zhì)(硼)，以形成p+型半導(dǎo)體區(qū)域18(源極和漏極)。
按照上述工序，加工構(gòu)成存儲(chǔ)單元MC的6個(gè)MISFET(驅(qū)動(dòng)MISFETQd1和Qd2，傳輸MISFET Qt1和Qt2與負(fù)載MISFET Qp1和Qp2)。
其后，清潔半導(dǎo)體襯底1的表面，然后利用濺射法，接連在半導(dǎo)體襯底1上淀積Co薄膜和Ti薄膜。接著，正如圖6所示，以600℃的溫度，熱處理經(jīng)過(guò)加工的半導(dǎo)體襯底一分鐘，以便在半導(dǎo)體襯底1的暴露部分(n+型半導(dǎo)體區(qū)域和p+型半導(dǎo)體區(qū)域18)和柵極G上，形成CoSi2層19。
接著，通過(guò)蝕刻去除不起反應(yīng)的Co和Ti薄膜。此后，以700℃至800℃的溫度，熱處理經(jīng)過(guò)加工的半導(dǎo)體襯底一分鐘，以降低CoSi2層19的電阻。
然后，正如圖7所示，利用CVD方法，在半導(dǎo)體襯底1上淀積厚度約為50nm的氮化硅薄膜17。附帶地，氮化硅薄膜17作為形成各接觸孔C1(稍后說(shuō)明)時(shí)的蝕刻制動(dòng)器。
其后，在氮化硅薄膜17上涂抹PSG(磷硅酸鹽玻璃)，并進(jìn)行熱處理。在平整處理后，在PSG薄膜20上淀積二氧化硅薄膜21。例如，用四乙氧基甲硅烷作為原料，利用等離子體CVD方法形成二氧化硅薄膜21。PSG薄膜20、二氧化硅薄膜21和氮化硅薄膜17，導(dǎo)致各柵極G和第一層布線M1之間的夾層絕緣薄膜。利用CVD方法，在氮化硅薄膜17上淀積厚度約為700nm至800nm的二氧化硅薄膜21。此后，利用CMP(化學(xué)機(jī)械拋光)方法，拋光二氧化硅薄膜21的表面，以弄平其表面。
接著，正如圖8和圖9所示，利用光致抗蝕劑(未示出)作為掩模，干蝕刻二氧化硅薄膜21和PSG薄膜20，然后干蝕刻氮化硅薄膜17，從而在n+型半導(dǎo)體區(qū)域(源極和漏極)與p+型半導(dǎo)體區(qū)域18(源極和漏極)上，形成接觸孔C1和布線溝槽HM。此外，在傳輸MISFETQt1和Qt2的柵極G上形成接觸孔C1。在圖9所示的兩個(gè)布線溝槽HM中，一個(gè)布線溝槽HM經(jīng)由負(fù)載MISFET Qp1的漏極，從驅(qū)動(dòng)MISFET Qd1的漏極，延伸到驅(qū)動(dòng)MISFET Qd2的柵極。此外，另一個(gè)布線溝槽HM經(jīng)由負(fù)載MISFET Qp2的漏極，從驅(qū)動(dòng)MISFET Qd2的漏極，延伸到驅(qū)動(dòng)MISFET Qd1的柵極(見(jiàn)圖9)。
接著，在接觸孔C1和布線溝槽HM中嵌入導(dǎo)電薄膜，以形成插頭P1和布線MD1與MD2(導(dǎo)電層)。首先，在二氧化硅薄膜21上，包括接觸孔C1和布線溝槽HM的內(nèi)部，接連淀積厚度約為10nm的Ti薄膜和厚度約為50nm的TiN薄膜，然后以500℃至700℃的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜，然后進(jìn)行深腐蝕或CMP處理，直至露出二氧化硅薄膜21的表面，以便去除位于接觸孔C1和布線溝槽HM外部的Ti薄膜、TiN薄膜和W薄膜，由此在接觸孔C1的內(nèi)部形成插頭P1，在布線溝槽HM的內(nèi)部形成布線MD1和MD2。此時(shí)，二氧化硅薄膜21的表面與插頭P1和布線MD1以及MD2的表面基本重合。
接著，正如圖10所示，進(jìn)一步蝕刻二氧化硅薄膜21的表面。此時(shí)，露出插頭P1與布線MD1和MD2的側(cè)壁上部。附帶地，在形成PSG薄膜20時(shí)，必須調(diào)整二氧化硅薄膜21的厚度，以避免露出PSG薄膜20的表面。
接著，正如圖11所示，在二氧化硅薄膜21、插頭P1和布線MD2上，形成氮化硅薄膜23。在作為下電極和上電極24(稍后說(shuō)明)的布線MD1和MD2之間形成氮化硅薄膜23，作為電容絕緣薄膜。
接著，利用濺射法，在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，從而形成遍布布線MD1和MD2以及位于負(fù)載MISFET Qp1和Qp2之源極上的插頭P1的上電極24(見(jiàn)圖12)。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qt1和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭P1，以及驅(qū)動(dòng)MISFET Qd1和Qd2的源極上的插頭P1。
可以根據(jù)上述工序形成電容器或電容C，包括作為下電極的布線MD1和MD2，氮化硅薄膜23以及上電極24。
根據(jù)上述實(shí)施方式，由于形成與布線MD1和MD2相連的電容C，所以能夠降低因進(jìn)入SRAM之各存儲(chǔ)單元的α射線引起的軟錯(cuò)誤。由于在形成布線MD1和MD2后進(jìn)一步蝕刻二氧化硅薄膜21的表面，所以能夠露出布線MD1和MD2的側(cè)壁的上部，并能夠沿側(cè)壁形成作為電容絕緣薄膜的氮化硅薄膜23，從而能夠增加電容。
圖18表示二氧化硅薄膜21之表面的蝕刻量與氮化硅薄膜23之厚度之間的關(guān)系，以及各存儲(chǔ)單元之電容增加量(fF)。圖18(a)、18(b)和18(c)分別表示二氧化硅薄膜21之表面的蝕刻量為200nm、100nm和0nm的電容增加量。正如圖18所示，當(dāng)二氧化硅薄膜21之表面的蝕刻量為200nm，氮化硅薄膜23之厚度為10nm時(shí)，電容增加量約為6fF。另一方面，當(dāng)二氧化硅薄膜21之表面的蝕刻量為100nm，氮化硅薄膜之厚度為10nm時(shí)，電容增加量約為4fF。
此后，在上電極24上形成第一層布線M1和第二層布線M2，其間放入夾層絕緣薄膜。以下繼續(xù)解釋形成以上布線的工序。
正如圖13和14所示，首先利用CVD方法，在上電極24上淀積二氧化硅薄膜25。接著，通過(guò)蝕刻去除插頭P1上的二氧化硅薄膜25，以限定接觸孔C2。除二氧化硅薄膜25之外，由于負(fù)載MISFET Qp1和Qp2的源極上的插頭P1上有氮化硅薄膜23，所以通過(guò)蝕刻去除上電極24和氮化硅薄膜23。
接著，在接觸孔C2內(nèi)嵌入導(dǎo)電薄膜，以形成插頭P2。在二氧化硅薄膜25上，包括接觸孔C2的內(nèi)部，利用濺射法接連淀積厚度約為10nm的Ti薄膜(未示出)和厚度約為50nm的TiN薄膜，然后以500℃至700℃的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜，然后進(jìn)行深腐蝕或CMP處理，直至露出二氧化硅薄膜25的表面，以便去除位于接觸孔C2外部的Ti薄膜、TiN薄膜和W薄膜，由此形成插頭P2。附帶地，圖14的平面圖中省略了柵極G和作用區(qū)An1等。
其后，正如圖15和16所示，在二氧化硅薄膜25和插頭P2上形成第一層布線M1。利用濺射法接連淀積厚度約為10nm的Ti薄膜(未示出)和厚度約為50nm的TiN薄膜，然后以500℃至700℃的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜，并形成布線圖案，以形成第一層布線M1。關(guān)于第一層布線M1，經(jīng)由插頭P1連接傳輸MISFET Qt1和Qt2之柵極G的第一層布線M1，導(dǎo)致字線WL。
接著，正如圖17所示，利用CVD方法，在第一層布線M1和二氧化硅薄膜25上，淀積二氧化硅薄膜27(圖17中未示出)。接著，通過(guò)蝕刻去除第一層布線M1上的二氧化硅薄膜27，以限定接觸孔C3。
接著，在接觸孔C3內(nèi)嵌入導(dǎo)電薄膜，以形成插頭P3。以與插頭P2類(lèi)似的方式，形成插頭P3。
其后，在二氧化硅薄膜27和插頭P3上形成第二層布線M2。首先，利用濺射法接連形成厚度約為10nm的Ti薄膜(未示出)和厚度約為50nm的TiN薄膜，然后以500℃至700℃的溫度，加熱一分鐘。接著，利用CVD方法，淀積W薄膜，并形成布線圖案，以形成第二層布線M2。通過(guò)第二層布線M2，向驅(qū)動(dòng)MISFET Qd1和Qd2的源極提供基準(zhǔn)電壓(Vss)。
另外，通過(guò)第二層布線M2，向負(fù)載MISFET Qp1和Qp2的源極提供供電電壓(Vcc)。正如圖13所示，由于上電極24接近與負(fù)載MISFETQp1和Qp2之源極相連的插頭P2之側(cè)壁，所以可向其提供供電電壓(Vcc)。因此，上述電容C導(dǎo)致存儲(chǔ)節(jié)點(diǎn)A或B與圖1所示供電電壓(Vcc)之間連接的電容器或電容。
與驅(qū)動(dòng)MISFET Qd1和Qd2之一端相連的第二層布線導(dǎo)致數(shù)據(jù)線(DL和/DL)。
根據(jù)以上工序，基本上完成了圖1描述的SRAM存儲(chǔ)單元。
(第二實(shí)施方式)以下參照?qǐng)D19至22說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。附帶地，由于利用圖2至9說(shuō)明的直至形成插頭P1以及布線MD1和MD2的工序與第一實(shí)施方式類(lèi)似，故省略其描述。
首先準(zhǔn)備第一實(shí)施方式說(shuō)明的圖8和9表示的半導(dǎo)體襯底1。正如圖19所示，利用濺射法在二氧化硅薄膜21、插頭P1和布線MD2上淀積TiN薄膜，并形成布線圖案，以便在布線MD1和MD2上形成下電極22。用于形成下電極22的區(qū)域比用于形成布線MD1和MD2的區(qū)域更大(見(jiàn)圖20)。
接著，正如圖21和22所示，在下電極22和二氧化硅薄膜21上形成氮化硅薄膜23。在稍后說(shuō)明的下電極22和上電極24之間形成氮化硅薄膜23，導(dǎo)致電容絕緣薄膜。
接著，利用濺射法在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，以形成上電極24，后者遍布下電極22以及負(fù)載MISFET Qp1和Qp2之源極上的插頭P1。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qt1和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭P1，以及驅(qū)動(dòng)MISFET Qd1和Qd2的源極上的插頭P1。
可以根據(jù)上述工序形成電容器或電容C，包括下電極22、氮化硅薄膜23以及上電極24。
根據(jù)上述實(shí)施方式，由于形成與布線MD1和MD2相連的電容C，所以能夠降低因進(jìn)入SRAM之各存儲(chǔ)單元的α射線引起的軟錯(cuò)誤。由于形成下電極22的區(qū)域比形成布線MD1和MD2的區(qū)域更大，所以可增加電容。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜25，然后形成第一層布線M1和第二層布線M2。然而，由于形成上述布線的工序與參照?qǐng)D13至17說(shuō)明的第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
(第三實(shí)施方式)以下參照?qǐng)D23和24說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。附帶地，由于利用圖2至10說(shuō)明的直至蝕刻二氧化硅薄膜21之表面的工序與第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
首先準(zhǔn)備第一實(shí)施方式說(shuō)明的圖10表示的半導(dǎo)體襯底1。正如圖23所示，利用濺射法在二氧化硅薄膜21、插頭P1和布線MD2上淀積TiN薄膜，并形成布線圖案，以便在其對(duì)應(yīng)布線MD1和MD2上形成下電極22。此時(shí)，由于布線MD1和MD2之每條布線的表面與二氧化硅薄膜21的表面之間有一道工序，所以每個(gè)下電極22的表面上還有一道與此工序?qū)?yīng)的工序。用于形成下電極22的區(qū)域比用于形成布線MD1和MD2的區(qū)域更大(與圖20類(lèi)似)。
接著，正如圖24所示，在下電極22、二氧化硅薄膜21和插頭P1上形成氮化硅薄膜23。在稍后說(shuō)明的下電極22和上電極24之間形成氮化硅薄膜23，導(dǎo)致電容絕緣薄膜。
接著，利用濺射法在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，以形成上電極24，后者遍布布線MD1和MD2以及負(fù)載MISFETQp1和Qp2之源極上的插頭P1(與圖22類(lèi)似)。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qt1和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭P1，以及驅(qū)動(dòng)MISFET Qd1和Qd2的源極上的插頭P1。
可以根據(jù)上述工序形成電容器或電容C，包括下電極22、氮化硅薄膜23以及上電極24。
根據(jù)上述實(shí)施方式，由于形成與布線MD1和MD2相連的電容C，所以能夠降低因進(jìn)入SRAM之各存儲(chǔ)單元的α射線引起的軟錯(cuò)誤。此時(shí)，由于已經(jīng)在每個(gè)下電極22的表面上，進(jìn)行了與布線MD1和MD2之每條布線的表面與二氧化硅薄膜21的表面之間的工序關(guān)聯(lián)的工序，所以能夠在該工序中形成作為電容絕緣薄膜的下電極22和氮化硅薄膜23，因此可以增加電容。由于形成下電極22的區(qū)域比形成布線MD1和MD2的區(qū)域更大，所以可以增加電容。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜25，然后形成第一層布線M1和第二層布線M2。然而，由于形成上述布線的工序與參照?qǐng)D13至17說(shuō)明的第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
(第四實(shí)施方式)以下說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。附帶地，由于利用圖2至7說(shuō)明的直至形成二氧化硅薄膜21的工序與第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
首先準(zhǔn)備第一實(shí)施方式說(shuō)明的圖7表示的半導(dǎo)體襯底1。正如圖25所示，利用光刻膠膜(未示出)作為掩模，干蝕刻二氧化硅薄膜21和PSG薄膜20，然后干蝕刻氮化硅薄膜17，從而在n+型半導(dǎo)體區(qū)域(源極和漏極)與p+型半導(dǎo)體區(qū)域18(源極和漏極)上，形成接觸孔C1和布線溝槽HM。此外，在其對(duì)應(yīng)柵極G上形成接觸孔C1(與圖9相同)。對(duì)于該圖中的兩個(gè)布線溝槽，一個(gè)布線溝槽HM經(jīng)由負(fù)載MISFET Qp1的漏極，從驅(qū)動(dòng)MISFET Qd1的漏極，延伸到驅(qū)動(dòng)MISFETQd2的柵極。另一個(gè)布線溝槽HM經(jīng)由負(fù)載MISFET Qp2的漏極，從驅(qū)動(dòng)MISFET Qd2的漏極，延伸到驅(qū)動(dòng)MISFET Qd1的柵極。
接著，利用濺射法，在二氧化硅薄膜21上，包括接觸孔C1和布線溝槽HM的內(nèi)部，接連淀積厚度約為10nm的Ti薄膜和厚度約為50nm的TiN薄膜，然后以500℃至700℃的溫度，熱處理一分鐘。接著，利用CVD方法，淀積W薄膜。此時(shí)，使得W薄膜的厚度小于各接觸孔C的半徑。然后，對(duì)Ti薄膜、TiN薄膜和W薄膜進(jìn)行深腐蝕或CMP處理，直至露出二氧化硅薄膜21的表面，以便去除位于接觸孔C1和布線溝槽HM外部的Ti薄膜、TiN薄膜和W薄膜。因此，在接觸孔C1的內(nèi)部嵌入插頭P1，并形成各具有凹面部分a的布線MD1和MD2。
接著，正如圖26所示，在二氧化硅薄膜21、插頭P1和布線MD2上，形成氮化硅薄膜23。在作為下電極和上電極24(稍后說(shuō)明)的布線MD1和MD2之間形成氮化硅薄膜23，導(dǎo)致電容絕緣薄膜。
接著，利用濺射法，在氮化硅薄膜23上淀積TiN薄膜，并形成布線圖案，從而形成遍布布線MD1和MD2以及位于負(fù)載MI SFET Qp1和Qp2之源極上的插頭P1的上電極24(與圖22類(lèi)似)。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qt1和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭P1，以及驅(qū)動(dòng)MISFET Qd1和Qd2的源極上的插頭P1。
可以根據(jù)上述工序形成電容器或電容C，包括作為下電極的布線MD1和MD2，氮化硅薄膜23以及上電極24。
根據(jù)上述實(shí)施方式，由于形成與布線MD1和MD2相連的電容C，所以能夠降低因進(jìn)入SRAM之各存儲(chǔ)單元的α射線引起的軟錯(cuò)誤。由于利用厚度小于各接觸孔C之半徑的W薄膜形成布線MD1和MD2，所以在布線MD1和MD2上形成凹面部分a。另外，由于沿凹面部分a形成作為電容絕緣薄膜的氮化硅薄膜23，所以能夠增加電容。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜25，然后形成第一層布線M1和第二層布線M2。然而，由于形成上述布線的工序與參照?qǐng)D13至17說(shuō)明的第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
附帶地，在本實(shí)施方式中，也可以像第一實(shí)施方式那樣，在形成插頭P1和布線MD1和MD2，并且蝕刻二氧化硅薄膜21的表面后，形成氮化硅薄膜23。此時(shí)，由于沿著通過(guò)蝕刻處理暴露出的布線MD1和MD2的側(cè)壁形成氮化硅薄膜23，所以能夠進(jìn)一步增加電容。
為了增加電容，也可以像第二實(shí)施方式那樣，在形成布線MD1和MD2，并且在布線MD1和MD2上形成下電極22后，形成氮化硅薄膜23。正如第三實(shí)施方式那樣，形成插頭P1與布線MD1和MD2，此后，在蝕刻二氧化硅薄膜21的表面的后形成氮化硅薄膜23，以形成下電極22。
(第五實(shí)施方式)在第一實(shí)施方式中(第二至第四實(shí)施方式類(lèi)似)，通過(guò)插頭P2(與負(fù)載MISFET Qp1和Qp2的源極相連)的側(cè)壁，向上電極24提供源極電壓(Vcc)。然而，也可以通過(guò)每個(gè)插頭P2的底部提供供電電壓(Vcc)。
以下參照?qǐng)D27至32說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。附帶地，由于利用圖2至10說(shuō)明的直至蝕刻二氧化硅薄膜21之表面的工序與第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
首先準(zhǔn)備第一實(shí)施方式說(shuō)明的圖10表示的半導(dǎo)體襯底1。正如圖27所示，在二氧化硅薄膜21、插頭P1和布線MD2上形成氮化硅薄膜23。在作為稍后說(shuō)明的下電極和上電極24的布線MD1和MD2之間，形成氮化硅薄膜23，作為電容絕緣薄膜。
接著，正如圖28和29所示，去除位于負(fù)載MISFET之源極上的插頭P1上的氮化硅薄膜23，以限定開(kāi)口OP1。
接著，正如圖30和31所示，利用濺射法，在氮化硅薄膜23上(包括開(kāi)口OP1的內(nèi)部)淀積TiN薄膜，并形成布線圖案，以形成上電極24，后者在布線MD1和MD2上延伸，遍布負(fù)載MISFET Qp1和Qp2之源極上的插頭P1。在上電極24上形成布線圖案，免得遍布位于傳輸MISFET Qt1和Qt2之一端(連接數(shù)據(jù)線的一端)上的插頭P1，以及驅(qū)動(dòng)MISFET Qd1和Qd2的源極上的插頭P1。
可以根據(jù)上述工序形成電容器或電容C，包括作為下電極的布線MD1和MD2、氮化硅薄膜23以及上電極24。
接著，正如圖32所示，利用CVD方法，在上電極24上淀積二氧化硅薄膜25。接著，通過(guò)蝕刻處理去除插頭P1上的二氧化硅薄膜25，以限定接觸孔C2。
在本實(shí)施方式中，由于預(yù)先去除位于負(fù)載MISFET Qp1和Qp2之源極上的插頭P1上的氮化硅薄膜23，因此，只需去除插頭P1上的二氧化硅薄膜25，所以能夠輕而易舉地形成位于插頭P1上的接觸孔C2。
即使各插頭P1與接觸孔C2之間存在對(duì)準(zhǔn)移位，在接觸孔C2內(nèi)形成的插頭P1和P2也能與其間放置的上電極24相連。因此，能夠減少插頭P1和P2之間的傳導(dǎo)(即，連續(xù)性)故障。并且能夠確保各柵極G與其對(duì)應(yīng)插頭P2之間短接余量。
接著，在二氧化硅薄膜25上形成第一層布線M1和第二層布線M2。然而，由于形成上述布線的工序與參照?qǐng)D15至17說(shuō)明的第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
附帶地，如果去除位于負(fù)載MISFET Qp1和Qp2之源極上的插頭P1上的氮化硅薄膜23，形成開(kāi)口OP1，然后形成上電極24和插頭P2，則通過(guò)采用與上述方式類(lèi)似的方式，第二至第四實(shí)施方式也能達(dá)到上述效果。
(第六實(shí)施方式)第一實(shí)施方式(第二至第四實(shí)施方式類(lèi)似)主要說(shuō)明用于一個(gè)存儲(chǔ)單元的區(qū)域，以下說(shuō)明將本發(fā)明應(yīng)用于存儲(chǔ)單元陣列的情況。
正如圖33所示，在數(shù)據(jù)線對(duì)(DL和/DL)與字線WL分別交叉的點(diǎn)上，以矩陣形式放置存儲(chǔ)單元MC。除正常存儲(chǔ)單元之外，按照存儲(chǔ)單元陣列的形式形成冗余調(diào)劑存儲(chǔ)單元。在數(shù)據(jù)線對(duì)(DL和/DL)與字線WL的每個(gè)交叉點(diǎn)上，放置冗余調(diào)劑存儲(chǔ)單元。當(dāng)一個(gè)正常存儲(chǔ)單元失效時(shí)，通過(guò)切斷熔絲(FUSE)，利用冗余調(diào)劑存儲(chǔ)單元列替換與同一數(shù)據(jù)線(DL和/DL)相連的存儲(chǔ)單元序列(列)。圖34表示位于一塊芯片上的存儲(chǔ)單元陣列的布局。正如圖34所示，每個(gè)存儲(chǔ)單元陣列包括多個(gè)存儲(chǔ)塊。分別在存儲(chǔ)單元陣列周?chē)胖弥T如輸入緩沖區(qū)、輸出電路和熔絲之類(lèi)的外圍電路。附帶地，無(wú)需在所有存儲(chǔ)塊中形成上述冗余調(diào)劑存儲(chǔ)單元列。
圖35是半導(dǎo)體襯底的部分平面圖，表示根據(jù)本實(shí)施方式的SRAM。圖中放置了可水平或垂直分為兩部分的存儲(chǔ)單元MC11、MC12、MC21和MC22。由于存儲(chǔ)單元MC11和MC12的配置，與參照?qǐng)D2至17說(shuō)明的第一實(shí)施方式中采用的存儲(chǔ)單元的配置相同，故省略其描述。另外，存儲(chǔ)單元MC21和MC22分別具有沿圖中所示線段B-B與存儲(chǔ)單元MC11和MC12對(duì)稱的結(jié)構(gòu)。盡管該圖未示出，但是圖中放置了沿該圖中所示線段C-C相對(duì)于存儲(chǔ)單元MC11和MC12對(duì)稱的存儲(chǔ)單元。另外，圖中放置了沿該圖中所示線段C-C相對(duì)于存儲(chǔ)單元MC21和MC22對(duì)稱的存儲(chǔ)單元。
這里，連接存儲(chǔ)單元MC11和MC12的上電極24。另外，連接存儲(chǔ)單元MC21和MC22的上電極24。與一個(gè)數(shù)據(jù)線對(duì)(DL和/DL)相連的存儲(chǔ)單元(MC11和MC12)的上電極24，和與另一個(gè)數(shù)據(jù)線對(duì)(DL和/DL)相連的存儲(chǔ)單元(MC21和MC22)的上電極24彼此獨(dú)立(彼此斷開(kāi))。
因此，如果上電極24分開(kāi)每個(gè)數(shù)據(jù)線對(duì)(DL和/DL)，則可以輕而易舉地冗余調(diào)劑同一數(shù)據(jù)線對(duì)(DL和/DL)連接的各存儲(chǔ)單元列。
附帶地，在第二至第四實(shí)施方式中，如果上電極24以上述方式分開(kāi)每個(gè)數(shù)據(jù)線對(duì)(DL和/DL)，則可以輕而易舉地冗余調(diào)劑同一數(shù)據(jù)線對(duì)(DL和/DL)連接的各存儲(chǔ)單元列。
當(dāng)冗余調(diào)劑同一字線對(duì)(WL)連接的各存儲(chǔ)單元行時(shí)，上電極24可以分開(kāi)每條字線(WL)。另一方面，當(dāng)冗余調(diào)劑每個(gè)存儲(chǔ)單元(各個(gè)比特)時(shí)，上電極24可以分開(kāi)每個(gè)存儲(chǔ)單元。
(第七實(shí)施方式)在第一實(shí)施方式中(第二至第四實(shí)施方式類(lèi)似)，向上電極24提供源極電壓(Vcc)，并且在圖1所示存儲(chǔ)節(jié)點(diǎn)A或B與源極電壓(Vcc)之間形成電容C，可以在圖1所示存儲(chǔ)節(jié)點(diǎn)A和B之間形成電容。
以下利用圖36至46說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。附帶地，由于利用圖2至10說(shuō)明的直至蝕刻二氧化硅薄膜21之表面的工序與第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。
首先準(zhǔn)備第一實(shí)施方式說(shuō)明的圖10表示的半導(dǎo)體襯底1。正如圖36、37和38所示，在二氧化硅薄膜21、插頭P1與布線MD1和MD2上形成氮化硅薄膜23。在作為稍后說(shuō)明的下電極和上電極24的布線MD1和MD2之間，形成氮化硅薄膜23，作為電容絕緣薄膜。圖38為襯底的部分平面圖，說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。圖36和37分別對(duì)應(yīng)于圖38所示線段A-A的截面和圖38所示線段D-D的截面。
接著，去除布線MD1上的氮化硅薄膜23，以限定開(kāi)口OP2。
正如圖39和40所示，利用濺射法，在氮化硅薄膜23上(包括開(kāi)口OP2的內(nèi)部)淀積TiN薄膜，并形成布線圖案，以形成上電極24，后者遍布布線MD1和MD2。通過(guò)開(kāi)口OP2，將上電極24連接到布線MD1。
可以根據(jù)上述工序形成電容器或電容C，包括作為下電極的布線MD2，氮化硅薄膜23以及與布線MD1相連的上電極24。電容C作為圖1所示存儲(chǔ)節(jié)點(diǎn)A與B之間連接的電容器或電容。
根據(jù)上述實(shí)施方式，由于電容C是由作為下電極的布線MD2、氮化硅薄膜23以及與布線MD1相連的上電極24構(gòu)成的，所以能夠降低因進(jìn)入SRAM之各存儲(chǔ)單元的α射線引起的軟錯(cuò)誤。當(dāng)在圖1所示存儲(chǔ)節(jié)點(diǎn)A與B之間形成電容時(shí)，與在圖1所示存儲(chǔ)節(jié)點(diǎn)A或B與供電電壓(Vcc)之間形成電容C的情況相比，本實(shí)施方式中的臨界電荷量(C)增加。
圖47表示通過(guò)對(duì)存儲(chǔ)節(jié)點(diǎn)(A或B)施加噪聲(電流)脈沖而使得該節(jié)點(diǎn)中存儲(chǔ)的數(shù)據(jù)反相時(shí)，通過(guò)模擬臨界電荷量獲得的結(jié)果。該圖的水平軸表示脈沖寬度(s)，其垂直軸表示臨界電荷量(C)。當(dāng)不形成電容器或電容C(a)時(shí)，圖47所示的臨界電荷量在以下兩種情況中將增加(c)在存儲(chǔ)節(jié)點(diǎn)A和B之間形成電容(2fF)，(b)在存儲(chǔ)節(jié)點(diǎn)A(B)和源極電壓(Vcc)之間形成電容(2fF)。然而，在存儲(chǔ)節(jié)點(diǎn)A和B(c)之間形成電容而不是在存儲(chǔ)節(jié)點(diǎn)A(B)和源極電壓(Vcc)之間形成電容，其臨界電荷量更大。例如，當(dāng)脈沖寬度為20nm時(shí)，與情況(a)相比，情況(b)中的電容增加量為2.4fC，而與情況(a)相比，情況(c)中的電容增加量為3.5fC，約為前一種情況的1.5倍。
接著，利用CVD方法，在上電極24上淀積二氧化硅薄膜，然后形成第一層布線M1和第二層布線M2。然而，由于形成上述布線的工序與參照?qǐng)D13至17說(shuō)明的第一實(shí)施方式采用的工序類(lèi)似，故省略其描述。附帶地，正如圖40所示，由于上電極24并未延伸到負(fù)載MISFETQp1和Qp2的表面，所以負(fù)載MISFET Qp1和Qp2之源極上的插頭P1和P2與上電極24彼此斷開(kāi)。
與上述方式類(lèi)似，在第四實(shí)施方式(不形成下電極22)中，去除布線MD1上的氮化硅薄膜23，以限定開(kāi)口OP2，此后，在氮化硅薄膜23上(包括開(kāi)口OP2的內(nèi)部)形成上電極24，由此形成圖1所示存儲(chǔ)節(jié)點(diǎn)A和B之間的電容。
以下說(shuō)明各具有下電極22的第二和第三實(shí)施方式。
首先準(zhǔn)備第一實(shí)施方式說(shuō)明的圖8表示的半導(dǎo)體襯底1。正如圖41和42所示，利用濺射法在二氧化硅薄膜21、插頭P1與布線MD1和MD2上形成TiN薄膜并形成圖形，以便在布線MD1和MD2上形成下電極22a和22b。用于形成下電極22a和22b的區(qū)域比用于形成布線MD1和MD2的區(qū)域更大。圖42是襯底的部分平面圖，說(shuō)明根據(jù)本實(shí)施方式之SRAM的制造方法。圖41對(duì)應(yīng)于沿圖42所示線段D-D所取的截面。
接著，在下電極22a和22b與二氧化硅薄膜21上形成氮化硅薄膜23。在下電極22a和22b與稍后說(shuō)明的上電極24之間形成氮化硅薄膜23，作為電容絕緣薄膜。
接著，正如圖43和44所示，去除布線MD1上的氮化硅薄膜23，以限定開(kāi)口OP2。
接著，正如圖45和46所示，利用濺射法，在氮化硅薄膜23上(包括開(kāi)OP2的內(nèi)部)淀積TiN薄膜，并形成布線圖案，以形成上電極24，后者遍布布線MD1和MD2。通過(guò)開(kāi)口OP2，將上電極24連接到布線MD1上的下電極22a。
可以根據(jù)上述工序形成電容C，包括下電極22b，氮化硅薄膜23以及與布線MD1相連的上電極24。電容C導(dǎo)致圖1所示存儲(chǔ)節(jié)點(diǎn)A與B之間連接的電容。
與上述方式類(lèi)似，在第三實(shí)施方式中，去除位于布線MD1和MD2上的下電極22a和22b之下電極22a上的氮化硅薄膜23，以限定開(kāi)口OP2，然后在氮化硅薄膜23上(包括開(kāi)口OP2的內(nèi)部)形成上電極，由此形成圖1所示存儲(chǔ)節(jié)點(diǎn)A和B之間的電容器或電容。另外，在第四實(shí)施方式中，下電極22的形成工序與以上工序類(lèi)似。
盡管利用帶有附圖的實(shí)施方式具體描述本發(fā)明人提出的發(fā)明，但本發(fā)明并不限于上述實(shí)施方式。不用說(shuō)，可以在其范圍內(nèi)做出多個(gè)變更而并不背離其實(shí)質(zhì)。
以下簡(jiǎn)單敘述本申請(qǐng)公開(kāi)的本發(fā)明之典型發(fā)明獲得的有利效果(1)由于在具有一對(duì)n溝道型MISFET(Qd1和Qd2)的SRAM存儲(chǔ)單元的交叉連接布線(MD1和MD2)上形成電容絕緣薄膜(氮化硅薄膜23)和上電極24，所以能夠形成由布線、電容絕緣薄膜和上電極構(gòu)成的電容，其中分別交叉連接n溝道型MISFET的柵極和漏極。因此，能夠降低由α射線引起的軟錯(cuò)誤。
由于每條布線之表面均從夾層絕緣薄膜(氮化硅薄膜17、PSG薄膜20和二氧化硅薄膜21)的表面突出，所以即使在此類(lèi)突出的側(cè)壁上，也能形成電容器或電容，因此可以增加容量。
(2)由于在具有一對(duì)n溝道型MISFET的SRAM存儲(chǔ)單元的交叉連接布線(MD1和MD2)上形成下電極22、電容絕緣薄膜(氮化硅薄膜23)和上電極24，所以能夠在布線上形成由下電極22、電容絕緣薄膜和上電極構(gòu)成的電容，其中分別交叉連接n溝道型MISFET的柵極和漏極。因此，能夠降低由α射線引起的軟錯(cuò)誤。如果用于形成下電極的區(qū)域分別比用于形成布線的區(qū)域更大，則可以增加電容。
(3)由于具有一對(duì)n溝道型MISFET的SRAM存儲(chǔ)單元的交叉連接布線(MD1和MD2)的表面，分別從夾層絕緣薄膜的表面突出，并且形成由下電極、電容絕緣薄膜和上電極構(gòu)成的電容，所以能夠降低由α射線引起的軟錯(cuò)誤，并增加容量，其中分別交叉連接n溝道型MISFET的柵極和漏極。
(4)由于在具有一對(duì)n溝道型MISFET的SRAM存儲(chǔ)單元的交叉連接布線(MD1和MD2)的表面上分別形成凹面部分，所以可以在每個(gè)凹面部分上形成電容，并增加容量，其中分別交叉連接n溝道型MISFET的柵極和漏極。
(5)可以制造能夠減少由α射線引起的軟錯(cuò)誤的高性能SRAM存儲(chǔ)單元。
如上所述，本發(fā)明特別涉及不僅能夠應(yīng)用于個(gè)人計(jì)算機(jī)或工作站使用的高速緩沖存儲(chǔ)器，而且能夠應(yīng)用于諸如移動(dòng)電話之類(lèi)的移動(dòng)通信器件、存儲(chǔ)卡和IC卡上安裝的半導(dǎo)體集成電路器件的技術(shù)。
權(quán)利要求
1.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的導(dǎo)電層，所述導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有從所述夾層絕緣薄膜之表面突出的突出部分；沿所述導(dǎo)電層之上部和突出部分之側(cè)壁形成的電容絕緣薄膜；以及在所述電容絕緣薄膜上形成的上電極。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中所述每個(gè)存儲(chǔ)單元除包括該對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中向所述每個(gè)上電極提供供電電壓。
4.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極彼此分別交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的第一導(dǎo)電層，所述第一導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有從所述夾層絕緣薄膜之表面突出的突出部分；沿所述第一導(dǎo)電層之上部和突出部分之側(cè)壁形成的電容絕緣薄膜；在所述電容絕緣薄膜上形成的上電極；以及與p溝道型MISFET之源極電連接并在其側(cè)壁與所述上電極連接的第二導(dǎo)電層。
5.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極彼此分別交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的第一導(dǎo)電層，所述第一導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有從所述夾層絕緣薄膜之表面突出的突出部分；在p溝道型MISFET之源極上形成的第二導(dǎo)電層；沿所述第一導(dǎo)電層的上部和突出部分的側(cè)壁形成的電容絕緣薄膜，該薄膜在所述第二導(dǎo)電層上具有一個(gè)開(kāi)口；在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極；以及在所述上電極上形成的、與所述第二導(dǎo)電層電連接的第三導(dǎo)電層。
6.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在該對(duì)n溝道型MISFET上形成的夾層絕緣薄膜；分別交叉連接該對(duì)n溝道型MISFET之柵極和漏極的一對(duì)導(dǎo)電層，所述每個(gè)導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有從所述夾層絕緣薄膜之表面突出的突出部分；夾層絕緣薄膜，作為沿所述一對(duì)導(dǎo)電層之上部和突出部分之側(cè)壁形成的電容絕緣薄膜，并在所述一對(duì)導(dǎo)電層的一個(gè)導(dǎo)電層上具有一個(gè)開(kāi)口；以及在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極。
7.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，該器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
8.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極并在從柵極延伸到漏極的連接孔內(nèi)形成的導(dǎo)電層；在所述導(dǎo)電層上形成的下電極；在所述下電極上形成的電容絕緣薄膜；以及在所述電容絕緣薄膜上形成的上電極。
9.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，其中形成所述下電極的區(qū)域比形成所述導(dǎo)電層的區(qū)域更大。
10.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，其中所述每個(gè)存儲(chǔ)單元除包括一對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件。
11.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，其中向所述上電極提供供電電壓。
12.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極分別彼此交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極并在從柵極延伸到漏極的連接孔內(nèi)形成的第一導(dǎo)電層；在所述第一導(dǎo)電層上形成的下電極；在所述下電極上形成的電容絕緣薄膜；在所述電容絕緣薄膜上形成的上電極；以及與p溝道型MISFET之源極電連接并在其側(cè)壁與所述上電極連接的第二導(dǎo)電層。
13.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極分別彼此交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極并在從柵極延伸到漏極的連接孔內(nèi)形成的第一導(dǎo)電層；在p溝道型MI SFET之源極上形成的第二導(dǎo)電層；在所述第一導(dǎo)電層上形成的下電極；在所述下電極上形成的電容絕緣薄膜，該薄膜在所述第二導(dǎo)電層上具有一個(gè)開(kāi)口；在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極；以及在所述上電極上形成的、與所述第二導(dǎo)電層電連接的第三導(dǎo)電層。
14.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在該對(duì)n溝道型MISFET上形成的夾層絕緣薄膜；交叉連接該對(duì)n溝道型MISFET之柵極和漏極的一對(duì)導(dǎo)電層，所述每個(gè)導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成；在該對(duì)導(dǎo)電層上分別形成的一對(duì)下電極；夾層絕緣薄膜，作為在該對(duì)下電極上形成的電容絕緣薄膜，并且在該對(duì)下電極上具有開(kāi)口；以及在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極。
15.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，該器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
16.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的導(dǎo)電層，所述導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有從所述夾層絕緣薄膜之表面突出的突出部分；沿所述導(dǎo)電層的上部和突出部分的側(cè)壁形成的下電極；在所述下電極上形成的電容絕緣薄膜；以及在所述電容絕緣薄膜上形成的上電極。
17.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，其中所述下電極的厚度小于突出部分的高度。
18.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，其中形成所述下電極的區(qū)域比形成所述導(dǎo)電層的區(qū)域更大。
19.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，其中所述每個(gè)存儲(chǔ)單元除包括一對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件。
20.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，其中向所述上電極提供供電電壓。
21.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極彼此分別交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的第一導(dǎo)電層，所述第一導(dǎo)電層具有從所述夾層絕緣薄膜之表面突出的突出部分，并且在從柵極延伸到漏極的連接孔內(nèi)形成；在所述第一導(dǎo)電層上形成的下電極；在所述下電極上形成的電容絕緣薄膜；在所述電容絕緣薄膜形成的上電極；以及與p溝道型MISFET之源極電連接并在其側(cè)壁與所述上電極連接的第二導(dǎo)電層。
22.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極分別彼此交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的第一導(dǎo)電層，所述第一導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并且具有從所述夾層絕緣薄膜之表面突出的突出部分；在p溝道型MISFET之源極上形成的第二導(dǎo)電層；在所述第一導(dǎo)電層上形成的下電極；在所述下電極上形成的電容絕緣薄膜，并且在所述第二導(dǎo)電層上具有一個(gè)開(kāi)口；在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極；以及在所述上電極上形成的、與所述第二導(dǎo)電層電連接的第三導(dǎo)電層。
23.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在該對(duì)n溝道型MISFET上形成的夾層絕緣薄膜；交叉連接該對(duì)n溝道型MISFET之柵極和漏極的一對(duì)導(dǎo)電層，所述每個(gè)導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有從所述夾層絕緣薄膜之表面突出的突出部分；分別在該對(duì)導(dǎo)電層上形成的一對(duì)下電極；夾層絕緣薄膜，作為在該對(duì)下電極上形成的電容絕緣薄膜，并且在該對(duì)下電極上具有開(kāi)口；以及在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極。
24.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，該器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
25.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的導(dǎo)電層，所述導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有在其表面形成的凹面部分；在包括凹面部分內(nèi)部在內(nèi)的所述導(dǎo)電層上形成的電容絕緣薄膜；以及在所述電容絕緣薄膜上形成的上電極。
26.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路器件，其中所述電容絕緣薄膜的厚度小于凹面部分的深度。
27.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路器件，其中所述每個(gè)存儲(chǔ)單元除包括該對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件。
28.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路器件，其中向所述上電極提供供電電壓。
29.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極彼此分別交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的第一導(dǎo)電層，所述第一導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有在其表面形成的凹面部分；在包括凹面部分內(nèi)部在內(nèi)的所述第一導(dǎo)電層上形成的電容絕緣薄膜；在所述電容絕緣薄膜上形成的上電極；以及與p溝道型MISFET之源極電連接并在其側(cè)壁與所述上電極連接的第二導(dǎo)電層。
30.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有由一對(duì)驅(qū)動(dòng)MISFET和一對(duì)負(fù)載MISFET組成的一對(duì)反相器和一對(duì)傳輸MISFET，所述一對(duì)驅(qū)動(dòng)MISFET的柵極和漏極彼此分別交叉連接，所述器件包括在n溝道型MISFET上形成的夾層絕緣薄膜；連接?xùn)艠O和漏極的第一導(dǎo)電層，所述第一導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有在其表面形成的凹面部分；在包括凹面部分內(nèi)部在內(nèi)的所述第一導(dǎo)電層上形成的電容絕緣薄膜，該薄膜在第二導(dǎo)電層上具有一個(gè)開(kāi)口；在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極；以及在所述上電極上形成的、與所述第二導(dǎo)電層電連接的第三導(dǎo)電層。
31.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，所述器件包括在該對(duì)n溝道型MISFET上形成的夾層絕緣薄膜；交叉連接該對(duì)n溝道型MISFET之柵極和漏極的一對(duì)導(dǎo)電層，所述每個(gè)導(dǎo)電層在從柵極延伸到漏極的連接孔內(nèi)形成，并具有在其表面形成的凹面部分；夾層絕緣薄膜，作為在包括凹面部分內(nèi)部在內(nèi)的所述導(dǎo)電層上形成的電容絕緣薄膜，所述夾層絕緣薄膜在一對(duì)下電極上具有開(kāi)口；以及在所述電容絕緣薄膜和所述開(kāi)口上形成的上電極。
32.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路器件，該器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
33.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從所述每個(gè)n溝道型MISFET之柵極延伸到其漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在連接孔內(nèi)的導(dǎo)電層；進(jìn)一步蝕刻露出的夾層絕緣薄膜的表面，以露出導(dǎo)電層的側(cè)壁的上部；沿導(dǎo)電層的上部和露出的側(cè)壁，形成電容絕緣薄膜；以及在電容絕緣薄膜上形成各個(gè)上電極。
34.根據(jù)權(quán)利要求33的方法，其中所述每個(gè)存儲(chǔ)單元除包括一對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件，并且所述導(dǎo)電層延伸到一對(duì)p溝道型負(fù)載MISFET之一個(gè)MISFET的漏極。
35.根據(jù)權(quán)利要求33的方法，還包括以下步驟在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜和上電極，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
36.根據(jù)權(quán)利要求33的方法還包括以下步驟形成電容絕緣薄膜，此后在形成上電極之前，選擇性去除電容絕緣薄膜，以形成一個(gè)開(kāi)口；在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極；在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
37.根據(jù)權(quán)利要求33的方法，其中所述半導(dǎo)體集成電路器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，并且其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
38.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟在一對(duì)n溝道型MISFET上形成夾層絕緣薄膜；形成從一對(duì)n溝道型MISFET之一個(gè)MISFET之柵極延伸到其另一個(gè)MISFET之漏極的第一連接孔，和從其另一個(gè)MISFET之柵極延伸到其一個(gè)MISFET之漏極的第二連接孔；在包括第一和第二連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在第一和第二連接孔內(nèi)的第一和第二導(dǎo)電層；進(jìn)一步蝕刻露出的夾層絕緣薄膜的表面，以露出第一和第二導(dǎo)電層的側(cè)壁的上部；沿第一和第二導(dǎo)電層的上部和露出的側(cè)壁，形成電容絕緣薄膜；選擇性去除第一導(dǎo)電層上的電容絕緣薄膜，以形成一個(gè)開(kāi)口；以及在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極。
39.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從一對(duì)n溝道型MISFET之一個(gè)MISFET之柵極延伸到其另一個(gè)MISFET之漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；在導(dǎo)電層上形成下電極；在下電極上形成電容絕緣薄膜；以及在電容絕緣薄膜形成上電極。
40.根據(jù)權(quán)利要求39的方法，其中形成下電極的區(qū)域比形成導(dǎo)電層的區(qū)域更大。
41.根據(jù)權(quán)利要求39的方法，其中所述每個(gè)存儲(chǔ)單元除包括一對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件，并且導(dǎo)電層延伸到該對(duì)p溝道型負(fù)載MISFET之任意一個(gè)MISFET的漏極。
42.根據(jù)權(quán)利要求39的方法，還包括以下步驟在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜和上電極，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
43.根據(jù)權(quán)利要求39的方法，還包括以下步驟形成電容絕緣薄膜，此后在形成上電極之前，選擇性去除電容絕緣薄膜，以形成一個(gè)開(kāi)口；在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極；在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
44.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟在該對(duì)n溝道型MISFET上形成夾層絕緣薄膜；形成從該對(duì)n溝道型MISFET之一個(gè)MISFET之柵極延伸到其另一個(gè)MISFET之漏極的第一連接孔，和從其另一個(gè)MISFET之柵極延伸到其一個(gè)MISFET之漏極的第二連接孔；在包括第一和第二連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在第一和第二連接孔內(nèi)的第一和第二導(dǎo)電層；分別在第一和第二導(dǎo)電層上形成第一和第二下電極；在第一和第二下電極上形成電容絕緣薄膜；選擇性去除第一下電極上的電容絕緣薄膜，以形成一個(gè)開(kāi)口；以及在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極。
45.根據(jù)權(quán)利要求33的方法，其中所述半導(dǎo)體集成電路器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，并且其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
46.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從該對(duì)n溝道型MISFET之一個(gè)MISFET的柵極延伸到其另一個(gè)MISFET之漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在連接孔內(nèi)的導(dǎo)電層；進(jìn)一步蝕刻露出的夾層絕緣薄膜的表面，以露出導(dǎo)電層的側(cè)壁的上部；沿導(dǎo)電層的上部和露出的側(cè)壁，形成下電極；在下電極上形成電容絕緣薄膜；以及在電容絕緣薄膜上形成各上電極。
47.根據(jù)權(quán)利要求46的方法，其中下電極的厚度小于導(dǎo)電層的每個(gè)暴露側(cè)壁的高度。
48.根據(jù)權(quán)利要求46的方法，其中所述每個(gè)存儲(chǔ)單元除包括一對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件，并且其中導(dǎo)電層延伸到該對(duì)p溝道型負(fù)載MISFET之任意一個(gè)MISFET的漏極。
49.根據(jù)權(quán)利要求46的方法，還包括以下步驟在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜和上電極，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
50.根據(jù)權(quán)利要求46的方法，還包括以下步驟形成電容絕緣薄膜，此后在形成上電極之前，選擇性去除電容絕緣薄膜，以形成一個(gè)開(kāi)口；在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極；在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
51.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟在該對(duì)n溝道型MISFET上形成夾層絕緣薄膜；形成從該對(duì)n溝道型MISFET之一個(gè)MISFET之柵極延伸到其另一個(gè)MISFET之漏極的第一連接孔，和從其另一個(gè)MISFET之柵極延伸到其一個(gè)MISFET之漏極的第二連接孔；在包括第一和第二連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在第一和第二連接孔內(nèi)的第一和第二導(dǎo)電層；進(jìn)一步蝕刻露出的夾層絕緣薄膜的表面，以露出第一和第二導(dǎo)電層的側(cè)壁的上部；沿第一和第二導(dǎo)電層的各上部和露出的側(cè)壁，形成第一和第二下電極；在第一和第二下電極上形成電容絕緣薄膜；選擇性去除第一導(dǎo)電層上的電容絕緣薄膜，以形成一個(gè)開(kāi)口；以及在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極。
52.根據(jù)權(quán)利要求46的方法，其中所述半導(dǎo)體集成電路器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，并且其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
53.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟形成n溝道型MISFET；在n溝道型MISFET上形成夾層絕緣薄膜；形成從每個(gè)n溝道型MISFET之柵極延伸到其漏極的連接孔；在包括連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜，所述導(dǎo)電薄膜的厚度小于連接孔的半徑；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在連接孔內(nèi)的導(dǎo)電層，并在其上部形成凹面部分；在導(dǎo)電層上形成電容絕緣薄膜；以及在電容絕緣薄膜上形成各個(gè)上電極。
54.根據(jù)權(quán)利要求53的方法，其中電容絕緣薄膜的厚度小于凹面部分的深度。
55.根據(jù)權(quán)利要求53的方法，其中所述每個(gè)存儲(chǔ)單元除包括一對(duì)n溝道型MISFET之外，還包括一對(duì)n溝道型傳輸MISFET和一對(duì)p溝道型負(fù)載MISFET元件，并且其中導(dǎo)電層延伸到該對(duì)p溝道型負(fù)載MISFET之任意一個(gè)MISFET的漏極。
56.根據(jù)權(quán)利要求53的方法，還包括以下步驟在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜和上電極，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
57.根據(jù)權(quán)利要求53的方法，還包括以下步驟形成電容絕緣薄膜，此后在形成上電極之前，選擇性去除電容絕緣薄膜，以形成一個(gè)開(kāi)口；在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極；在上電極上形成另一層夾層絕緣薄膜；選擇性去除所述另一層夾層絕緣薄膜，以形成另一個(gè)連接孔；以及在所述另一個(gè)連接孔內(nèi)嵌入導(dǎo)電材料，以形成插頭。
58.一種具有多個(gè)存儲(chǔ)單元的半導(dǎo)體集成電路器件的制造方法，每個(gè)存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET元件，該方法包括以下步驟在該對(duì)n溝道型MISFET上形成夾層絕緣薄膜；形成從該對(duì)n溝道型MISFET之一個(gè)MISFET之柵極延伸到其另一個(gè)MISFET之漏極的第一連接孔，和從其另一個(gè)MISFET之柵極延伸到其一個(gè)MISFET之漏極的第二連接孔；在包括第一和第二連接孔內(nèi)部在內(nèi)的夾層絕緣薄膜上淀積導(dǎo)電薄膜，所述導(dǎo)電薄膜的厚度小于所述每個(gè)連接孔的半徑；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在第一和第二連接孔內(nèi)的第一和第二導(dǎo)電層，分別在其上部形成凹面部分，并淀積第一和第二導(dǎo)電層；對(duì)導(dǎo)電薄膜進(jìn)行拋光直至露出夾層絕緣薄膜的表面，以便形成嵌在第一和第二連接孔內(nèi)的第一和第二導(dǎo)電層；在第一和第二導(dǎo)電層上形成電容絕緣薄膜；選擇性去除第一導(dǎo)電層上的電容絕緣薄膜，以便形成開(kāi)口；以及在包括開(kāi)口內(nèi)部在內(nèi)的電容絕緣薄膜上形成上電極。
59.根據(jù)權(quán)利要求53的方法，其中所述半導(dǎo)體集成電路器件具有一個(gè)存儲(chǔ)單元陣列，在存儲(chǔ)單元陣列內(nèi)，沿第一方向以及與第一方向正交的第二方向，以復(fù)數(shù)形式放置所述存儲(chǔ)單元，通過(guò)其他n溝道型MISFET與交叉連接的部分連接的布線沿第一方向延伸，并且其中沿第一方向連接上電極，并且在所述第二方向按每個(gè)配置的存儲(chǔ)單元將所述上電極分開(kāi)。
全文摘要
為了提供半導(dǎo)體集成電路器件，如能夠減少SRAM之各個(gè)存儲(chǔ)單元中產(chǎn)生的軟錯(cuò)誤的高性能半導(dǎo)體集成電路器件，采用從二氧化硅薄膜之表面上突出的形狀，形成SRAM存儲(chǔ)單元的交叉連接部分的布線的表面，該存儲(chǔ)單元具有一對(duì)其柵極和漏極分別交叉連接的n溝道型MISFET。在布線上形成作為電容絕緣薄膜的氮化硅薄膜和上電極。由于可以利用布線、氮化硅薄膜和上電極形成電容，所以能夠減少由α射線引起的軟錯(cuò)誤。由于可以在布線的各個(gè)側(cè)壁上形成電容，所以能夠增加容量。
文檔編號(hào)H01L21/8244GK1449586SQ01814905
公開(kāi)日2003年10月15日 申請(qǐng)日期2001年12月26日 優(yōu)先權(quán)日2001年1月30日
發(fā)明者西田彰男, 吉田安子, 池田修二 申請(qǐng)人:株式會(huì)社日立制作所