專利名稱：在具有雙層位線的硅絕緣體(soi)襯底上構(gòu)造的dram的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動態(tài)隨機存取存儲器(“DRAM”)，尤其涉及具有雙層位線的折疊的位線陣列DRAM。
本發(fā)明的背景早期的DRAM采用“開放的位線”結(jié)構(gòu)來制造，其中一個互補對的第一位線從相應的檢測放大器延伸經(jīng)過第一陣列，該互補對的第二位線從檢測放大器延伸經(jīng)過第二陣列。因此，在這些早期的DRAM中，第一陣列每一列中的存儲單元被選擇地連接到一個位線，第二陣列相應列的存儲單元被選擇地連接到它的互補的位線。這種開放的位線結(jié)構(gòu)的優(yōu)點是它允許存儲單元占用一個較小的區(qū)域，即6F2，這里“F”是半導體工藝過程的最小特性尺寸。然而，在開放的位線結(jié)構(gòu)中的位線易于拾取噪聲。因此，開發(fā)出了“折疊的位線”結(jié)構(gòu)。
在折疊的位線結(jié)構(gòu)中，兩個互補的位線基本上相互并行地從檢測放大器延伸經(jīng)過相同的陣列。因為基本上對于它們整個的長度，兩個位線相互并行，所以它們拾取相同的噪聲信號，這樣，使得它們連接的檢測放大器能夠具有很好的共模噪聲抑制。因此，具有折疊的位線結(jié)構(gòu)的DRAM更不易于受到噪聲干擾。然而，要求另外的位線延伸經(jīng)過該陣列，增加了每個存儲單元占用的尺寸。實際上，在折疊的位線結(jié)構(gòu)中的存儲單元具有8F2的最小尺寸。
人們已經(jīng)嘗試了通過在同一層將每個互補對的位線垂直分開而不是將它們水平分開，以減少折疊位線存儲單元的最小尺寸。通過垂直地分開位線，被存儲單元占用的區(qū)域可以減少到6F2。然而，很難構(gòu)造雙層位線，因為必須在半導體襯底的表面構(gòu)成大量的元件。在具有折疊位線結(jié)構(gòu)的DRAM中構(gòu)造雙層位線的困難阻礙了它們的廣泛使用。因此，折疊的位線DRAM比相同容量的開放的位線DRAM明顯更大，這樣使得折疊的位線DRAM更昂貴。因此，人們需要的是，能夠更容易地制造具有雙層位線的DRAM，使得能夠以更少的成本來制造具有折疊位線結(jié)構(gòu)的DRAM。
本發(fā)明的概述一種具有折疊的位線結(jié)構(gòu)的DRAM陣列，其被構(gòu)造在硅絕緣體襯底上。該陣列包括雙層位線，所述雙層位線被構(gòu)造在襯底的一個硅部分的若干相對的側(cè)面上。因此，對于每個位線對的位線可以占用相同的軌跡(footprint)，這樣，可以使該陣列較小。連接到多個存儲單元中之每一個的存取晶體管(access transistor)可以連接到兩個位線中任何一個，或者它們可以被交替地連接到這些位線。在每對位線延伸經(jīng)過該陣列時最好至少“絞合”一次，使得它們具有相同的電特性。
附圖的簡單說明

圖1A是根據(jù)本發(fā)明第一實施例的半導體器件在構(gòu)造的中間狀態(tài)中的剖視圖。
圖1B是圖1C所示器件在構(gòu)造的另一個狀態(tài)中的剖視圖。
圖2A是圖2所示器件在構(gòu)造的另一個狀態(tài)中的剖視圖。
圖2B是圖2A所示器件在構(gòu)造的另一狀態(tài)中的剖視圖。
圖3A是圖2B所示器件在構(gòu)造的另一狀態(tài)中的剖視圖。
圖3B是圖3A在構(gòu)造的另一狀態(tài)中的剖視圖。
圖3C是圖3B所示器件在構(gòu)造的另一個狀態(tài)中的剖視圖。
圖4是圖3C所示器件在構(gòu)造的另一個狀態(tài)中的剖視圖。
圖5是圖4所示器件繞水平軸旋轉(zhuǎn)180度的剖視圖。
圖6是圖5所示器件在構(gòu)造的另一個狀態(tài)中的剖視圖。
圖7是圖6所示器件在構(gòu)造的另一個狀態(tài)中的剖視圖。
圖8是圖7所示器件在構(gòu)造的另一個狀態(tài)中的剖視圖。
圖9是本發(fā)明另一個實施例的剖視圖。
圖10是在圖1-8的實施例中可用于“絞合”位線的技術(shù)的一個實施例的等角投影圖。
圖11是一種典型存儲器件的方框圖，該存儲器件包括本發(fā)明實施例的一個或多個存儲陣列。
本發(fā)明的詳細描述集成電路一般構(gòu)造在半導體襯底的表面上。對單晶硅的晶片形式的襯底進行選擇性摻雜，在它的表面形成多層絕緣材料、多晶硅及金屬。最近，人們開發(fā)了新的技術(shù)，在位于絕緣襯底上的一層單晶硅上制造集成電路。這種技術(shù)稱為“硅絕緣體(silicon-on-insulator)”或“SOI”。
SOI制作技術(shù)的出現(xiàn)使得可能在SOI襯底的活性硅區(qū)域的相對各側(cè)面上構(gòu)造元件。根據(jù)本發(fā)明的實施例，DRAM的大多數(shù)元件被構(gòu)造在相鄰于SOI襯底的活性硅層的一個表面，其中包括互補對中的一個位線。該互補對中另一個位線被構(gòu)造在相鄰于活性硅層的相對表面的絕緣材料中。因此，兩個雙層位線都不必被構(gòu)造在活性硅層的相同側(cè)面，這樣，減少了以傳統(tǒng)方式構(gòu)造雙層位線中遇到的構(gòu)造復雜性。以下參照圖1-9，說明在具有折疊的位線結(jié)構(gòu)的DRAM中構(gòu)造雙層位線的技術(shù)的一個實施例。
優(yōu)選實施例的詳細描述本發(fā)明在其范圍最寬的實施例中是提出一種構(gòu)造用于半導體器件的折疊位線陣列中的存儲單元的方法，其中，在襯底上首先形成晶體管陣列。接著，在襯底的一側(cè)構(gòu)成若干電容。然后，在襯底的相對側(cè)面構(gòu)成一對位線導體。電容被電連接到源極和漏極區(qū)域中的一個，而位線被電連接到相應的其它源極和漏極區(qū)域。
這里提到術(shù)語“襯底”和“晶片”，它們應被理解為包括硅絕緣體(SOI)或藍寶石上硅薄膜(silicon-on-sapphire，縮寫SOS)結(jié)構(gòu)、摻雜和未摻雜半導體、通過基區(qū)半導體基底支撐的硅外延層、以及其它半導體結(jié)構(gòu)。另外，當下面描述中提到“襯底”或“晶片”時，可以利用前面的工藝過程步驟，在基區(qū)半導體結(jié)構(gòu)或基底之中或之上構(gòu)成陣列、區(qū)域或結(jié)。另外，該半導體不一定以硅為基底，也可以基于硅一鍺、鍺、磷化銦或砷化鎵。這里所用的術(shù)語“襯底”也可以表示任何類型的普通基區(qū)或基底結(jié)構(gòu)。
再次參照附圖，其中相同的標號表示不同實施例中同樣的元件，圖1A示出在構(gòu)造的中間狀態(tài)中的半導體器件10。根據(jù)本發(fā)明之方法的一個實施例，使用現(xiàn)有技術(shù)中公知的材料和方法，以基本的硅絕緣體(SOI)結(jié)構(gòu)來首先構(gòu)造器件10。圖中示出具有第一硅層14和第二硅層18的硅絕緣體(SOI)襯底12以及在這些硅層之間的絕緣區(qū)域16。絕緣區(qū)域16也可以稱為“箱形”層，并且可以用適當?shù)慕^緣材料如二氧化硅(SiO2)來構(gòu)成。
在SOI形成之后，使用連續(xù)的化學汽相淀積(CVD)、低壓化學汽相淀積(LPCVD)、噴涂和其它公知的處理，接著通過常規(guī)的光刻和蝕刻技術(shù)，晶體管柵層疊(gate stack)20被構(gòu)成在襯底12上的陣列中。例如，每個柵層疊20包括覆蓋層22，如包含氮化物或包含氧化物的材料，其被構(gòu)成在薄的氧化夾層23上。接著，氧化夾層23又形成在導電層24上，導電層24可以包括鎢、硅化鎢或硅化鈷。在可選的多晶硅層26上可以構(gòu)成導電層24?？蛇x的是，多晶硅層26可以摻雜硼、砷或鍺。在某些實施例中，最好在導電層24和多晶硅層26之間包括擴散勢壘層25。擴散勢壘層25將抑制原子從導電層24擴散，并且例如可以用氮化鈦、氮化鉭、鈦鎢合金構(gòu)成。在襯底12的多晶硅層26和硅層18之間是薄柵極氧化層28。組成柵層疊20的所有上述層的厚度可以在幾埃到幾千埃之間變化。
隔離膜30保護柵層疊20的側(cè)面。隔離膜30一般由包含氮的材料如氮化硅(Si3N4)或可替換為由包含氧化物的材料構(gòu)成。隔離膜30一般首先疊加在整個襯底12上，隨后進行內(nèi)刻蝕，并且與柵層疊20部的頂部在同一平面。如下所述，隔離膜使柵層疊20與自調(diào)整接觸蝕刻中使用的材料隔離。隔離膜30的厚度一般為大約幾埃到大約幾百埃的數(shù)量級。除了上述隔離膜30以外，一薄保護絕緣層31可以被形成在柵層疊20的頂部，并且也可以選擇地在襯底12上形成。這個保護層31包括現(xiàn)有技術(shù)公知的適當材料，并且可以例如用原硅酸四乙酯(TEOS)構(gòu)成。
在硅區(qū)域18中形成場氧化區(qū)域32以隔離相鄰的存儲單元。同樣，襯底12的硅區(qū)域18中嵌入的是源極區(qū)域34和漏極區(qū)域36。這種配置僅用于說明，本領(lǐng)域技術(shù)人員應該理解的是，可選的是，區(qū)域34可以用作漏極區(qū)域，而區(qū)域36可以用作源極區(qū)域。源極和漏極區(qū)域可以通過N+和P+雜質(zhì)(例如使用砷、磷、硼離子)的離子注入來構(gòu)成。源極和漏極區(qū)域以及場氧化區(qū)域可以在上述柵層疊的以前或以后構(gòu)成。柵層疊20及源極區(qū)域34和漏極區(qū)域36在本領(lǐng)域中常常被稱為存取晶體管(access transistor)，其中它的柵極構(gòu)成“字線(word line)”。
在本發(fā)明的另一個優(yōu)選實施例中，圖1A所示的源極區(qū)域34和漏極區(qū)域36沒有被過多的摻雜，即沒有N+或P+注入。而是將所有的N+和P+摻雜被去除，并且從N+和/或P+摻雜的多晶硅接觸插頭(contact plug)中獲得N+/P+擴散，如下面描述的，這樣，該實施例可以認為依靠LDD，即低密度擴散。在這個實施例中，本領(lǐng)域的技術(shù)人員應該理解的是，源極區(qū)域34和漏極區(qū)域36也可以單獨或集中稱為未摻雜區(qū)域34、36。
如圖1A所示，使用現(xiàn)有技術(shù)公知的方法，將絕緣層38隨后沉積在柵層疊20以及周圍的元件上。絕緣層部38一般由如硼-磷-硅玻璃(BPSG)的材料構(gòu)成，它是包含硼和磷原子的二氧化硅。如圖1A所示構(gòu)成的襯底用作本發(fā)明不同實施例的構(gòu)成中的基區(qū)結(jié)構(gòu)。
根據(jù)圖1B所示的本發(fā)明第一實施例，隨后使用自調(diào)整接觸蝕刻(SAC)技術(shù)，例如使用干蝕刻技術(shù)，在第一絕緣層38中構(gòu)成接觸開口或通道(via)40。自調(diào)整接觸開口40使用柵層疊20的側(cè)面(被隔離膜30保護)作為向下并且經(jīng)過襯底12的導向部。接觸開口40延伸到襯底12，經(jīng)過源極(未摻雜)區(qū)域34、經(jīng)過硅層18、箱形氧化層(box oxide layer)16，并且停止在硅層14。接觸開口40也可以選擇地延伸到硅層14，如圖1的虛線所示。在接觸開口40構(gòu)成之后，使用現(xiàn)有技術(shù)公知的方法，例如，使用氧(O2)等離子剝離(plasma strip)步驟，將它的側(cè)面和底部選擇地清除任何蝕刻殘余。在清除步驟之后，可能進行金屬噴鍍，例如，使用包含鈦的化合物噴鍍接觸開口40的側(cè)面和/或底部。
現(xiàn)在參照圖2A，至少一個導電插頭41或42隨后設(shè)置在每個接觸開口40中。圖2A示出在它們相應的接觸開口40中的五個導電插頭41、42。每個導電插頭41、42典型地由導電金屬材料形成，或者更優(yōu)選的是多晶硅材料，該材料已經(jīng)被注入或摻雜其他材料，如金屬離子或其它化合物，例如N+和/或P+，并使用砷、磷、硼。如下所述，導電插頭42與源極區(qū)域34一起也可以稱為電容連接插頭，因為每個將最終電連接到一個電容(如下所述)與源極區(qū)域34。導電插頭41可以被稱為位線連接插頭，因為它最終將電連接位線(如下所述)與漏極區(qū)域36。如圖2B所示，在插頭41、42的設(shè)置完成之后，晶片的頂部(包括第一絕緣層38頂部部分以及插頭41、42的相應的頂部部分)可以進行內(nèi)刻蝕，或者使用化學機械平面化(CMP)技術(shù)進行平面化，基本上使其與柵層疊20的頂部成同一平面，如圖2B所示。
現(xiàn)在參照圖3A，圖中示出圖2B所示半導體器件的展開圖，其具有附加的柵層疊20和第二絕緣層44，例如BPSG，它隨后在第一絕緣層38、柵層疊20和電容連接插頭41、42上構(gòu)成。使用如上所述的SAC蝕刻技術(shù)，在第二絕緣層44中構(gòu)成位線接觸開口46。位線接觸開口46在圖3A所示的柵層疊20之間延伸，并且穿過第二絕緣層44和第一絕緣層38，停止在漏極(未摻雜)區(qū)域36上的硅層18的表面。在可選的清除步驟之后，可以采用一種材料(如鈦)，將其涂敷在接觸開口46的內(nèi)表面。這種鈦材料改善了第二絕緣層44內(nèi)隨后所設(shè)置之插頭的附著力。該鈦材料也構(gòu)成兩個導電材料層，在接觸開口底部的硅化鈦(Ti-silicide)和在接觸開口側(cè)面的氮化鈦(Ti-nitrade)。這些包含鈦的材料也有助于使硅襯底18在隨后的插頭設(shè)置期間不被損壞。
另外如圖3B所示，使用現(xiàn)有技術(shù)公知的沉積技術(shù)，將另一個位線接觸插頭48沉積在接觸開口46中。例如，六氟化鎢(WF6)和氫化硅(SiH4)在反應腔中一起反應，接著引入氫氣(H2)來代替耗盡的氫化硅。位線接觸插頭48如同位線接觸插頭41，接觸相應的漏極區(qū)域36。如下面描述的，因為電容將在襯底12的相對側(cè)面上構(gòu)成，位線接觸開口46和插頭48的高度不受電容之高度的影響。換句話說，接觸開口46和隨后放置的插頭48的深度將與電容高度無關(guān)，這樣不必如這些電容一樣高。另外，在隨后的電容構(gòu)成期間，自調(diào)整接觸開口40和46以及插頭42和48將被保護，即不被影響或破壞。
同樣在圖3B中示出附加的外圍插頭50、52、54和56，其中包括與包含鎢的位線接觸插頭48基本相同或類似的材料。插頭50和52延伸經(jīng)過第二絕緣層44和第一絕緣層38，并且停止在襯底12的硅層18的表面。如圖3B所示，插頭54和56延伸到它們相應的柵層疊20并且經(jīng)過導電覆蓋層22，停止在多晶硅層24。(在先前的照相和蝕刻步驟期間，絕緣覆蓋層31已經(jīng)被去除，未示出)。
現(xiàn)在參照圖3C，布線連接或位線導體58在位線接觸插頭48和相應插頭50、52、54及56上構(gòu)成。通過在插頭構(gòu)成期間延伸鎢噴鍍，每個布線連接58可以與它們相應的插頭整體形成，以覆蓋第二絕緣層44，并且可以完成布線連接58的布線圖。另一方式是，相應的插頭50、52、54和56的頂部以及第二絕緣層44相應的深度可以被內(nèi)刻蝕，或者使用CMP技術(shù)進行平面化，如上所述。接著，使用與用于構(gòu)成插頭基本上相同或類似的材料和方法，例如包含鎢的材料，布線連接或位線導體50可以隨后在相應的插頭上構(gòu)成。
現(xiàn)在參照圖4，第三絕緣層60例如BPSG，在第二絕緣層60之頂部上構(gòu)成，它覆蓋在整個半導體陣列上并且有效地“遮蓋”了這些電連接。
現(xiàn)在參照圖5，整個半導體器件10隨后被翻轉(zhuǎn)或“倒轉(zhuǎn)”，最好近似于180度。就在倒轉(zhuǎn)之前或之后，使用公知的半導體晶片接合技術(shù)，將處理器層(handler layer)62粘接或接合到第三絕緣層60。另外如圖5示出的，通過如上所述的蝕刻或CMP方法以及通過切割，當前倒轉(zhuǎn)的硅層14被隨后去除。這個步驟將當前倒轉(zhuǎn)的電容連接插頭42與當前倒轉(zhuǎn)的箱形氧化層16的頂部成一平面，因此，至少暴露出電容連接插頭42的頂部部分。
如圖6所示，第四絕緣層64(例如BPSG)隨后在箱形氧化層16和電容連接插頭42上構(gòu)成。以后，使用現(xiàn)有技術(shù)公知的方法，將第四絕緣層64蝕刻，并且電容開口67被構(gòu)成向下到電容連接插頭42的暴露的表面。然后，電容板68在開口67的每一個中構(gòu)成，并且經(jīng)過電容連接插頭42電連接到晶體管柵層疊20的源極區(qū)域34。如圖6所示，使用標準的蝕刻技術(shù)，在與位線連接插頭41對準的第四絕緣層64中構(gòu)成位線接觸開口70。如鈦的材料可以用于涂敷在接觸開口70的內(nèi)部，以改進接觸開口70內(nèi)放置的導電材料插頭72的附著力。通過常規(guī)的裝置將插頭72放置在開口中，使得它電連接到位線連接接觸插頭41。
如圖7所示，一層介質(zhì)材料80(如氮化硅)被沉積在電容板68和絕緣層64的暴露表面。注意介質(zhì)材料80在接觸插頭72處凹進。一層導電材料82(如多晶硅)隨后被沉積在介質(zhì)材料80上面，以構(gòu)成一個單元平板。注意導電材料82也終止而達不到插頭72。適當?shù)慕^緣材料84隨后沉積在導電材料82上。在與位線接觸插頭72對準中，在蝕刻對準位線接觸插頭72的接觸開口88之前，最好采用CMP使材料84平面化。
應該理解的是，用于插頭72的接觸開口70和用于接觸插頭90的接觸開口88可以采用其它的手段來形成。例如，開口70、88可以在絕緣材料64、89已被沉積之后，通過單個蝕刻來構(gòu)成。
如圖8所示，通過適當?shù)氖侄危S后在接觸開口88中構(gòu)成位線接觸插頭90。然后在位線接觸插頭90的頂部構(gòu)成位線導體96。如上面對于導體58和接觸插頭48的描述，通過適當?shù)氖侄慰梢詫w96與接觸插頭90整體形成。最后，使用上述材料和方法，在絕緣層80上構(gòu)成另一個絕緣層100(例如BPSG)。
圖9示出本發(fā)明另一個實施例。這第二實施例的構(gòu)造與圖1-8的實施例的構(gòu)造相同，直至并包括圖6所示的步驟。以后，代替構(gòu)成如圖7所示的接觸插頭72，將接觸開口108在絕緣材料64中進行蝕刻，短接觸插頭110和位線導體112在與接觸插頭49對準的電容板68之間構(gòu)成。以后，絕緣材料116被沉積在接觸開口108的剩余部分。然后，如圖8所示，這些元件的剩余部分被基本形成。
應該理解的是，也可以使用本發(fā)明的其它實施例。例如參照圖9，電容板68可以通過一層絕緣材料(未示出)與絕緣區(qū)域16分開，并且位線可以被這種絕緣材料遮蓋。因此，位線導體可以位于電容板68的下面。
如現(xiàn)有技術(shù)可以理解的，對于DRAM的操作，重要的是存儲器陣列的互補位線具有相同的電特性，包括相同的電容。然而，所公開實施例中的位線是固有非對稱的，因為它們位于襯底12的相對側(cè)面上。由于這個原因，如圖10所示，位線可以周期性地“絞合”。因此，在存儲器陣列一個部分中的位線導體120可以連接到該陣列不同部分的位線導體124，反之亦然。參照圖10，位線導體120被分開以構(gòu)成兩個上位線部分128a、128b。類似地，下位線導體124被分開以構(gòu)成兩個下位線部分130a、130b。一個通道被構(gòu)成且被填充，以構(gòu)成導電插頭136，它從位線部分128a、經(jīng)過襯底10·延伸到位線部分130b。第二通道被構(gòu)成且被填充，以構(gòu)成導體插頭138，它從位線部分128b，延伸到襯底上構(gòu)成的導體140。導體140具有U形配置，它旁路導電插頭136并且隨后延伸在位線部分130a上。一個通道填滿導電材料以形成插頭150，它從U形導體140延伸到位線部分130a。這樣，插頭138、150和導體140將位線部分128b連接到位線部分130a。當位線經(jīng)過一個陣列存儲單元延伸時可以用這種方式絞合一次或多次，使得兩個位線具有相同的電特性。
圖11示出存儲器器件200，它使用本發(fā)明實施例的存儲陣列202。存儲器器件200包括命令譯碼器206，它經(jīng)過命令總線208接收存儲命令并且產(chǎn)生相應的控制信號。一個行或列地址經(jīng)過地址總線220施加于存儲器器件200，并且分別由一行地址譯碼器224或一列地址譯碼器228來譯碼。檢測放大器230連接到陣列202，以將讀取數(shù)據(jù)提供到數(shù)據(jù)輸出緩存器234，接著，該緩存器將讀出數(shù)據(jù)施加于數(shù)據(jù)總線240。寫入數(shù)據(jù)經(jīng)過數(shù)據(jù)輸入緩存器244施加于存儲陣列。緩存器234、244包括數(shù)據(jù)路徑。
如上所述，可以理解的是，雖然這里為了說明，已經(jīng)描述了本發(fā)明具體實施例，但是可以進行各種修改而不背離本發(fā)明的精神和范圍。因此，本發(fā)明僅僅由附加的權(quán)利要求書來限制。
權(quán)利要求
1.一種動態(tài)隨機存取存儲器(“DRAM”)陣列，被構(gòu)造在硅絕緣體(“SOI”)襯底上，包括多個存儲單元，相鄰于襯底的活性硅層的第一表面排列成行和列；多個位線對，它們沿著存儲單元的每一列延伸，相鄰于該活性硅層的第一表面構(gòu)造每對的第一位線的至少一部分，以及相鄰于該活性硅層的第二表面構(gòu)造每對的第二位線的至少一部分，第二表面相對于第一表面；以及多個存取晶體管，被構(gòu)造在活性硅層中，每一列中的存取晶體管中的每一個連接在相應的存儲單元和相應的位線對之第一和第二位線中的一個之間。
2.如權(quán)利要求1所述的DRAM陣列，其中，每對的第一和第二位線被分為相互電隔離的至少第一和第二部分，并且其中該DRAM陣列還包括一對導體，對于多個位線對的每一個，該對導體延伸經(jīng)過SOI襯底的活性硅層，用于每對的第一導體將第一位線的第一部分連接到第二位線的第二部分，用于每對的第二導體將第一位線的第二部分連接到第二位線的第一部分。
3.如權(quán)利要求1所述的DRAM陣列，其中，每一列中的多個存取晶體管連接到相應的位線對的第一位線。
4.如權(quán)利要求1所述的DRAM陣列，其中，每一列中的至少一些存取晶體管連接到相應的位線對的第二位線。
5.如權(quán)利要求1所述的DRAM陣列，其中，每一列中交替的存取晶體管被連接到相應的位線對的第一位線，并且該列中剩余的存取晶體管被連接到該位線對的第二位線。
6.如權(quán)利要求1所述的DRAM陣列，還包括多個場氧化區(qū)域，它們構(gòu)成在活性硅層中以將至少一些存取晶體管相互隔離。
7.如權(quán)利要求1所述的DRAM陣列，其中，該SOI襯底包括處理器晶片。
8.如權(quán)利要求7所述的DRAM陣列，其中，所述存儲單元包括在一層絕緣材料上構(gòu)造的相應的存儲單元電容。
9.如權(quán)利要求7所述的DRAM陣列，其中，每對的第二位線構(gòu)造在一層絕緣材料中。
10.如權(quán)利要求7所述的DRAM陣列，其中，第一和第二位線中的一個被構(gòu)造在該處理器晶片和該活性硅層之間。
11.一種動態(tài)隨機存取存儲器(“DRAM”)陣列，被構(gòu)造在半導體襯底上，包括多個存儲單元，相鄰于半導體襯底的第一表面排列成行和列；多個位線對，它們沿著存儲單元的每一列延伸，相鄰于半導體襯底之第一表面構(gòu)造每對的第一位線的至少一部分，以及相鄰于半導體襯底之第二表面構(gòu)造每對的第二位線的至少一部分，第二表面相對于第一表面；以及多個存取晶體管，被構(gòu)造在半導體襯底中，每一列中的存取晶體管的每一個連接在相應的存儲單元和相應位線對的第一及第二位線中一個之間。
12.如權(quán)利要求11所述的DRAM陣列，其中，每對的第一和第二位線被分為相互電隔離的至少第一和第二部分，并且其中該DRAM陣列還包括一對導體，該對導體對于多個位線對的每一個、延伸經(jīng)過半導體襯底，用于每對的第一導體將第一位線的第一部分連接到第二位線的第二部分，用于每對的第二導體將第一位線的第二部分連接到第二位線的第一部分。
13.如權(quán)利要求11所述的DRAM陣列，其中，每一列中的多個存取晶體管連接到相應的位線對的第一位線。
14.如權(quán)利要求11所述的DRAM陣列，其中，每一列中的至少一些存取晶體管連接到相應的位線對的第二位線。
15.如權(quán)利要求11所述的DRAM陣列，其中，每一列中的交替的存取晶體管連接到相應的位線對中第一位線，并且該列中剩余的存取晶體管連接到該位線對的第二位線。
16.如權(quán)利要求11所述的DRAM陣列，還包括多個場氧化區(qū)域，它們被構(gòu)成在半導體襯底中，以使至少一些存取晶體管相互隔離。
17.如權(quán)利要求11所述的DRAM陣列，其中，該半導體襯底包括硅絕緣體(“SOI”)襯底。
18.一種動態(tài)隨機存取存儲器(“DRAM”)陣列，被構(gòu)造在硅絕緣體(“SOI”)襯底上，包括DRAM陣列，包括相鄰于該襯底的活性硅層的第一表面、排列成行和列的多個存儲單元；多個位線對，沿著存儲單元的每一列延伸，相鄰于活性硅層之第一表面構(gòu)造每對的第一位線的至少一部分，以及相鄰于活性硅層之第二表面構(gòu)造每對的第二位線的至少一部分，第二表面相對于第一表面；多個存取晶體管，被構(gòu)造在該活性硅層中，每一列中的存取晶體管的每一個連接在相應的存儲單元和相應的位線對的第一及第二位線中一個之間。多個檢測放大器，連接到相應的位線對的第一和第二位線；一行地址譯碼器，用于選擇對應于一行地址的一行存儲單元；一列地址譯碼器，用于選擇對應于一列地址的一列存儲單元；一個數(shù)據(jù)路徑，連接在用于選擇列的檢測放大器和該DRAM的外部數(shù)據(jù)終端之間；以及一個命令譯碼器，響應于施加在該DRAM的存儲命令而產(chǎn)生控制信號。
19.如權(quán)利要求18所述的DRAM，其中，每對的第一和第二位線被分為相互電隔離的至少第一和第二部分，并且其中該DRAM陣列還包括一對導體，該對導體對于多個位線對的每一個、延伸經(jīng)過SOI襯底的活性硅層，用于每對的第一導體將第一位線的第一部分連接到第二位線的第二部分，用于每對的第二導體將第一位線的第二部分連接到第二位線的第一部分。
20.如權(quán)利要求18所述的DRAM，其中，每一列中的多個存取晶體管連接到相應位線對的第一位線。
21.如權(quán)利要求18所述的DRAM，其中，每一列中的至少一些存取晶體管連接到相應位線對的第二位線。
22.如權(quán)利要求18所述的DRAM，其中，每一列中的交替的存取晶體管連接到相應位線對的第一位線，并且該列中剩余的存取晶體管連接到該位線對的第二位線。
23.如權(quán)利要求18所述的DRAM，還包括多個場氧化區(qū)域，它們被構(gòu)成在該活性硅層中，以使至少一些存取晶體管相互隔離。
24.如權(quán)利要求18所述的DRAM，其中，該SOI襯底包括處理器晶片。
25.如權(quán)利要求18所述的DRAM，其中，所述位線中的一個被構(gòu)造在該處理器晶片和該活性硅層之間。
26.一種構(gòu)造排列成行和列的DRAM陣列的方法，包括提供一個覆蓋半導體材料的絕緣材料的襯底；構(gòu)造沿著該DRAM陣列的相應列延伸的多個位線對之每一對的第一位線，該第一位線被構(gòu)造在該襯底的一個側(cè)面；構(gòu)造用于DRAM陣列之每一列的多個存儲單元，相鄰于相對該襯底之一個側(cè)面的襯底表面構(gòu)造這些存儲單元；構(gòu)造用于每個存儲單元的存取晶體管，所述存取晶體管被構(gòu)造在該半導體材料中；構(gòu)造多個位線對之每一對的第二位線，所述第二位線被構(gòu)造在該襯底的另一個側(cè)面；以及將每列中的存取晶體管連接到沿著相應列延伸的第一及第二位線中的一個。
27.如權(quán)利要求26所述的方法，其中，構(gòu)造相鄰于襯底表面的存儲單元的步驟包括在絕緣材料的襯底上沉積導電材料以構(gòu)成單元板；在單元板的至少若干部分上沉積介質(zhì)材料；在介質(zhì)材料上構(gòu)成多個導電結(jié)構(gòu)以構(gòu)成多個存儲單元電容；以及采用絕緣材料涂敷所述導電結(jié)構(gòu)。
28.如權(quán)利要求26所述的方法，其中，構(gòu)造多個位線對之每一對的第二位線的步驟包括在半導體材料層上沉積絕緣材料；以及在對應于第二位線的布線圖中所沉積的絕緣材料上沉積導電材料。
29.如權(quán)利要求26所述的方法，其中，將每一列中的存取晶體管連接到第一和第二位線中的一個的步驟包括在每一列中的存取晶體管和相應的第二位線之間形成一個通道；在所述通道中放置導電材料，從而將每一列中的存取晶體管連接到相應的第二位線。
30.如權(quán)利要求26所述的方法，其中，將每一列中的存取晶體管連接到第一和第二位線中的一個的步驟包括在每一列中交替的存取晶體管和相應的第二位線之間構(gòu)成第一組通道；在每一列中的剩余的存取晶體管和相應的第一位線之間構(gòu)成第二組通道；在所述通道中放置導電材料，從而將每一列中的存取晶體管交替地連接到第一和第二位線。
31.如權(quán)利要求26所述的方法，還包括當所述位線延伸經(jīng)過該陣列時，對于每一列的第一和第二位線絞合至少一次。
32.如權(quán)利要求26所述的方法，還包括構(gòu)造場氧化區(qū)域，其相鄰于至少一些存取晶體管，以使存取晶體管相互電隔離。
全文摘要
一種具有雙層位線的DRAM，被構(gòu)造在硅絕緣體“SOI”襯底(12)上。更具體地說，每個互補位線對的位線位于SOI襯底的相對側(cè)面。在一個實施例中，在存儲單元電容(67，68)之間形成位線，在第二實施例中，位線形成在這些電容上。
文檔編號H01L21/3205GK1449579SQ01814947
公開日2003年10月15日 申請日期2001年8月30日 優(yōu)先權(quán)日2000年8月31日
發(fā)明者布倫特·基斯, 查爾斯·H·丹尼森 申請人:米克倫技術(shù)公司