專利名稱：Mtj mram串并行體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及磁阻隨機(jī)訪問存儲(chǔ)器(MRAM)，尤其涉及磁隧道結(jié)(MTJ)MRAM陣列和連接陣列的具體體系結(jié)構(gòu)。
背景技術(shù)：
磁阻隨機(jī)訪問存儲(chǔ)器(MRAM)的體系結(jié)構(gòu)由多個(gè)存儲(chǔ)器單元或存儲(chǔ)器單元陣列，和多個(gè)數(shù)元(digit)與位(bit)線交點(diǎn)組成。通常使用的磁阻存儲(chǔ)器單元由磁隧道結(jié)(MTJ)，隔離晶體管和數(shù)元與位線的交點(diǎn)組成。隔離晶體管通常是n溝道場效應(yīng)晶體管(FET)。互連堆疊將隔離晶體管連接到MTJ器件，位線(bit line)和被用來產(chǎn)生用于對MRAM單元進(jìn)行編程的磁場部分的數(shù)元線(digit line)。
MTJ存儲(chǔ)器單元通常包含形成弱電接觸的非磁性導(dǎo)體，栓固磁層，位于栓固層上的隧道屏蔽層和位于隧道屏蔽層上的自由磁層，其中隧道屏蔽層與自由磁層有上部接觸。
磁材料栓固層具有始終指向相同方向的磁向量。自由層的磁向量自由指向2個(gè)方向中的任意一個(gè)，但是受到層的物理尺寸的限制。以將其連接到電路中的方式使用MTJ單元，使得電流從各層中的一個(gè)通過單元垂直流動(dòng)到其它層。MTJ單元可以被電等效地表示成電阻器，并且電阻的大小取決于磁向量的取向。本領(lǐng)域的技術(shù)人員可以理解，當(dāng)磁向量未對齊(指向相反方向)時(shí)，MTJ單元具有相對較高的電阻，當(dāng)磁向量對齊時(shí)，MTJ單元具有相對較低的電阻。
當(dāng)然期望具有盡可能低的低電阻(向量對齊)和遠(yuǎn)高于低電阻的高電阻(向量未對齊)，使得可以在相關(guān)電子電路中方便地檢測到變化。高和低電阻之間的差通常被稱作磁比(MR)，該磁比(MR)具有通常被表示成百分比(％)的差，此后表示成MR％。
在1998年3月31日發(fā)布，標(biāo)題為″Multi-Layer MagneticTunneling Junction Memory Cells″的專利5,702,831中可以發(fā)現(xiàn)關(guān)于MTJ存儲(chǔ)器單元的制造和操作的更多信息，這里參考引用了該專利。
位線通常與MTJ單元陣列的各個(gè)列相關(guān)，而數(shù)元線與陣列的各個(gè)行相關(guān)。位線和數(shù)元線被用來單獨(dú)尋址陣列中的單元，以便在陣列中對信息進(jìn)行讀取和編程，或者進(jìn)行存儲(chǔ)。通過傳遞預(yù)定電流穿過在選定單元相交的數(shù)元與位線，實(shí)現(xiàn)選定單元的編程。標(biāo)準(zhǔn)存儲(chǔ)器體系結(jié)構(gòu)存在若干問題，包括高編程或讀取電流，編程期間單元之間的間隔不足，因長和/或高電阻位和數(shù)元線而難以探測電阻變化，以及速度不佳(通常在讀取存儲(chǔ)的數(shù)據(jù)時(shí))。

發(fā)明內(nèi)容
于是，期望提供克服某些或所有這樣的問題的MRAM存儲(chǔ)器體系結(jié)構(gòu)。


通過下面參照附圖的詳細(xì)描述，本領(lǐng)域的技術(shù)人員可以容易地明白本發(fā)明的具體目的和優(yōu)點(diǎn)，其中圖1是公共并行體系結(jié)構(gòu)中連接的MTJ存儲(chǔ)器陣列的示意圖，其中省略了部分MTJ存儲(chǔ)器陣列；圖2是圖解行和列連接的現(xiàn)有技術(shù)MTJ存儲(chǔ)器陣列的示意圖，其中省略了部分MTJ存儲(chǔ)器陣列；圖3是本發(fā)明串并行體系結(jié)構(gòu)中連接的MTJ存儲(chǔ)器陣列的示意圖，其中省略了部分MTJ存儲(chǔ)器陣列；圖4是一部分MTJ陣列的剖視圖，其中圖解了在半導(dǎo)體基底上集成控制電子器件的金屬化層和通孔；圖5是本發(fā)明串并行體系結(jié)構(gòu)中連接的圖4的MTJ存儲(chǔ)器陣列的等距視圖，其中省略了部分MTJ存儲(chǔ)器陣列；圖6是MTJ RAM的示意圖，包含用于讀取/編程串并行體系結(jié)構(gòu)的電路；圖7圖解了引入圖6體系結(jié)構(gòu)的MTJ存儲(chǔ)器陣列的例子；圖8是MTJ RAM的示意圖，包含用于讀取/編程串并行體系結(jié)構(gòu)的其它電路；而圖9是根據(jù)本發(fā)明的另一個(gè)MTJ存儲(chǔ)器陣列體系結(jié)構(gòu)的示意圖。
具體實(shí)施例方式
參照圖1，其中圖解了公共并行體系結(jié)構(gòu)中連接的MTJ存儲(chǔ)器陣列10的示意圖。在說明書中，為了簡化附圖和說明，將MTJ存儲(chǔ)器單元描述成簡單電阻器或可變電阻器。圖1中圖解了陣列10中的單列MTJ存儲(chǔ)器單元，因?yàn)槠渌髁信c此類似并且不需要單獨(dú)描述。單列包含位線11，位線11被連接到該列中各個(gè)MTJ單元12的一個(gè)端子。各個(gè)MTJ單元具有控制晶體管14，控制晶體管14被連接到第二端子和公共接點(diǎn)，例如接地端。于是，列中的各個(gè)MTJ單元12及其相關(guān)的控制晶體管14在位線11和接地端之間并聯(lián)。沿著MTJ單元的行延伸的字線WL0、WL1、WL2等等連接到行中的各個(gè)晶體管14的柵極。
為了讀取存儲(chǔ)數(shù)據(jù)的位，激活列選晶體管(未示出)以選擇具體的列，并且激活選定字線以導(dǎo)通具體晶體管14。由于只激活與選定MTJ單元12相關(guān)的具體晶體管14，只有選定MTJ單元連接到選定位線11。通常在讀取操作期間，會(huì)激活第一位線11并且接著從WL0至WLn對字線進(jìn)行順序采樣。當(dāng)在隨機(jī)訪問存儲(chǔ)器(RAM)中使用這個(gè)體系結(jié)構(gòu)時(shí)，通過選擇適當(dāng)?shù)奈痪€和字線可以尋址選定位。這個(gè)體系結(jié)構(gòu)的問題是，訪問存儲(chǔ)數(shù)據(jù)的速度相對較慢，并且MTJ陣列沒有必要地變大。
在美國專利5,894,447公開的體系結(jié)構(gòu)中，如圖2所示，列中的各個(gè)MTJ單元與其相關(guān)的控制晶體管并聯(lián)。在這個(gè)體系結(jié)構(gòu)中，在列位線和接地端之間，列中的各個(gè)MTJ單元與其相關(guān)的控制晶體管并聯(lián)，并且MTJ單元組與附加的組選晶體管串聯(lián)。組選晶體管的柵極按行連接到組選線路。
為了讀取存儲(chǔ)數(shù)據(jù)的位，激活列選晶體管(未示出)以選擇具體的位線。除了與選定MTJ單元相關(guān)的字線之外，激活選定組線路，并且激活該組中的所有字線。于是，該組中除了與選定MTJ單元相關(guān)的晶體管之外的所有晶體管均被導(dǎo)通，以充當(dāng)該組中所有MTJ單元上的短路，除了選定MTJ單元之外。由于除了選定MTJ單元之外的所有MTJ單元在其上均具有短路(導(dǎo)通晶體管)，所以只會(huì)采樣未短路選定MTJ單元的電阻。
編程字線與行中的各個(gè)MTJ單元相關(guān)。在圖2的體系結(jié)構(gòu)的編程操作中，通常如上面的讀取操作中所描述的，選定MTJ單元，并且通過相關(guān)的編程字線將編程電流提供給選定MTJ單元。相關(guān)位線和字線中的電流的組合在選定MTJ單元產(chǎn)生磁場，該磁場使自由磁層中的磁向量指向正確方向。這類體系結(jié)構(gòu)的一個(gè)主要問題是，字線和某些情況下的位線在集成電路中被形成為多晶硅。多晶硅組成的線路具有相對較高的電阻，并且大增加了讀取和編程操作期間所需的功率。并且，由于高電阻以及MTJ單元和長線路導(dǎo)致相對較高電容的事實(shí)，各個(gè)單元的RC時(shí)間常數(shù)相對較高，從而大大降低了操作速度。
現(xiàn)在參照圖3，其中圖解了本發(fā)明的串并行體系結(jié)構(gòu)的示意圖。為了便于理解只圖解了MTJ陣列的單列15，單列15具有MTJ存儲(chǔ)器單元18的2個(gè)串聯(lián)組16和17。各個(gè)MTJ存儲(chǔ)器單元18包含與控制晶體管并聯(lián)的磁隧道結(jié)。列15包含全局位線19，并且各個(gè)單元組16和17的MTJ單元18在全局位線19和諸如地電壓的基準(zhǔn)電壓之間串聯(lián)。通過組選晶體管28將各個(gè)單元組16和17并聯(lián)到全局位線19。陣列的列中的對應(yīng)組選晶體管28按行連接，并且存儲(chǔ)器單元18按行排列，其中存儲(chǔ)器單元18中的控制晶體管的控制電極被控制線按行連接，控制線此后被稱作字線。
這里應(yīng)當(dāng)特別注意，始終只有選定的單元組16或17連接到全局位線19。于是，與參照圖1圖解的體系結(jié)構(gòu)相比，大大降低了位線電容。這種位線電容的急劇降低大大改進(jìn)了具有串并行體系結(jié)構(gòu)的MTJRAM的操作。
由于各個(gè)單元組以類似方式工作和構(gòu)成，這里只詳細(xì)描述組16。組16具有第一MTJ單元20，第一MTJ單元20的一端被連接到接地端，并且控制晶體管21與第一MTJ單元20并聯(lián)。第二MTJ單元22的一端被連接到MTJ單元20的相對端，并且控制晶體管23與第二MTJ單元22并聯(lián)。第三MTJ單元24的一端被連接到MTJ單元22的相對端，并且控制晶體管25與第三MTJ單元24并聯(lián)。第四MTJ單元26的一端被連接到MTJ單元24的相對端，并且控制晶體管27與第四MTJ單元26并聯(lián)。組選晶體管28將第四MTJ單元26的相對端連接到全局位線19?？刂凭w管21、23、25和27的控制端子被連接到字線WL0至WLn-1。
在半導(dǎo)體基底35上制造整個(gè)MTJ存儲(chǔ)器陣列和相關(guān)電子電路。參照圖4，其中的剖視解了將圖3的控制電子器件和MTJ單元集成到半導(dǎo)體基底35上的金屬化層和通孔。使用標(biāo)準(zhǔn)半導(dǎo)體技術(shù)在基底35中形成控制晶體管21、23、25和27和選擇晶體管28。形成字線WL0至WLn-1，并且字線WL0至WLn-1充當(dāng)控制晶體管21、23、25和27的控制終端，其中字線WL0至WLn-1連續(xù)進(jìn)出附圖以形成字線。在相同的金屬化步驟中形成位選線BS，并且位選線BS充當(dāng)選擇晶體管28的柵極端子。
在后續(xù)金屬化步驟中形成通孔和互連線路(被圖解成T形結(jié)構(gòu))，以便將MTJ單元20、22、24和26互連到位線19，并且互連到相關(guān)控制晶體管21、23、25和27的相對端子。在后續(xù)金屬化步驟中形成編程字線36至39，以便其位置分別接近MTJ單元20、22、24和26。在最終的金屬化步驟中，通常以垂直于編程字線的方式形成列線或全局位線19，其中MTJ單元的每個(gè)行(或列)有一個(gè)列線或全局位線19。這里應(yīng)當(dāng)理解，由于每個(gè)單元組16、17等等被串聯(lián)到位線19，從而連接列中的所有MTJ單元組，所以各個(gè)位線19可以被稱作全局位線。
有關(guān)圖4中圖解的結(jié)構(gòu)的構(gòu)造和操作的附加信息，參見與本申請同時(shí)提交、授權(quán)給相同受讓人、標(biāo)題為″High Density MRAM CellArray″的待審專利申請，這里參考引用了該專利申請。在圖4圖解的具體實(shí)施例中，編程字線36-39分別位于MTJ單元20、22、24和26下面，使得列線19的位置可以更加接近MTJ單元20、22、24和26，從而降低所需的編程電流，以及和相鄰行(或列)的磁相互作用。
另外參照圖5，其中圖解了圖4的MTJ存儲(chǔ)器陣列的等距視圖。如圖4所示，在晶體管21、23、25和27的形成期間形成字線WL0至WLn-1。由于制造這類晶體管時(shí)通常使用的具體工藝，柵極和字線由摻雜多晶硅組成。如上所述，問題在于，多晶硅具有相對較高的電阻并且大大增加了所需的工作功率，從而降低了MTJ存儲(chǔ)器陣列的操作速度。在許多集成電路中，通過使柵極和字線金屬化，即短接多晶硅字線和附加金屬線來減輕該問題。然而這種字線短接大大增加了MTJ單元結(jié)構(gòu)(MTJ單元和相關(guān)的控制晶體管)和尺寸。控制晶體管柵極上的字線短接需要若干附加的掩模和蝕刻步驟，并且難以控制，使得制程中的附加步驟和所有后續(xù)步驟需要附加的芯片成本。
在圖4和5圖解的實(shí)施例中，通過按照分離開的間隔將金屬編程字線36、37、38和39分別連接到多晶硅字線WL0至WLn-1，克服了短接問題。在圖5中將這些分隔連接圖解成通孔42。由于編程字線36、37、38和39是金屬線并且與多晶硅字線WL0至WLn-1平行，分隔連接大大降低了多晶硅字線WL0至WLn-1的電阻。此外，由于位置、尺寸等等與金屬化柵極的形成相比不太嚴(yán)格，編程字線36、37、38和39的形成比短接多晶硅字線WL0至WLn-1更加簡單。
現(xiàn)在參照圖6，其中的示意解了MTJ RAM 50，MTJ RAM50被連接在根據(jù)本發(fā)明的串并行體系結(jié)構(gòu)中，并且包含用于讀取/編程MTJ存儲(chǔ)器陣列51的電路。陣列51包含多個(gè)在并聯(lián)單元52中連接并且按行和列排列的MTJ單元和相關(guān)的控制晶體管。n個(gè)單元52構(gòu)成的組與位選晶體管串聯(lián)成局部位線，其例子如虛線和附圖標(biāo)記55所示。各個(gè)列包含多個(gè)組55，其中局部位線并聯(lián)到全局位線BL0至BL3。這里應(yīng)當(dāng)注意，以類似于其它列的方式構(gòu)成中央定位的列，但是全局位線因?yàn)橄旅娼忉尩脑虮槐硎境葿Lref。
位線編程電流開關(guān)57被連接到各個(gè)全局位線BL0至BL3的一端和編程電流電路58，位線編程電流開關(guān)57的構(gòu)造產(chǎn)生或吸收位線中的編程電流。全局位線BLref不被連接到編程電流電路58，因?yàn)槿治痪€BLref不被編程，而是作為固定基準(zhǔn)。全局位線BL0至BL3的相對端被連接到位線選擇電路59，位線選擇電路59具有與之相連的列解碼電路60，而列解碼電路60用于選擇全局位線BL0至BL3中的具體一個(gè)?；鶞?zhǔn)位線BLref的另一端被連接到基準(zhǔn)數(shù)據(jù)線62，而基準(zhǔn)數(shù)據(jù)線62被連接到比較器63和64的負(fù)輸入。
位線選擇電路59的第一輸出被連接到接點(diǎn)66，接點(diǎn)66被連接到編程電流電路67，而編程電流電路67的構(gòu)造在位線BL0和BL1中產(chǎn)生或吸收編程電流(與電路58相反)。接點(diǎn)66還被連接到比較器63的正輸入。電路59將接點(diǎn)66連接到全局位線BL0或BL1中的選定一個(gè)，使得在比較器63中將選定全局位線上的電壓與全局位線BLref上的電壓相比較。類似地，位線選擇電路59的第二輸出被連接到接點(diǎn)68，接點(diǎn)68被連接到編程電流電路69，而編程電流電路69的構(gòu)造在位線BL2和BL3中產(chǎn)生或吸收編程電流(與電路58相反)。
接點(diǎn)68還被連接到比較器64的正輸入。電路59將接點(diǎn)68連接到全局位線BL2或BL3中的選定一個(gè)，使得在比較器64中將選定全局位線上的電壓與全局位線BLref上的電壓相比較。
除了如上所述按列和組排列之外，各個(gè)組中的并聯(lián)單元52和位選晶體管按行排列。各個(gè)行的位選晶體管具有選擇線SS0至SS3，選擇線SS0至SS3將晶體管的柵極連接到序列選擇電路70，序列選擇電路70由序列解碼電路71控制。各個(gè)行的并聯(lián)單元52具有與其相關(guān)的數(shù)元(字編程)線，所有數(shù)元線在一端連接到數(shù)元線電流吸收器72。并且，各個(gè)行的并聯(lián)單元52具有字線WL0至WLn，字線WL0至WLn被連接到單元52中各個(gè)控制晶體管的柵極。字線WL0至WLn的相對端通過字/數(shù)元線選擇電路75連接到電流源77，字/數(shù)元線選擇電路75由行解碼器76控制。如上所述，字線WL0至WLn按照分離開的間隔分別被連接到相關(guān)數(shù)元線DL0至DLn。
另外參照圖7，其中圖解了類似于上述MTJ RAM 50的MTJRAM 80。在這個(gè)例子中，RAM 80包含512列MTJ單元和4個(gè)基準(zhǔn)列81。各個(gè)基準(zhǔn)列81的位置使得每邊有64列，并且其連接方式使得各個(gè)基準(zhǔn)列81充當(dāng)其左邊64列的基準(zhǔn)，及其右邊64列的基準(zhǔn)。諸如供電電流變化、處理變化、溫度跟蹤處理、電壓和溫度變化的因素均可以導(dǎo)致信號(hào)損失。由于結(jié)合圖6描述的體系結(jié)構(gòu)，左邊64列中的選定MTJ單元及其右邊64列中的并聯(lián)晶體管的任何變化所表現(xiàn)的程度會(huì)與字/數(shù)元線上相同行的基準(zhǔn)MTJ單元基本相同。一旦變化被差動(dòng)提供給比較器，它們會(huì)被看作共模并且被拒絕。
如圖2所示，串連MTJ單元的一個(gè)主要缺點(diǎn)是難以獲得數(shù)據(jù)的差動(dòng)檢測。這種困難的主要原因是，根據(jù)正在訪問的MTJ單元，MTJ單元組中各個(gè)單元的電壓會(huì)略微改變。理論上，各個(gè)MTJ單元上具有相等的電壓降，然而在實(shí)際微制程中是不可能的。
通過將MTJ單元與位置和選定MTJ單元相同的MTJ基準(zhǔn)單元產(chǎn)生的固定基準(zhǔn)相比較，結(jié)合圖6描述的體系結(jié)構(gòu)克服了這個(gè)問題。由于選定MTJ單元和基準(zhǔn)MTJ單元的相對位置，基準(zhǔn)會(huì)基本固定，并且可以相對精確地得到數(shù)據(jù)的差動(dòng)檢測。
此外，通過MTJ單元上施加的偏壓確定MTJ單元上的電壓，該電壓則控制MR。重要的是，選定和基準(zhǔn)MTJ單元在其上具有非常接近的偏置電壓。由于選定和基準(zhǔn)MTJ單元在選定和基準(zhǔn)列中占據(jù)相同的位置，在結(jié)合圖6描述的體系結(jié)構(gòu)中實(shí)現(xiàn)了這個(gè)要求。數(shù)據(jù)線和位線上引入的任何輸入噪聲會(huì)出現(xiàn)在基準(zhǔn)和位線上，并且會(huì)被比較器作為共模而拒絕，對于低頻噪聲尤其是這樣。
現(xiàn)在參照圖8，其中圖解了MTJ RAM 85的示意圖。除了在第一數(shù)據(jù)輸出(接點(diǎn)66)和比較器63之間包含電流傳感器86之外，RAM 85類似于圖6的RAM 50。并且，電流傳感器87被包含在第二數(shù)據(jù)輸出(接點(diǎn)68)和比較器64之間，電流傳感器88被連接在位線BLref的末端和比較器63和64的負(fù)輸入之間。電流傳感器86、87和88類似于2000年3月31日提交、授權(quán)給相同受讓人、標(biāo)題為″Current Conveyor andMethod for Readout of MTJ Memories″的待審專利申請09/540794中描述的電流傳送器，這里參考引用了該專利申請。由于電流傳送器，電路操作和輸出信號(hào)獨(dú)立于所有處理、供電、溫度和MTJ電阻條件。并且，由于電流傳送器，數(shù)據(jù)線或位線上的電壓擺動(dòng)被實(shí)際消除，使得讀取處理的速度大大提高。此外，電流傳送器充當(dāng)電流電壓轉(zhuǎn)換器，從而改進(jìn)了操作，并且電壓被放大，從而改進(jìn)了讀取特性。
參照圖9，其中圖解了本發(fā)明的MTJ存儲(chǔ)器陣列的另一個(gè)體系結(jié)構(gòu)100。在這個(gè)實(shí)施例中，MTJ陣列和行電子器件基本上類似于結(jié)合圖6公開的結(jié)構(gòu)。體系結(jié)構(gòu)100的差別在于列電子器件的連接和讀取存儲(chǔ)數(shù)據(jù)的方法。為了便于理解，MTJ陣列包含8個(gè)列101-108。
列101-108的各個(gè)全局位線的上端被連接到開關(guān)晶體管，并且8個(gè)開關(guān)晶體管在這里形成由讀/寫電路RW控制的位線編程電流開關(guān)110。開關(guān)110被用來將列101、103、105和107的全局位線連接到編程電流產(chǎn)生/吸收電路112，并且將列102、104、106和108的全局位線連接到編程電流產(chǎn)生/吸收電路114。讀/寫電路RW控制產(chǎn)生/吸收電路112和114。
列101-108的各個(gè)全局位線的低端被連接到另一個(gè)開關(guān)晶體管，并且8個(gè)開關(guān)晶體管在這里形成位線選擇電路115。選擇電路115被用來將列101、103、105和107的全局位線連接到編程電流產(chǎn)生/吸收電路117，并且將列102、104、106和108的全局位線連接到編程電流產(chǎn)生/吸收電路118。產(chǎn)生/吸收電路117與產(chǎn)生/吸收電路112配合工作，并且產(chǎn)生/吸收電路118與產(chǎn)生/吸收電路114配合工作，以便向列101-108提供讀取和適當(dāng)?shù)木幊屉娏?。比較器電路120具有第一輸入終端121，第一輸入終端121通過選擇電路115連接到列101、103、105和107的全局位線的低端。比較器電路120具有第二輸入端子122，第二輸入端子122通過選擇電路115連接到列102、104、106和108的全局位線的低端。
列解碼電路125被連接到選擇電路115，使得接近但具有不同電流源的2個(gè)列和不同的輸出電路被同時(shí)激活。例如在這個(gè)實(shí)施例中，來自解碼電路125的第一輸出信號(hào)Y0激活列101和102的全局位線的低端上的開關(guān)晶體管。來自解碼電路125的第二輸出信號(hào)Y1激活列103和104的全局位線的低端上的開關(guān)晶體管。來自解碼電路125的第三輸出信號(hào)Y3激活列105和106的全局位線的低端上的開關(guān)晶體管。來自解碼電路125的第四輸出信號(hào)Y4激活列107和108的全局位線的低端上的開關(guān)晶體管。
于是，在讀取操作期間，接近的2個(gè)列同時(shí)被連接到比較器120的相對輸入端子。比較器120接著差動(dòng)比較相關(guān)列對中存儲(chǔ)的位。由于MTJ陣列的串并行連接，各個(gè)列實(shí)際可以具有任何數(shù)量的局部位線，并且各個(gè)局部位線實(shí)際可以包含任何數(shù)量的串聯(lián)MTJ單元。在這個(gè)例子中，一個(gè)列(例如列101)中的各個(gè)MTJ單元具有的數(shù)據(jù)會(huì)與相關(guān)列(在這個(gè)例子為列102)中對應(yīng)MTJ單元中存儲(chǔ)的的數(shù)據(jù)相對。由于2個(gè)相對存儲(chǔ)位的差動(dòng)比較，可用于讀取的信號(hào)量值被有效加倍，其原因是不必象在具有非差動(dòng)檢測的MRAM存儲(chǔ)器中那樣將可用信號(hào)分成2個(gè)以建立基準(zhǔn)水平。并且，由于非常接近并且比較單元的特性相同，2個(gè)相互比較的MTJ單元之間的失配會(huì)非常小。此外，由于變化和公共噪聲會(huì)出現(xiàn)在兩個(gè)列上，從而被差動(dòng)比較器120處理成共模，所以差動(dòng)比較對相關(guān)列中開關(guān)晶體管之間的變化，以及電壓溫度變化和公共噪聲不敏感。
在這里的公開內(nèi)容中，術(shù)語″列″和″行″被用來描述具體的取向。然而應(yīng)當(dāng)理解，這些術(shù)語僅用于幫助理解所描述的具體結(jié)構(gòu)，并不對本發(fā)明產(chǎn)生限制。本領(lǐng)域的技術(shù)人員可以理解，列和行可以方便地互換，并且在這里的公開內(nèi)容中，這些術(shù)語是可互換的。例如位線、字線、數(shù)元線、選擇線、編程線路等等的各種線路的具體名稱是僅用于幫助說明的通用名稱，并不對本發(fā)明產(chǎn)生限制。
于是公開了新穎和改進(jìn)的MTJ RAM體系結(jié)構(gòu)。新穎和改進(jìn)的體系結(jié)構(gòu)使得RAM的可靠操作成為可能。此外，由于MTJ陣列中各個(gè)位的布局，單元尺寸較小，從而導(dǎo)致較高密度的陣列。并且由于新穎的字和數(shù)元線連接，操作速度大大提高，并且工作功率被降低。
雖然已經(jīng)示出和描述了本發(fā)明的具體實(shí)施例，然而本領(lǐng)域的技術(shù)人員會(huì)想到其它修改和改進(jìn)。因此應(yīng)當(dāng)理解，本發(fā)明不局限于示出的具體形式，我們期望通過所附權(quán)利要求書覆蓋不偏離本發(fā)明的宗旨和范圍的所有修改。
權(quán)利要求
1.一種磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，包括按行和列排列的存儲(chǔ)器單元陣列，各個(gè)存儲(chǔ)器單元包含并聯(lián)的磁隧道結(jié)和控制晶體管，各個(gè)控制晶體管包含控制端子；控制線，被連接到控制晶體管行中各個(gè)控制晶體管的控制端子；金屬編程線路，延伸以鄰近行中的各個(gè)磁隧道結(jié)；和多個(gè)通孔，按照分離開的間隔將金屬編程線路連接到控制線。
2.如權(quán)利要求1所述的磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，其中在半導(dǎo)體基底中形成控制晶體管，并且與控制晶體管的控制端子整體形成控制線。
3.如權(quán)利要求2所述的磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，其中控制線由摻雜多晶半導(dǎo)體材料組成。
4.如權(quán)利要求1所述的磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，其中存儲(chǔ)器單元陣列包含多個(gè)列，各個(gè)列包含被連接到控制電路的全局位線，各個(gè)列包含多個(gè)存儲(chǔ)器單元組，各個(gè)組包含串聯(lián)在全局位線和基準(zhǔn)電壓之間的多個(gè)存儲(chǔ)器單元以形成局部位線，其中各個(gè)局部位線包含控制晶體管。
5.如權(quán)利要求4所述的磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，其中局部位線中的控制晶體管按行排列，并且各個(gè)控制晶體管包含控制端子，各個(gè)行的控制晶體管具有選擇線，選擇線連接到行中的各個(gè)控制晶體管的控制端子和控制電路。
6.如權(quán)利要求5所述的磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，還包含具有比較器和開關(guān)電路的輸出電路，其中比較器具有一對輸入端子，開關(guān)電路將2個(gè)不同列分別連接到輸入端子對，以便差動(dòng)比較來自2個(gè)不同列的輸出信號(hào)。
7.如權(quán)利要求5所述的磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，其中存儲(chǔ)器單元的包含全局位線和局部位線的基準(zhǔn)列被連接以提供基準(zhǔn)信號(hào)輸出，輸出電路包含第一和第二比較器電路，第一和第二比較器電路均具有被連接以接收基準(zhǔn)信號(hào)輸出的第一輸入端子，和被連接以接收來自基準(zhǔn)列各個(gè)相對端上的至少一個(gè)全局位線的數(shù)據(jù)輸出信號(hào)的第二輸入端子。
8.如權(quán)利要求7所述的磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，其中存儲(chǔ)器單元陣列包含多個(gè)分離開的存儲(chǔ)器單元基準(zhǔn)列，各個(gè)存儲(chǔ)器單元基準(zhǔn)列提供基準(zhǔn)信號(hào)輸出，輸出電路被連接以便比較各個(gè)基準(zhǔn)列的第一側(cè)上的多個(gè)全局線路的數(shù)據(jù)輸出信號(hào)與基準(zhǔn)信號(hào)，和各個(gè)基準(zhǔn)列的各個(gè)基準(zhǔn)列的第二側(cè)上的多個(gè)全局線路，并且比較各個(gè)基準(zhǔn)列的第二側(cè)上的多個(gè)全局線路的數(shù)據(jù)輸出信號(hào)與基準(zhǔn)信號(hào)。
9.一種磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，包括按行和列排列的存儲(chǔ)器單元陣列，各個(gè)存儲(chǔ)器單元包含并聯(lián)的磁隧道結(jié)和控制晶體管，各個(gè)控制晶體管包含控制端子；存儲(chǔ)器單元陣列，包含多個(gè)列，各個(gè)列包含被連接到控制電路的全局位線，各個(gè)列還包含多個(gè)存儲(chǔ)器單元組，各個(gè)組包含串聯(lián)在全局位線和基準(zhǔn)電壓之間的多個(gè)存儲(chǔ)器單元以形成局部位線，其中各個(gè)局部位線包含控制晶體管；存儲(chǔ)器單元基準(zhǔn)列，包含全局位線和局部位線，被連接以提供基準(zhǔn)信號(hào)輸出；和輸出電路，包含第一和第二比較器電路，第一和第二比較器電路均具有被連接以接收基準(zhǔn)信號(hào)輸出的第一輸入端子，和被連接以接收來自基準(zhǔn)列各個(gè)相對端上的至少一個(gè)全局位線的數(shù)據(jù)輸出信號(hào)的第二輸入端子，第一比較器電路比較來自基準(zhǔn)列一端上的全局位線的數(shù)據(jù)輸出信號(hào)與基準(zhǔn)信號(hào)輸出，第二比較器電路比較來自基準(zhǔn)列相對端上的全局位線的數(shù)據(jù)輸出信號(hào)與基準(zhǔn)信號(hào)輸出。
10.一種磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，包括按行和列排列的存儲(chǔ)器單元陣列，各個(gè)存儲(chǔ)器單元包含并聯(lián)的磁隧道結(jié)和控制晶體管，各個(gè)控制晶體管包含控制端子；存儲(chǔ)器單元陣列，包含多個(gè)存儲(chǔ)器單元列，各個(gè)列包含被連接到控制電路的全局位線，各個(gè)列還包含多個(gè)存儲(chǔ)器單元組，各個(gè)組包含串聯(lián)在全局位線和基準(zhǔn)電壓之間的多個(gè)存儲(chǔ)器單元以形成局部位線，其中各個(gè)局部位線包含控制晶體管；存儲(chǔ)器單元列中的一個(gè)，連接成基準(zhǔn)列，包含全局位線和局部位線，基準(zhǔn)列還被連接以便從基準(zhǔn)列的選定局部位線提供基準(zhǔn)信號(hào)輸出；局部位線中的按行排列的控制晶體管，各個(gè)控制晶體管包含控制端子，各個(gè)行的控制晶體管具有選擇線，選擇線連接到行中的各個(gè)控制晶體管的控制端子和控制電路，以選擇各個(gè)全局位線和基準(zhǔn)列的局部位線；和輸出電路，包含第一和第二比較器電路，第一和第二比較器電路均具有被連接以接收基準(zhǔn)信號(hào)輸出的第一輸入端子，和被連接以接收來自基準(zhǔn)列各個(gè)相對端上的至少一個(gè)全局位線的數(shù)據(jù)輸出信號(hào)的第二輸入端子，第一比較器電路比較來自基準(zhǔn)列一端上的全局位線的數(shù)據(jù)輸出信號(hào)與基準(zhǔn)信號(hào)輸出，第二比較器電路比較來自基準(zhǔn)列相對端上的全局位線的數(shù)據(jù)輸出信號(hào)與基準(zhǔn)信號(hào)輸出。
11.一種磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，包括按行和列排列的存儲(chǔ)器單元陣列，各個(gè)存儲(chǔ)器單元包含并聯(lián)的磁隧道結(jié)和控制晶體管，各個(gè)控制晶體管包含控制端子；存儲(chǔ)器單元陣列，包含多個(gè)存儲(chǔ)器單元列，各個(gè)列包含被連接到控制電路的全局位線，各個(gè)列還包含多個(gè)存儲(chǔ)器單元組，各個(gè)組包含串聯(lián)在全局位線和基準(zhǔn)電壓之間的多個(gè)存儲(chǔ)器單元以形成局部位線，其中各個(gè)局部位線包含控制晶體管；局部位線中的按行排列的控制晶體管，各個(gè)控制晶體管包含控制端子，各個(gè)行的控制晶體管具有選擇線，選擇線連接到行中的各個(gè)控制晶體管的控制端子和控制電路，以選擇各個(gè)全局位線的局部位線；和包含列選電路和差動(dòng)比較器電路的輸出電路，差動(dòng)比較器電路具有第一輸入端子和第二輸入端子，第一輸入端子通過列選電路連接以接收來自第一全局位線的第一數(shù)據(jù)輸出信號(hào)，第二輸入端子通過列選電路連接以接收來自第二全局位線的第二數(shù)據(jù)輸出，比較器電路差動(dòng)比較第一和第二數(shù)據(jù)輸出信號(hào)。
全文摘要
一種磁隧道結(jié)隨機(jī)訪問存儲(chǔ)器體系結(jié)構(gòu)，其中存儲(chǔ)器單元陣列(18)按行和列(15)排列，各個(gè)存儲(chǔ)器單元包含并聯(lián)的磁隧道結(jié)(20、22、24、26)和控制晶體管(21、23、25、27)?？刂凭€(WL)被連接到控制晶體管行中各個(gè)控制晶體管的柵極，延伸以鄰近各個(gè)磁隧道結(jié)的金屬編程線路(36－39)通過通孔按照分離開的間隔被連接到控制線。此外，各個(gè)列中的存儲(chǔ)器單元組(16、17)串聯(lián)以形成局部位線，局部位線并聯(lián)到全局位線(19)。通過使用中央定位的列提供基準(zhǔn)信號(hào)，讀取串并行結(jié)構(gòu)，并且將來自基準(zhǔn)列的各側(cè)上的列的數(shù)據(jù)與基準(zhǔn)信號(hào)相比較，或者差動(dòng)比較接近的2個(gè)列。
文檔編號(hào)H01L43/08GK1524269SQ01815003
公開日2004年8月25日 申請日期2001年8月24日 優(yōu)先權(quán)日2000年8月28日
發(fā)明者彼得·K·納吉, 馬克·德和雷拉, 馬克·杜爾拉姆, 彼得 K 納吉, 德和雷拉, 杜爾拉姆 申請人:摩托羅拉公司