專利名稱：高電壓自定位mos元件的集成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及一種CMOS制造工藝，更具體而言，本發(fā)明涉及一種在一低電壓CMOS制作工藝中制造一高電壓自定位MOS晶體管的方法，并涉及一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括該種與低電壓CMOS元件集成的高電壓自定位MOS晶體管。
如此一來，饋電電壓及信號(hào)電壓也得以降低。對(duì)于數(shù)字元件，這樣可以節(jié)約電力，因此頗為有益。然而，在模擬應(yīng)用(例如，混合信號(hào)與射頻(RF)應(yīng)用)中，可能需要一動(dòng)態(tài)電壓，而使用該種低電壓CMOS制造工藝卻不能得到這種動(dòng)態(tài)電壓。
如果在一常規(guī)低電壓CMOS制造工藝中增加附加工藝步驟，則有可能采用一BiCMOS制造工藝，在同一芯片上制造低電壓晶體管及高電壓晶體管，但是與常規(guī)CMOS制造技術(shù)相比，此種制造工藝將更加復(fù)雜，由此也將更為昂貴。
另一解決方案是采用一種雙柵極CMOS制造工藝，其包括使用兩種不同的柵極氧化物制造CMOS裝置。一具有一較厚柵極氧化物的元件能夠耐受較高的電壓，但是該種制造工藝也比較復(fù)雜，況且，由于如此厚的柵極氧化物會(huì)降低高頻性能，因此，在例如射頻應(yīng)用中，使用此種類型MOS器件可能很難獲得極佳的性能。
在H.Ballan等人所著“采用標(biāo)準(zhǔn)CMOS技術(shù)的高電壓裝置及電路(High voltage devices and circuits in standard CMOStechnologies)”(Kluwer Academic Publishers，1999年)第78-91頁中，介紹了另外一種將高電壓元件的制造結(jié)合在一低電壓CMOS制造工藝中的方法，該方法在高電壓元件內(nèi)使用一LOCOS氧化物以提高其穿透電壓。溝道區(qū)及其長(zhǎng)度在多晶硅沉積及蝕刻之前進(jìn)行界定。該種方法的一缺陷在于溝道不能自定位。
此外，橫向自定位DMOS結(jié)構(gòu)已結(jié)合進(jìn)CMOS制造工藝流程中，但是溝道區(qū)從例如柵極結(jié)構(gòu)的邊緣擴(kuò)散。這種方法需要一附加退火步驟，而退火步驟并非始終需要，因?yàn)樵谠S多制造工藝中熱堆積是極其有限的。此外，由于最高溝道摻雜可在最接近源極區(qū)域處自動(dòng)獲得，因此無法在溝道區(qū)域中獲得最佳摻雜梯度。
頒予S.T.Hsu等人的第US 5,891,782號(hào)美國專利和WO95/26045專利(A.S derb rg等人)曾揭示若干利用一傾斜注入形成溝道區(qū)的方法。然而，由此產(chǎn)生的結(jié)構(gòu)不能允許在漏極與柵極之間施加高電壓，而在許多應(yīng)用中無法接受這種限制。此外，這些設(shè)計(jì)非常依賴于晶體管結(jié)構(gòu)在襯底上的定向方式，從而使制造工藝進(jìn)一步復(fù)雜化。
本發(fā)明的另一目的在于提供一種方法，該方法能夠制成一種在例如穿透電壓及噪聲級(jí)方面具有極佳性能的高電壓MOS晶體管。
本發(fā)明的再一目的在于提供一種方法，該方法能夠制成用于數(shù)字及模擬射頻(RF)應(yīng)用的集成電路。
本發(fā)明的還有一目的在于提供一種方法，該方法易于實(shí)施并可實(shí)現(xiàn)較高的制造效率。
從這一方面而言，本發(fā)明的一個(gè)特別的目的在于提供一種方法，該種方法可在一常規(guī)低電壓CMOS制造工藝中增加最少的附加步驟。
根據(jù)本發(fā)明的一個(gè)方面，本發(fā)明中的上述目的可通過下列一種方法得以實(shí)現(xiàn)提供一半導(dǎo)體襯底；利用離子注入在該襯底中形成高電壓NMOS晶體管及低電壓PMOS晶體管的n阱區(qū)；利用離子注入在該襯底中形成低電壓NMOS晶體管的p阱區(qū)；并在該襯底上及/或襯底內(nèi)形成隔離區(qū)，以在橫向上對(duì)晶體管進(jìn)行相互隔離并在高電壓NMOS晶體管中界定一電壓分布區(qū)。該隔離區(qū)一般為L(zhǎng)OCOS或淺槽隔離(STI)。此外，通過下列方式分別生成高電壓NMOS晶體管和低電壓NMOS及PMOS晶體管的柵極區(qū)在襯底上形成一相應(yīng)的薄柵極氧化物；在其上沉積一導(dǎo)電性或半導(dǎo)電性材料層；將該材料層制成圖案以形成相應(yīng)的柵極區(qū)。高電壓NMOS晶體管的柵極區(qū)即部分地形成于界定電壓分布區(qū)的隔離區(qū)上。
隨后，在襯底中形成高電壓NMOS晶體管的p型摻雜溝道區(qū)，其自定位于高電壓NMOS晶體管柵極區(qū)的邊緣。依據(jù)本發(fā)明，該p型摻雜溝道區(qū)通過經(jīng)由一掩模進(jìn)行離子注入的方法形成，其中離子注入在一相對(duì)于襯底表面法線傾斜某一角度的方向上進(jìn)行，以便生成部分位于高電壓NMOS晶體管柵極區(qū)之下的溝道區(qū)。
最后，通過生成離子注入p+區(qū)形成低電壓PMOS晶體管的漏極區(qū)及源極區(qū)；通過生成離子注入n+區(qū)形成高電壓及低電壓NMOS晶體管的漏極區(qū)及源極區(qū)，其中高電壓NMOS晶體管的源極區(qū)生成于p型摻雜溝道區(qū)內(nèi)部。
根據(jù)本發(fā)明的另一方面，本發(fā)明提供了一種將一高電壓PMOS晶體管與一低電壓NMOS晶體管及一低電壓PMOS晶體管集成在一芯片上的相應(yīng)方法。
根據(jù)本發(fā)明的另一方面，一種將一高電壓NMOS晶體管與一低電壓NMOS晶體管在一MOS制造工藝(例如CMOS，BiMOS，或NMOS制造工藝)中集成的方法包括下列步驟提供一半導(dǎo)體襯底；利用離子注入在該襯底中形成高電壓NMOS晶體管的n阱區(qū)；利用離子注入在該襯底中形成低電壓NMOS晶體管的一p阱區(qū)；在該襯底之上或該襯底中形成隔離區(qū)，以在橫向上對(duì)晶體管進(jìn)行相互隔離并在高電壓NMOS晶體管中界定一電壓分布區(qū)；通過下列方式分別生成高電壓NMOS晶體管及低電壓NMOS晶體管的柵極區(qū)在襯底上形成一相應(yīng)的薄柵極氧化物，在其上沉積一層導(dǎo)電性或半導(dǎo)電性材料，將該材料層制成圖案以形成相應(yīng)的柵極區(qū)，從而使高電壓NMOS晶體管的柵極區(qū)部分地形成于界定電壓分布區(qū)的隔離區(qū)之上；在襯底中形成高電壓NMOS晶體管的一p型摻雜溝道區(qū)，其自定位于高電壓NMOS晶體管柵極區(qū)的邊緣；并通過生成離子注入n+區(qū)形成高電壓及低電壓NMOS晶體管的源極區(qū)及漏極區(qū)，其中高電壓NMOS晶體管的源極區(qū)生成于p型摻雜溝道區(qū)內(nèi)。依據(jù)本發(fā)明，在襯底中形成高電壓NMOS晶體管的一p型摻雜溝道區(qū)(其自定位于高電壓NMOS晶體管柵極區(qū)的邊緣)的步驟通過經(jīng)由一掩模進(jìn)行離子注入的方法實(shí)施，其中所述離子注入在一相對(duì)于襯底表面法線傾斜某一角度的方向上進(jìn)行，從而生成部分位于高電壓NMOS晶體管柵極區(qū)之下的所述p型摻雜溝道區(qū)。
本發(fā)明的一優(yōu)點(diǎn)在于通過僅增加一掩模步驟和一離子注入步驟即可將經(jīng)過改良的高電壓及低電壓元件結(jié)合在單一MOS制造工藝中。
此外，僅采用離子注入方法形成溝道區(qū)，即可很好地界定溝道長(zhǎng)度。
通過在若干不同方向(例如，四個(gè)方向)上進(jìn)行傾斜離子注入，可使高電壓NMOS晶體管在芯片上的定向不再重要。
本發(fā)明的其它優(yōu)點(diǎn)及特征將在后面的具體實(shí)施例詳細(xì)說明中予以揭示。


圖1-12為經(jīng)放大的截面示意圖，其顯示處于本發(fā)明第一具體實(shí)施例各制造工藝步驟中的一半導(dǎo)體結(jié)構(gòu)的一部分；圖13為一經(jīng)放大的截面示意圖，其顯示處于本發(fā)明第二具體實(shí)施例一特定制造工藝步驟中的一半導(dǎo)體結(jié)構(gòu)的一部分。
參照附圖1-12，該些附圖對(duì)第一發(fā)明性具體實(shí)施例的一n阱CMOS制造工藝進(jìn)行了示意性說明。該制造工藝包括將一高電壓NMOS(HVNMOS)晶體管分別與一低電壓NMOS(LVNMOS)晶體管及一低電壓PMOS(LVPMOS)晶體管集成在一起。
一標(biāo)準(zhǔn)n阱CMOS制造工藝的原材料為一高阻性p型襯底1。一完整硅晶片的加工步驟很多，但實(shí)際上，這些步驟可歸納為本文所描述的示意性模塊。此處所考慮的技術(shù)是一種采用一個(gè)多晶硅層與兩個(gè)金屬層的n阱CMOS制造工藝?；局圃旃に囆枰褂檬€(gè)掩模設(shè)置互補(bǔ)器件，并使用一個(gè)附加掩模將一高電壓NMOS晶體管的形成納入該流程中。另外，還有可實(shí)現(xiàn)其它模擬特點(diǎn)的其它選擇方案，此處不再贅述。
如圖1所示，n阱注入階段從氧化物2的生長(zhǎng)開始，接著是掩模3界定n阱的位置；在此前已除去光致抗蝕劑的位置上，對(duì)氧化物進(jìn)行蝕刻；在完成氧化物蝕刻之后，生長(zhǎng)一薄緩沖氧化物5以對(duì)硅表面進(jìn)行保護(hù)，并且實(shí)施一磷注入7。
此后，實(shí)施一磷擴(kuò)散階段，以獲得如圖2所示的n阱9。擴(kuò)散一般分兩個(gè)步驟進(jìn)行，第一個(gè)步驟在一非氧化性環(huán)境(例如N2)中進(jìn)行，隨后在干燥O2環(huán)境中進(jìn)行一擴(kuò)散階段，以增大n阱深度。
在n阱擴(kuò)散階段之后，初始氧化物受到徹底蝕刻，并在一干燥O2環(huán)境中生成一新的薄氧化物層11。此后沉積一初始氮化物層13，并通過一對(duì)應(yīng)掩模(圖中未顯示)界定有源區(qū)15，由此移除這些區(qū)域之外的氮化物，并在一最終步驟中徹底移除光致抗蝕劑。由此生成的結(jié)構(gòu)如圖3所示。
互補(bǔ)低電壓MOS晶體管相互之間及其與高電壓NMOS晶體管之間的隔離采用一個(gè)場(chǎng)摻雜掩模及兩種不同的p型注入。因此，光致抗蝕劑首先在掩模區(qū)之外受到蝕刻，此后使用硼進(jìn)行一“溝道截?cái)唷弊⑷?。在該步驟完成之后，使用第二高能硼注入劑量(稱為p阱注入17)。應(yīng)注意，氮化物13(該位置處的光致抗蝕劑已移除)并非對(duì)第二高能注入完全透明，如圖4所示。在該區(qū)域中，硼濃度一般可在0.4微米深度處達(dá)到約每立方厘米2.5×1016的峰值。
在實(shí)現(xiàn)隔離后，即刻移除剩余光致抗蝕劑，但在一10000埃場(chǎng)氧化物(LOCOS)19的生長(zhǎng)過程中保留氮化物13。該生長(zhǎng)一般分兩個(gè)步驟進(jìn)行，第一個(gè)步驟在一N2環(huán)境中進(jìn)行，第二個(gè)步驟則在一濕H2O環(huán)境中進(jìn)行。由此生成的場(chǎng)氧化物形狀如圖5所示。應(yīng)注意，一場(chǎng)氧化物也在左側(cè)的n阱9內(nèi)生長(zhǎng)，其將用作高電壓NMOS晶體管中的一電壓分布區(qū)。
應(yīng)了解，采用淺槽隔離(STI)也可實(shí)現(xiàn)同樣良好的隔離。因此，所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)不難理解，可加入淺槽隔離區(qū)以代替LOCOS隔離，以此對(duì)當(dāng)前所述制造工藝進(jìn)行改變。
作為另一替代方案，高電壓NMOS晶體管內(nèi)用作電壓分布區(qū)的隔離區(qū)可以是一低摻雜n-區(qū)，而用于隔離晶體管的隔離區(qū)可以是一LOCOS氧化物區(qū)或STI區(qū)。
還應(yīng)了解，n阱、p阱及橫向隔離區(qū)的形成順序并不重要，只要由此獲得的結(jié)構(gòu)具有被隔離區(qū)隔離的n阱及p阱即可。
在完成場(chǎng)氧化物生長(zhǎng)之后，移除初始氮化物層并對(duì)緩沖氧化物進(jìn)行蝕刻，參見圖5。應(yīng)注意，在熱氧化過程中，n阱深度增加約1微米且p阱及“溝道截?cái)唷弊⑷氲呐饾舛确逯狄话阍?-2微米深度范圍中降低至每立方厘米1016。
在完成場(chǎng)氧化物生長(zhǎng)之后，下一步驟包括分別生長(zhǎng)、沉積柵極氧化物及多晶硅柵極。在一干燥O2環(huán)境中生長(zhǎng)一薄柵極氧化物21。當(dāng)柵極氧化物生長(zhǎng)完成后，進(jìn)行一低能硼注入23以調(diào)整器件的閾值電壓。顯然，該低能注入受到場(chǎng)氧化物的阻擋，從而使Vt調(diào)整僅局限在如圖6所示的柵極氧化物區(qū)之下。或者，使用兩個(gè)獨(dú)立的掩模及注入步驟(分別針對(duì)NMOS及PMOS)實(shí)現(xiàn)Vt調(diào)整。該種替代方法可在優(yōu)化制造工藝時(shí)提供更大的靈活性。
在完成該步驟之后，進(jìn)行一2000-4000埃多晶硅層沉積及摻雜。通過對(duì)應(yīng)的掩模界定柵極，該掩模允許對(duì)多晶硅層進(jìn)行蝕刻。最后，移除多晶硅柵極區(qū)域外的光致抗蝕劑并對(duì)柵極氧化物進(jìn)行蝕刻。由此得到的結(jié)構(gòu)如圖7所示。此處，25表示高電壓NMOS晶體管的柵極多晶硅，27表示低電壓NMOS晶體管的柵極多晶硅，29則表示低電壓PMOS晶體管的柵極多晶硅。
應(yīng)了解，柵極結(jié)構(gòu)也可采用除多晶硅之外的其它材料制成的層。
下一步驟是在襯底中形成高電壓NMOS晶體管的p型摻雜溝道區(qū)31，其自定位于高電壓NMOS晶體管柵極區(qū)的邊緣。依據(jù)本發(fā)明，該結(jié)構(gòu)之上可布置一掩模33以專門保護(hù)相應(yīng)晶體管的漏極區(qū)。在結(jié)束該掩模步驟之后，進(jìn)行硼(或其它p型摻雜劑，例如BF2、BF3或鋁，或銦)的離子注入35。如圖8所示，離子注入35在一與襯底表面法線呈一傾斜角度α的方向上進(jìn)行。采用該種方式，p型摻雜溝道區(qū)31可部分地形成于高電壓NMOS晶體管的柵極區(qū)25之下，而無需使用一擴(kuò)散步驟。
最佳的摻雜縱向分布(dope profile)應(yīng)當(dāng)均質(zhì)，或者最好在最接近漏極區(qū)域處具有最高摻雜濃度，以便實(shí)現(xiàn)良好的AC性能并降低噪聲級(jí)。因此，以10-300千電子伏特的能量注入每平方厘米1012-1015的硼(或其它p型摻雜劑)較佳。注入方向相對(duì)于法線入射的角度α的可變范圍為15度至75度。
在進(jìn)行高能注入的情況下，可能存在摻雜劑穿透柵極多晶硅層25的危險(xiǎn)。為降低這種危險(xiǎn)，可將多晶硅掩模保留在多晶硅之上，并隨后再將注入掩模布置在該多晶硅掩模之上，然后，通過這兩個(gè)掩模(圖中未顯示)進(jìn)行注入。注入完成后，同時(shí)移除這兩個(gè)掩模。
或者，或另外，可形成較厚的柵極多晶硅層(厚于常規(guī)柵極多晶硅層)，從防止摻雜劑穿透多晶硅或至少降低穿透程度。在該種情況下，柵極多晶硅的厚度將取決于離子注入能量。
第三替代方案(圖中未顯示)是形成一多層?xùn)艠O結(jié)構(gòu)，這種結(jié)構(gòu)尤其包括一多晶硅層及一個(gè)對(duì)于多晶硅具有高蝕刻選擇性(high etchselectivity)的材料層。此后，可按上述相同的方式界定該柵極結(jié)構(gòu)，然后移除柵極掩模。之后將溝道注入掩模布置于該結(jié)構(gòu)之上并進(jìn)行注入。該多層?xùn)艠O結(jié)構(gòu)可在注入過程中有效阻止任何離子穿透柵極結(jié)構(gòu)。隨后，移除注入掩模并視需要移除由高蝕刻選擇性材料制成的附加?xùn)艠O結(jié)構(gòu)層。該后一種材料可以是包含磷的沉積氧化物(該種材料相對(duì)于多晶硅及非摻雜氧化物均具有高蝕刻選擇性)。
通過傾斜離子注入33形成p型摻雜溝道區(qū)31，可以實(shí)現(xiàn)該溝道區(qū)的準(zhǔn)確及精確界定，進(jìn)而可以控制高電壓NMOS晶體管的穿透電壓及噪聲性能。
如果在多個(gè)方向(每一方向均傾斜于襯底表面法線)上進(jìn)行離子注入，則無需知道高電壓元件在襯底上的定向。較佳的方法是，在圍繞襯底表面法線對(duì)稱分布的四個(gè)不同方向上進(jìn)行離子注入。
通過這種方式，可以在同一芯片上制成若干具有不同定向的上述高電壓NMOS晶體管，由此可顯著降低對(duì)集成電路設(shè)計(jì)的要求。
接下來要做的是形成源極區(qū)及漏極區(qū)。因此，下列步驟(如圖9及圖10所示)與源極及漏極擴(kuò)散的注入相關(guān)。
首先，形成一間隔氧化物(spacer oxide)36或氮化物。在完成p+擴(kuò)散的注入掩模37的界定之后，注入硼。由此，可獲得低電壓PMOS晶體管的p+摻雜型源極區(qū)39及漏極區(qū)41。然后，移除光致抗蝕劑并對(duì)n+擴(kuò)散注入的掩模43進(jìn)行界定。然后，注入磷(或As或Sb)，以形成低電壓NMOS晶體管的n+摻雜型源極區(qū)45與漏極區(qū)47及高電壓NMOS晶體管的源極區(qū)49及漏極區(qū)51。
在完成漏極及源極注入步驟之后，徹底移除光致抗蝕劑，沉積第一SiO2并使其致密化。然后，界定源極、漏極及襯底觸點(diǎn)的掩模，并對(duì)氧化物進(jìn)行蝕刻。該步驟的結(jié)果如圖11所示，其中經(jīng)過蝕刻的SiO2以53表示。
在沉積第一SiO2之前，可以利用例如一Salicid制造工藝(自定位硅化物工藝)對(duì)源極區(qū)/漏極區(qū)及柵極區(qū)進(jìn)行硅化，在該制造工藝中，在裸露的硅及多晶硅區(qū)域上會(huì)形成一硅化物，即一金屬-硅化合物(圖中未顯示)。由于該硅化物可借助于先前形成的間隔氧化物或氮化物進(jìn)行自定位，因此源極/漏極及柵極電阻被降低至最小。
在SiO2開口后，進(jìn)行一鋁層沉積，并界定用于金屬層蝕刻的互連掩模，由此生成的結(jié)構(gòu)如圖12所示，其中經(jīng)蝕刻的金屬層以55表示。在上述工作完成后，移除光致抗蝕劑以實(shí)施后續(xù)步驟，后續(xù)步驟涉及第二金屬層(圖中未顯示)的沉積。在完成第一金屬層沉積并之后進(jìn)行完化學(xué)平面化工藝之后，沉積第二SiO2。然后，界定通孔掩模(via mask)并在這些位置處對(duì)SiO2進(jìn)行蝕刻。移除光致抗蝕劑并沉積第二鋁層。使用對(duì)應(yīng)掩模對(duì)第二金屬層進(jìn)行蝕刻，隨后進(jìn)行一鈍化層沉積。
應(yīng)了解，金屬化可以采用若干種其它方式進(jìn)行，這并不違背本發(fā)明。具體而言，一多層金屬化制造工藝可包括若干次重復(fù)的氧化物層沉積、平面化、觸點(diǎn)蝕刻、金屬沉積、金屬蝕刻等。
根據(jù)本發(fā)明的第二具體實(shí)施例，如圖13所示，通過增加上述掩模步驟及傾斜離子注入步驟，可在一常規(guī)CMOS工藝流程中制作一對(duì)稱高電壓NMOS晶體管。然而，如圖所示，在此工藝流程中，必須從多個(gè)方向進(jìn)行離子注入35。
當(dāng)柵極多晶硅25向上延伸超過朝向漏極區(qū)31的場(chǎng)氧化物邊緣(利用，例如，LOCOS或STI形成)且漏極區(qū)位于該結(jié)構(gòu)的中心時(shí)，也可在漏極51及柵極25之間實(shí)現(xiàn)極佳的電壓分布。以此種方式，僅須增加最小數(shù)量的工藝步驟即可將高電壓元件納入工藝流程中，同時(shí)可實(shí)現(xiàn)界定極短溝道長(zhǎng)度的可能性并且不會(huì)出現(xiàn)過大的溝道長(zhǎng)度相對(duì)誤差。
同時(shí)，在這種對(duì)稱幾何結(jié)構(gòu)中，高電壓NMOS晶體管內(nèi)的隔離區(qū)19可以是一低摻雜n-區(qū)，而不是一LOCOS或STI區(qū)。當(dāng)在漏極51與源極49之間施加一高電壓時(shí)，該種低摻雜n-型區(qū)中的載流子將會(huì)耗盡。由于這種載流子耗盡，柵極氧化物21上不能得到高電壓。該種技術(shù)稱為RESURF。該種耗盡區(qū)的注入劑量約為每平方厘米1-2×1012，p型溝道區(qū)劑量當(dāng)然需要更高。RESURF技術(shù)也可用在一SOI結(jié)構(gòu)(SOI，絕緣體上硅薄膜)中。
應(yīng)當(dāng)理解到，本發(fā)明的概念同樣可以用于在非常相似的工藝流程中制造高電壓PMOS晶體管。該種晶體管一般具有漏極至襯底(如在制造工藝中使用一p型襯底時(shí))的短路。為防止此種限制，可實(shí)施兩個(gè)附加制造工藝步驟(一個(gè)掩模步驟及一個(gè)離子注入步驟)，以首先界定一相對(duì)較深的n阱，之后在該n阱內(nèi)界定一用于高電壓PMOS晶體管的較淺的p阱。以此種方式，可防止襯底短路。
還應(yīng)了解，所述發(fā)明性工藝流程可以納入任一BiCMOS工藝流程之中。
很明顯，本發(fā)明可以有多種變化方式，該些變化不應(yīng)視為背離本發(fā)明范疇。所有此類所屬技術(shù)領(lǐng)域的技術(shù)人員易于實(shí)施的變化均包括在所附權(quán)利要求范疇內(nèi)。
權(quán)利要求
1.一種CMOS或BiCMOS制造工藝方法，該方法用于將一高電壓MOS晶體管分別與一低電壓NMOS晶體管及一低電壓PMOS晶體管集成在一起，其包括下列步驟提供一半導(dǎo)體襯底(1)；利用離子注入在該襯底中形成所述高電壓NMOS晶體管及所述低電壓PMOS晶體管的n阱區(qū)(9)；利用離子注入在該襯底中形成所述低電壓NMOS晶體管的一p阱區(qū)(17)；在該襯底上及/或該襯底中形成隔離區(qū)(19)，以在橫向上對(duì)所述晶體管進(jìn)行相互隔離并在所述高電壓NMOS晶體管中界定一電壓分布區(qū)；通過下列方式分別生成所述高電壓NMOS晶體管及所述低電壓NMOS及PMOS晶體管的柵極區(qū)(25，27，29)在所述襯底上形成一相應(yīng)的薄柵極氧化物(21)；在其上沉積一層導(dǎo)電性或半導(dǎo)電性材料；將所述層圖案化以形成相應(yīng)的柵極區(qū)，使高電壓NMOS晶體管的柵極區(qū)部分地形成于界定所述電壓分布區(qū)的所述隔離區(qū)之上；在所述襯底中形成所述高電壓NMOS晶體管的一p型摻雜溝道區(qū)(31)，其自定位于所述高電壓NMOS晶體管柵極區(qū)的邊緣；通過生成離子注入p+區(qū)形成所述低電壓PMOS晶體管的源極區(qū)(39)及漏極區(qū)(41)；及通過生成離子注入n+區(qū)形成所述高電壓及低電壓NMOS晶體管的源極區(qū)(49，45)及漏極區(qū)(51，47)，其中所述高電壓NMOS晶體管的源極區(qū)生成于所述p型摻雜溝道區(qū)內(nèi)，該方法的特征在于在所述襯底中形成所述高電壓NMOS晶體管一p型摻雜溝道區(qū)(其自定位于所述高電壓NMOS晶體管柵極區(qū)的邊緣)的步驟通過經(jīng)由一掩模(33)進(jìn)行離子注入(35)的方式實(shí)施，所述離子注入在一相對(duì)于所述襯底表面法線傾斜一角度(α)的方向上進(jìn)行，由此生成部分位于所述高電壓NMOS晶體管柵極區(qū)之下的所述p型摻雜溝道區(qū)。
2.根據(jù)權(quán)利要求1所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過硼或其它p型摻雜劑(例如銦、鋁、BF2或BF3)的離子注入生成。
3.根據(jù)權(quán)利要求1或2所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過以每平方厘米1012至每平方厘米1015的劑量進(jìn)行離子注入的方式生成。
4.根據(jù)權(quán)利要求1-3中任一項(xiàng)所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過以10千電子伏特至1000千電子伏特，且更佳為10千電子伏特至300千電子伏特的一能量進(jìn)行離子注入的方式生成。
5.根據(jù)權(quán)利要求1-4中任一項(xiàng)所述的方法，其中所述注入方向相對(duì)于法線入射的所述角度傾斜范圍為15度-75度。
6.根據(jù)權(quán)利要求1-5中任一項(xiàng)所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過以一定劑量及一定能量進(jìn)行離子注入的方式生成，從而所述高電壓NMOS晶體管的性能可得到控制。
7.根據(jù)權(quán)利要求1-6中任一項(xiàng)所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過經(jīng)由一掩模并以一定能量進(jìn)行離子注入的方式生成，從而在所述高電壓NMOS晶體管的柵極區(qū)之下獲得一摻雜劑濃度，該濃度至少與所述高電壓NMOS晶體管柵極區(qū)邊緣之外的摻雜劑濃度同樣高。
8.根據(jù)權(quán)利要求7所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)的生成方式可使所述溝道區(qū)在所述高電壓NMOS晶體管的柵極區(qū)之下具有最高的摻雜劑濃度。
9.根據(jù)權(quán)利要求1-8中任一項(xiàng)所述的方法，其中用于形成所述柵極區(qū)層的所述導(dǎo)電性或半導(dǎo)電性材料為多晶硅。
10.根據(jù)權(quán)利要求1-9中任一項(xiàng)所述的方法，其中形成所述柵極區(qū)的所述材料層較厚，以防止在形成所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)的步驟中，所注入的摻雜劑穿透所述柵極區(qū)層。
11.根據(jù)權(quán)利要求1-9中任一項(xiàng)所述的方法，其中使用一柵極區(qū)掩模將形成所述柵極區(qū)的所述材料層制成圖案；用于離子注入以形成所述p型摻雜溝道區(qū)的掩模布置于該柵極區(qū)掩模之上；且用于形成所述p型摻雜溝道區(qū)的離子注入通過所述兩個(gè)掩模實(shí)施。
12.根據(jù)權(quán)利要求1-11中任一項(xiàng)所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過在多個(gè)方向上進(jìn)行離子注入而生成，其中每一方向均以所述角度傾斜于所述襯底表面法線。
13.根據(jù)權(quán)利要求12所述的方法，其中所述多個(gè)注入方向?yàn)樗膫€(gè)方向；且其中所述各方向圍繞所述襯底表面法線對(duì)稱分布。
14.根據(jù)權(quán)利要求12或13所述的方法，其中所述高電壓NMOS晶體管至少與一個(gè)與所述襯底表面法線平行的平面相對(duì)稱。
15.根據(jù)權(quán)利要求1-14中任一項(xiàng)所述的方法，其中以LOCOS氧化物形成所述隔離區(qū)。
16.根據(jù)權(quán)利要求1-14中任一項(xiàng)所述的方法，其中以淺槽隔離(STI)區(qū)形成所述隔離區(qū)。
17.根據(jù)權(quán)利要求1-14中任一項(xiàng)所述的方法，其中界定所述高電壓NMOS晶體管內(nèi)電壓分布區(qū)的所述隔離區(qū)為一低摻雜n-區(qū)。
18.根據(jù)權(quán)利要求1-17中任一項(xiàng)所述的方法，其進(jìn)一步包括一高電壓PMOS晶體管的形成，其中在形成所述低電壓NMOS晶體管p阱區(qū)的同時(shí)，在所述襯底中形成所述高電壓PMOS晶體管的一p阱區(qū)；在形成所述隔離區(qū)的同時(shí)，形成一界定所述高電壓PMOS晶體管中一電壓分布區(qū)的隔離區(qū)；在分別生成所述高電壓NMOS晶體管與所述低電壓NMOS及PMOS晶體管的所述柵極區(qū)的同時(shí)，生成所述高電壓PMOS晶體管的一柵極區(qū)，由此所述高電壓PMOS晶體管的所述柵極區(qū)可部分形成于界定所述高電壓PMOS晶體管中電壓分布區(qū)的所述隔離區(qū)之上；通過經(jīng)由一掩模進(jìn)行離子注入的方式在所述襯底中形成所述高電壓PMOS晶體管的一n型摻雜溝道區(qū)，其自定位于所述高電壓PMOS晶體管柵極區(qū)的邊緣，其中所述離子注入在一相對(duì)于所述襯底表面法線傾斜某一角度的方向上進(jìn)行，由此生成部分位于所述高電壓PMOS晶體管柵極區(qū)之下的所述n型摻雜溝道區(qū)；通過生成離子注入p+區(qū)形成所述高電壓PMOS晶體管的漏極區(qū)及源極區(qū)。
19.根據(jù)權(quán)利要求18所述的方法，其中所述形成所述高電壓PMOS晶體管一p阱區(qū)的步驟在形成所述高電壓PMOS晶體管的一大n型摻雜區(qū)之后實(shí)施；且其中所述高電壓PMOS晶體管的該p阱區(qū)在所述n型摻雜區(qū)內(nèi)形成。
20.一種基于CMOS或BiCMOS的集成電路，其至少分別包括一高電壓NMOS晶體管、一低電壓NMOS晶體管及一低電壓PMOS晶體管，其特征在于所述晶體管依據(jù)權(quán)利要求1-19中任一項(xiàng)所述的方法形成。
21.一種CMOS或BiCMOS制造工藝方法，該方法用于將一高電壓PMOS晶體管分別與一低電壓NMOS晶體管及一低電壓PMOS晶體管集成在一起，其包括下列步驟提供一半導(dǎo)體襯底；利用離子注入在該襯底中形成所述低電壓PMOS晶體管的一n阱區(qū)；利用離子注入在該襯底中形成所述高電壓PMOS晶體管與所述低電壓NMOS晶體管的p阱區(qū)；在該襯底之上及/或該襯底中形成隔離區(qū)，以在橫向上對(duì)所述晶體管進(jìn)行相互隔離并在所述高電壓PMOS晶體管中界定一電壓分布區(qū)；通過下列方式分別生成所述高電壓PMOS晶體管及所述低電壓NMOS及PMOS晶體管的柵極區(qū)在所述襯底上形成一相應(yīng)的薄柵極氧化物；在其上沉積一層導(dǎo)電性或半導(dǎo)電性材料；將所述材料層制成圖案以形成相應(yīng)的柵極區(qū)，由此使高電壓PMOS晶體管的柵極區(qū)部分地形成于界定所述電壓分布區(qū)的所述隔離區(qū)之上；在所述襯底中形成所述高電壓PMOS晶體管的一n型摻雜溝道區(qū)，其自定位于所述高電壓PMOS晶體管柵極區(qū)的邊緣；通過生成離子注入p+區(qū)形成所述高電壓與低電壓PMOS晶體管的漏極區(qū)及源極區(qū)，其中所述高電壓PMOS晶體管的源極區(qū)生成于所述n型摻雜溝道區(qū)內(nèi)；及通過生成離子注入n+區(qū)形成所述低電壓NMOS晶體管的漏極區(qū)及源極區(qū)，該方法的特征在于在所述襯底中形成所述高電壓PMOS晶體管一n型摻雜溝道區(qū)(其自定位于所述高電壓PMOS晶體管柵極區(qū)的邊緣)的步驟通過經(jīng)由一掩模進(jìn)行離子注入的方式實(shí)施，所述離子注入在一相對(duì)于所述襯底表面法線傾斜某一角度的方向上進(jìn)行，由此生成部分位于所述高電壓PMOS晶體管柵極區(qū)之下的所述n型摻雜溝道區(qū)。
22.根據(jù)權(quán)利要求21所述的方法，其中所述形成所述高電壓PMOS晶體管一p阱區(qū)的步驟在形成所述高電壓PMOS晶體管的一大n型摻雜區(qū)之后實(shí)施；且其中所述高電壓PMOS晶體管的該p阱區(qū)在所述n型摻雜區(qū)內(nèi)形成。
23.一種基于CMOS或BiCMOS的集成電路，其至少分別包括一高電壓PMOS晶體管、一低電壓NMOS晶體管及一低電壓PMOS晶體管，其特征在于所述晶體管依據(jù)權(quán)利要求21或22所述的方法形成。
24.一種MOS制造方法，該方法用于將一高電壓NMOS晶體管與一低電壓NMOS晶體管集成在一起，其包括下列步驟提供一半導(dǎo)體襯底(1)；利用離子注入在該襯底中形成所述高電壓NMOS晶體管的n阱區(qū)(9)；利用離子注入在該襯底中形成所述低電壓NMOS晶體管的一p阱區(qū)(17)；在該襯底之上及/或該襯底中形成隔離區(qū)(19)，以在橫向上對(duì)所述晶體管進(jìn)行相互隔離并在所述高電壓NMOS晶體管中界定一電壓分布區(qū)；通過下列方式分別生成所述高電壓NMOS晶體管與所述低電壓NMOS晶體管的柵極區(qū)(25，27)在所述襯底上形成一相應(yīng)的薄柵極氧化物(21)；在其上沉積一層導(dǎo)電性或半導(dǎo)電性材料；將所述材料層制成圖案以形成相應(yīng)的柵極區(qū)，由此使高電壓NMOS晶體管的柵極區(qū)部分地形成于界定所述電壓分布區(qū)的所述隔離區(qū)之上；在所述襯底中形成所述高電壓NMOS晶體管的一p型摻雜溝道區(qū)(31)，其自定位于所述高電壓NMOS晶體管柵極區(qū)的邊緣；通過生成離子注入n+區(qū)形成所述高電壓與低電壓NMOS晶體管的源極區(qū)(49，45)及漏極區(qū)(51，47)，其中所述高電壓NMOS晶體管的源極區(qū)生成于所述p型摻雜溝道區(qū)內(nèi)，該方法的特征在于在所述襯底中形成所述高電壓NMOS晶體管一p型摻雜溝道區(qū)(其自定位于所述高電壓NMOS晶體管柵極區(qū)的邊緣)的步驟通過經(jīng)由一掩模(33)進(jìn)行離子注入(35)的方式實(shí)施，所述離子注入在一相對(duì)于所述襯底表面法線傾斜一角度(α)的方向上進(jìn)行，由此生成部分位于所述高電壓NMOS晶體管柵極區(qū)之下的所述p型摻雜溝道區(qū)。
25.根據(jù)權(quán)利要求24所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過以每平方厘米1012至每平方厘米1015的一劑量進(jìn)行離子注入的方式生成。
26.根據(jù)權(quán)利要求24或25所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過以10千電子伏特至1000千電子伏特，且更佳為10千電子伏特至300千電子伏特的一能量進(jìn)行離子注入的方式生成。
27.根據(jù)權(quán)利要求24-26中任一項(xiàng)所述的方法，其中所述注入方向相對(duì)于法線入射的所述角度傾斜范圍為15度-75度。
28.根據(jù)權(quán)利要求24-27中任一項(xiàng)所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過經(jīng)由一掩模并以一定能量進(jìn)行離子注入的方式生成，從而在所述高電壓NMOS晶體管的柵極區(qū)之下獲得一摻雜劑濃度，該濃度至少與所述高電壓NMOS晶體管柵極區(qū)邊緣之外的摻雜劑濃度同樣高。
29.根據(jù)權(quán)利要求28所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)的生成方式可使所述溝道區(qū)在所述高電壓NMOS晶體管的柵極區(qū)之下具有最高的摻雜劑濃度。
30.根據(jù)權(quán)利要求24-29中任一項(xiàng)所述的方法，其中形成所述柵極區(qū)的所述材料層較厚，以防止在形成所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)的步驟中，所注入的摻雜劑穿透所述柵極區(qū)層。
31.根據(jù)權(quán)利要求24-30中任一項(xiàng)所述的方法，其中使用一柵極區(qū)掩模將形成所述柵極區(qū)的所述材料層制成圖案；用于離子注入以形成所述p型摻雜溝道區(qū)的掩模布置于該柵極區(qū)掩模之上；且用于形成所述p型摻雜溝道區(qū)的離子注入通過所述兩個(gè)掩模實(shí)施。
32.根據(jù)權(quán)利要求24-31中任一項(xiàng)所述的方法，其中所述高電壓NMOS晶體管的所述p型摻雜溝道區(qū)通過在多個(gè)方向上進(jìn)行離子注入的方式生成，其中每一方向均以所述角度傾斜于所述襯底表面法線。
全文摘要
本發(fā)明涉及一種方法，該方法用于在一n阱CMOS制造工藝中將一高電壓NMOS晶體管分別與一低電壓NMOS晶體管及一低電壓PMOS晶體管集成在一起，其僅須在一常規(guī)CMOS制造工藝中增加兩個(gè)附加制造工藝步驟(i)一掩模步驟，及(ii)一離子注入步驟，其中離子注入步驟用于在襯底(1)中形成高電壓MOS晶體管的一摻雜溝道區(qū)(31)，該溝道區(qū)自定位于高電壓MOS晶體管柵極區(qū)(25)的邊緣。離子注入(35)通過掩模(33)在一相對(duì)于襯底表面法線傾斜一角度(α)的方向上進(jìn)行，由此生成部分位于高電壓MOS晶體管柵極區(qū)之下的摻雜溝道區(qū)。
文檔編號(hào)H01L29/423GK1471724SQ0181822
公開日2004年1月28日 申請(qǐng)日期2001年11月1日 優(yōu)先權(quán)日2000年11月3日
發(fā)明者A·瑟德貝里, P·奧洛夫松, A·利溫特, A 瑟德貝里, 宸蛩, 綠 申請(qǐng)人:Lm艾瑞克生電話公司