專利名稱：具有掃描設(shè)計(jì)可測(cè)試性性能的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
一種具有掃描設(shè)計(jì)可測(cè)試性性能的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)屬于集成電路可測(cè)試性設(shè)計(jì)技術(shù)領(lǐng)域。
但是，現(xiàn)有的非掃描設(shè)計(jì)即使其故障覆蓋率會(huì)更令人信賴些，卻也不能真正改正可測(cè)試性，這主要是由于這些方法未能很好地解決管腳開銷問題。圖2即為現(xiàn)有的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)。請(qǐng)把圖2與

圖1相對(duì)照著看。在圖1中，PIs和POs分別是組合邏輯電路的原始輸入和原始輸出信號(hào)，PR是控制信號(hào)，也即選通信號(hào)test，scan-in與Scan-out分別是掃描輸入與掃描輸出信號(hào)，各D-觸發(fā)器的狀態(tài)受不同節(jié)拍的控制信號(hào)PR的控制并反映在scan-out端。在圖2中，M1和M2分別是電路中不同的部分。圖2a是原始電路；圖2b是插入可觀測(cè)點(diǎn)a后的電路；圖2c是插入1-可探測(cè)試點(diǎn)后的電路，它表示只要把額外的輸入信號(hào)extrainput置“1”，就可使a處于“1”狀態(tài)，而與M1的狀態(tài)無(wú)關(guān)。這樣，就把電路M1對(duì)電路M2的影響置于可控狀態(tài)，即沒有“或”門時(shí)M1是什么狀態(tài)，M2就會(huì)是什么狀態(tài)；加了一個(gè)“或”門而且再加一個(gè)額外輸入信號(hào)extra input并使其置“1”，則a點(diǎn)處于“1”狀態(tài)而與M1的狀態(tài)無(wú)關(guān)。同理，圖2d是插入0-可控測(cè)試點(diǎn)后的電路，只要使額外輸入信號(hào)extra input置“0”，則可使a處于“0”狀態(tài)而與M1的狀態(tài)無(wú)關(guān)。從而就可用額外輸入信號(hào)extra input來(lái)控制電路M1對(duì)電路M2的影響以達(dá)到可測(cè)試性的目的。這種非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)的缺點(diǎn)是要使a點(diǎn)處于“1”還是“0”狀態(tài)需增加兩個(gè)管腳，使管腳開銷增大，隨著控制點(diǎn)增多，管腳的開銷將大為增加。
因而，已有的復(fù)位設(shè)計(jì)大都采用圖3的結(jié)構(gòu)。其中FF1，F(xiàn)F2，…，F(xiàn)Fn為加入測(cè)試點(diǎn)的觸發(fā)器，I1，I2，…，In是測(cè)試點(diǎn)。各測(cè)試點(diǎn)均采用單一的控制信號(hào)PR來(lái)控制，以節(jié)省管腳開銷。它可以使需處于“0”狀態(tài)的各測(cè)試點(diǎn)I1，…，Ii用“與”門來(lái)實(shí)現(xiàn)，使需處于“1”狀態(tài)的各測(cè)試點(diǎn)Ij，…，In用“非”門和“或”門來(lái)實(shí)現(xiàn)，只要使控制信號(hào)PR處于“0”狀態(tài)即可。但它的缺點(diǎn)正如圖4所示，采用單一控制信號(hào)PR時(shí)它的故障覆蓋率要比采用獨(dú)立控制信號(hào)時(shí)低得多。
因而，對(duì)于非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)而言，關(guān)鍵是如何既節(jié)省管腳開銷而又能不降低故障覆蓋率。
本發(fā)明的特征在于在組合邏輯電路各可控測(cè)試點(diǎn)l1、l2，…，ln和相應(yīng)的各受控觸發(fā)器FF1、FF2，…，F(xiàn)Fn之間連結(jié)有各輸出端依次相間隔地和上述各l1、l2，…，ln點(diǎn)相連而各有一個(gè)輸入端與上述各受控觸發(fā)器FF1，F(xiàn)F2，…，F(xiàn)Fn相應(yīng)輸出端依次相連的由或門和與門相間隔組成的門縱列，各輸出端在和上述各或門的另一輸入端相連的同時(shí)其輸入信號(hào)分別為下述數(shù)字電平彼此相異的各原始輸入信號(hào)PI1、PI2、…、PIk和統(tǒng)一的控制信號(hào)PR的另一個(gè)與門縱列。
使用證明它可實(shí)現(xiàn)預(yù)期目的。
圖2以前的測(cè)試點(diǎn)結(jié)構(gòu)2a原始電路； 2b插入可觀測(cè)點(diǎn)a；2c插入1-可控測(cè)試點(diǎn)；2d插入0-可控測(cè)試點(diǎn)。
圖3采用單一信號(hào)的非掃描設(shè)計(jì)電路圖。
圖4采用獨(dú)立控制信號(hào)與單一控制信號(hào)s5378的部分復(fù)位觸發(fā)器的數(shù)量與故障覆蓋率的關(guān)系曲線。
圖5本發(fā)明提出的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)5a原始電路；5b0-可控測(cè)試點(diǎn)；5c1-可控測(cè)試點(diǎn)。
圖6采用獨(dú)立控制信號(hào)的可測(cè)試性設(shè)計(jì)結(jié)構(gòu)。
圖7測(cè)試狀態(tài)下可測(cè)試性設(shè)計(jì)的等效電路(PR＝1)。
圖8正常工作狀態(tài)下可測(cè)試性設(shè)計(jì)的等效電路(PR＝0)。
請(qǐng)見圖6～圖8。觸發(fā)器FF1，…，F(xiàn)Fi的控制信號(hào)共同關(guān)連著一個(gè)原始輸入PI1，觸發(fā)器FFj，…，F(xiàn)Fn的控制信號(hào)共同關(guān)連著另一原始輸入PIk，即一個(gè)原始信號(hào)可以關(guān)連多個(gè)控制信號(hào)?？煽販y(cè)試點(diǎn)都插入到觸發(fā)器的輸入出I1，I2，…，In，也可插入到電路中的任何位置，然后再經(jīng)多達(dá)20個(gè)“異或”樹e1，e2，…，eh輸出到一個(gè)多輸入特征分析器MISR，因而所有的可控測(cè)試點(diǎn)即可觀察點(diǎn)最終只需要一個(gè)額外的輸出線extra output。整個(gè)可測(cè)試性設(shè)計(jì)的可控制邏輯只需要一個(gè)額外的控制即選通信號(hào)PR來(lái)控制。從而，整個(gè)可測(cè)試性設(shè)計(jì)只需要2個(gè)額外管腳。在正常工作狀態(tài)下，PR＝0，請(qǐng)見圖6及圖8，無(wú)論P(yáng)I是“0”還是“1”狀態(tài)，可控測(cè)試點(diǎn)I1，I2，…，In的狀態(tài)都由觸發(fā)器FF1，F(xiàn)F2，…，F(xiàn)Fn的狀態(tài)決定。圖8是圖6的等效電路圖。在測(cè)試狀態(tài)下，PR＝1，請(qǐng)見圖6及圖7，可控測(cè)試點(diǎn)I1，I2，…，In的狀態(tài)反映了相應(yīng)觸發(fā)器FF1，F(xiàn)F2，…，F(xiàn)Fn的狀態(tài)及PI1，PI2，…，PIk的取值，實(shí)現(xiàn)了可測(cè)試性改進(jìn)。圖7是圖6的等效電路圖。各個(gè)輸入為PR的與門可用或門代替。
表1是本發(fā)明的測(cè)試點(diǎn)結(jié)構(gòu)與掃描設(shè)計(jì)方法的比較表。在表1中，Prset表示本發(fā)明的測(cè)試點(diǎn)結(jié)構(gòu)的實(shí)驗(yàn)結(jié)果，opas和CoPS是兩個(gè)優(yōu)秀的部分掃描設(shè)計(jì)工具。前者由美國(guó)伊利諾亦大學(xué)提供，后者由AT&T貝爾實(shí)驗(yàn)室研制。符號(hào)ntp，F(xiàn)C，TE，tap分別表示測(cè)試點(diǎn)數(shù)目，故障覆蓋率，測(cè)試效益，測(cè)試周期及掃描觸發(fā)器數(shù)目，而Circuit表示電路名稱，N/A表示未提供。符號(hào)a(b)表示a×106，如7.04(5)＝7.04×105。由表1可知，本發(fā)明的可測(cè)試性設(shè)計(jì)結(jié)構(gòu)可以得到比兩種部分掃描設(shè)計(jì)方法更好的可測(cè)試性改進(jìn)，而測(cè)試周期又要小得多。
表2給出本發(fā)明與已有非掃描設(shè)計(jì)方法的比較，PreSet是AT&T貝爾實(shí)驗(yàn)室的設(shè)計(jì)方法。其中，rf，ob，po，vec分別表示可探測(cè)試點(diǎn)，可觀測(cè)點(diǎn)，額外的管腳數(shù)及測(cè)試向量數(shù)。
權(quán)利要求
1.具有掃描設(shè)計(jì)可測(cè)試性性能的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)，含有與門和或門，其特征在于，在組合邏輯電路各可控測(cè)試點(diǎn)l1、l2，…，ln和相應(yīng)的各受控觸發(fā)器FF1、FF2，…，F(xiàn)Fn之間連結(jié)有各輸出端依次相間隔地和上述各l1、l2，…，ln點(diǎn)相連而各有一個(gè)輸入端與上述各受控觸發(fā)器FF1，F(xiàn)F2，…，F(xiàn)Fn相應(yīng)輸出端依次相連的由或門和與門相間隔組成的門縱列，各輸出端在和上述各或門的另一輸入端相連的同時(shí)其輸入信號(hào)分別為下述數(shù)字電平彼此相異的各原始輸入信號(hào)PI1、PI2、…、PIk和統(tǒng)一的控制信號(hào)PR的另一個(gè)與門縱列。
2.根據(jù)權(quán)利要求1的具有掃描設(shè)計(jì)可測(cè)試性性能的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)，其特征在于所述的控制信號(hào)PR為“0”時(shí)為工作狀態(tài)。
3.根據(jù)權(quán)利要求1的具有掃描設(shè)計(jì)可測(cè)試性性能的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)，其特征在于所述的控制信號(hào)PR為“1”時(shí)為測(cè)試狀態(tài)，原始輸入信號(hào)PI1、PI2、…、PIk直接連到復(fù)位觸發(fā)器輸出可控測(cè)試點(diǎn)的一個(gè)輸入端。
全文摘要
具有掃描設(shè)計(jì)可測(cè)試性性能的非掃描設(shè)計(jì)測(cè)試點(diǎn)結(jié)構(gòu)屬于集成電路可測(cè)試性設(shè)計(jì)技術(shù)領(lǐng)域，其特征在于，在組合邏輯電路各可控測(cè)試點(diǎn)和各相應(yīng)的受控觸發(fā)器之間連接有各輸出端依次相間隔地和上述各可控測(cè)試點(diǎn)相連而各有一個(gè)輸入端與上述各受控觸發(fā)器相應(yīng)輸出端依次相連的由或門和與門相間隔地組成的門縱列，各輸出端在和上述各或門的另一輸入端相連的同時(shí)而其輸入信號(hào)分別為下述數(shù)字電平彼此相異的各原始輸入信號(hào)PI
文檔編號(hào)H01L21/82GK1440069SQ0210068
公開日2003年9月3日 申請(qǐng)日期2002年2月22日 優(yōu)先權(quán)日2002年2月22日
發(fā)明者向東 申請(qǐng)人:清華大學(xué)