專利名稱：半導體裝置及其制造方法
技術領域：
本發(fā)明涉及半導體裝置及其制造方法，更詳細地說，涉及使用了LOCOS法的CMOS工藝中的CMOS晶體管結構及其制造方法。
背景技術：
以下，一邊參照附圖，一邊說明現(xiàn)有的半導體裝置及其制造方法。
在圖19中，51是半導體襯底(P-sub)，在該襯底51內形成N型阱(NW)52和P型阱(PW)53，構成了在該N型阱52上經(jīng)第1柵氧化膜54A形成第1柵電極55A、在該柵電極55A的附近形成了第1(P型的)源、漏層56的第1(P溝道型的)MOS晶體管，構成了在上述P型阱53上經(jīng)第2柵氧化膜54B形成第2柵電極55B、在該柵電極55B的附近形成了第2(N型的)源、漏層57的第2(N溝道型的)MOS晶體管。此外，58是元件隔離膜。
以下，如果說明上述半導體裝置的制造方法，則首先如圖20中所示，在上述襯底51的規(guī)定區(qū)域(P型阱53形成區(qū))上形成襯墊氧化膜60和氮化硅膜61后，以該襯墊氧化膜60和氮化硅膜61為掩模，在襯底表面上注入磷離子(31P+)，形成離子注入層62。
接著，如圖21中所示，以上述氮化硅膜61為掩模，利用LOCOS法在襯底表面上進行場氧化，形成LOCOS膜63。此時，在LOCOS膜63形成區(qū)下，已被注入的磷離子被擴散到襯底內部，形成N型層64。
其次，如圖22中所示，在除去了襯墊氧化膜60和氮化硅膜61后，以上述LOCOS膜63為掩模，在襯底表面上注入硼離子(11B+)，形成離子注入層65。
然后，如圖23中所示，在除去了LOCOS膜63后，使注入到上述襯底51中的各雜質離子進行熱擴散，形成N型阱52和P型阱53。
接著，如圖24中所示，在N型阱52和P型阱53的邊界線上形成了元件隔離膜58后，在該元件隔離膜58以外的區(qū)域中形成柵氧化膜54，在其上形成導電膜55。再者，通過對該導電膜55進行構圖，在上述N型阱52上經(jīng)第1柵氧化膜54A形成第1柵電極55A，同樣，在上述P型阱53上經(jīng)第2柵氧化膜54B形成第2柵電極55B。
然后，在上述第2 MOS晶體管形成區(qū)上形成了抗蝕劑膜的狀態(tài)下，通過以上述第1柵電極55A為掩模進行離子注入，在該第1柵電極55A的附近形成P型的源、漏層56，構成第1 MOS晶體管，在該第2柵電極55B的附近形成N型的源、漏層57，構成第2 MOS晶體管。
在此，在上述CMOS的結構中，由于為了分開作成N型阱52和P型阱53而利用了LOCOS法，故在除去了LOCOS膜63的區(qū)域中形成的N型阱52的位置比P型阱53的位置低(參照圖23)。
因此，如圖24中所示，在發(fā)生了這樣的臺階差的區(qū)域中，在對柵氧化膜54上的導電膜55進行構圖來形成柵電極時，為了防止因駐波引起的線寬離散性，此外，為了防止在臺階差部中的光暈，在抗蝕劑膜67下涂敷了有機薄膜66(BARC底部防反射涂層)作為防反射膜。
但是，由于用旋轉涂敷法涂敷上述有機BARC，故在臺階差的低的部分處變厚，在臺階差的高的部分處變薄(參照圖24)。因此，在用干法刻蝕對微細的(例如，0.35微米)BARC進行加工時，由于在臺階差的低的部分和臺階差的高的部分處BARC的厚度不同，故在臺階差的低的部分的柵電極和臺階差的高的部分的柵電極的線寬尺寸方面產(chǎn)生了差別。此外，在圖25中示出了因BARC刻蝕量不足而在臺階差的低的部分留下BARC的狀態(tài)(有機薄膜66A與有機薄膜66B的寬度尺寸是同等的)，在圖26中示出了由于在BARC刻蝕量方面存在差別(與有機薄膜66C相比，有機薄膜66D的寬度尺寸較細(有機薄膜66的刻去量X1＜X2))故在柵電極的線寬方面產(chǎn)生了差別(臺階差的高的部分的線寬變細)的狀態(tài)。

發(fā)明內容因此，本發(fā)明的半導體裝置是鑒于上述課題而完成的，在以一種導電類型的半導體襯底上的臺階差部為邊界形成了一種導電類型和相反的導電類型的半導體層的半導體裝置中，其特征在于在臺階差的低的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方中形成了具有第1線寬的第1晶體管，在臺階差的高的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方中形成了具有比第1晶體管的線寬粗的第2線寬的第2晶體管。
此外，其制造方法的特征在于，具備了在臺階差的低的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方的半導體層上形成第1柵氧化膜的工序；在臺階差的高的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方的半導體層上形成第2柵氧化膜的工序；在上述第1和第2柵氧化膜上形成了導電膜后對該導電膜進行構圖以形成第1柵電極和與該第1柵電極相比線寬粗的第2柵電極的工序；形成由在上述第1柵電極的附近形成的、與形成了該柵電極的半導體層導電類型相反的第1源、漏層以形成第1晶體管的工序；以及形成由在上述第2柵電極的附近形成的、與形成了該柵電極的半導體層導電類型相反的第2源、漏層以形成第2晶體管的工序。
而且，其特征在于上述第1晶體管構成了通常耐壓MOS晶體管，上述第2MOS晶體管構成了高耐壓MOS晶體管。
此外，其特征在于在上述一種導電類型的半導體襯底上形成一種導電類型的半導體層和相反的導電類型的半導體層的工序中，通過利用LOCOS法在上述襯底上形成臺階差部。
再者，其特征在于在對上述導電膜進行構圖以形成第1和第2柵電極的工序中，在該導電膜上形成了有機膜和抗蝕劑后，以該抗蝕劑膜為掩模對上述有機膜進行構圖、再以抗蝕劑膜和上述有機膜為掩模對導電膜進行構圖。
由此，在上述襯底上存在臺階差的情況下，通過在臺階差的低的部分上形成與在臺階差的高的部分上形成的第2柵電極相比線寬尺寸細的第1柵電極，也可與加工容限小的微細的柵電極相對應。


圖1是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖2是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖3是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖4是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖5是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖6是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖7是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖8是示出本發(fā)明的第1實施例的半導體裝置的制造方法的剖面圖。
圖9是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖10是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖11是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖12是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖13是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖14是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖15是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖16是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖17是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖18是示出本發(fā)明的第2實施例的半導體裝置的制造方法的剖面圖。
圖19是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
圖20是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
圖21是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
圖22是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
圖23是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
圖24是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
圖25是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
圖26是示出現(xiàn)有的半導體裝置的制造方法的剖面圖。
具體實施例方式
以下，一邊參照附圖，一邊說明與本發(fā)明的半導體裝置及其制造方法有關的第1實施例。
在此，本發(fā)明的特征在于在半導體襯底上存在臺階差的情況下，在臺階差的低的部分上配置與在臺階差的高的部分上形成的第2柵電極相比其線寬尺寸細的第1柵電極。即，抑制因為為了防止因駐波引起的線寬離散性或在臺階差部中產(chǎn)生光暈而涂敷的有機BARC的厚度的差而產(chǎn)生的在臺階差的低的部分上形成的柵電極和在臺階差的高的部分上形成的柵電極的線寬離散性。因此，在本實施例中，配置了在臺階差的低的部分上形成的柵電極的線寬比在臺階差的高的部分上形成的柵電極的線寬細的結構。
以下，以在臺階差的低的部分上形成線寬細的第1柵電極(例如，3V邏輯用0.35微米)、在臺階差的高的部分上形成線寬粗的第2柵電極(例如，具有30V耐壓的高電源用5微米)的情況為例，說明本發(fā)明。
在圖1中，1是一種導電類型，例如P型的半導體襯底(P-sub)，在該襯底1內形成P型阱(PW)2和N型阱(NW)3，構成了在該P型阱2上經(jīng)第1柵氧化膜4A形成第1柵電極5A、在該柵電極5A的附近形成了第1(N型的)源、漏層6的第1(N溝道型的)MOS晶體管，構成了在該N型阱3上經(jīng)第2柵氧化膜4B形成第2柵電極5B、在該柵電極5B的附近形成了第2(P型的)源、漏層7的第2(P溝道型的)MOS晶體管。此外，8是元件隔離膜。
在圖2中，在半導體襯底1(P-sub)的規(guī)定的區(qū)域(N型阱3形成區(qū))上形成襯墊氧化膜10和氮化硅膜11后，以該襯墊氧化膜10和氮化硅膜11為掩模，在襯底表面上例如以約80KeV的加速電壓、8×1012/cm2的注入條件注入硼離子(11B+)，形成離子注入層12。
其后，如圖3中所示，以上述氮化硅膜11為掩模，利用LOCOS法在襯底表面上進行場氧化，形成LOCOS膜13。此時，在LOCOS膜13形成區(qū)下，已被注入的硼離子被擴散到襯底內部，形成P型層14。
其次，如圖4中所示，在除去了上述襯墊氧化膜10和氮化硅膜11后，以上述LOCOS膜13為掩模，在襯底表面上以約80KeV的加速電壓、9×1012/cm2的注入條件注入磷離子(31P+)，形成離子注入層15。
接著，如圖5中所示，在除去了上述LOCOS膜13后，使注入到上述襯底1中的各雜質離子進行熱擴散，形成P型阱2和N型阱3。
接著，如圖6中所示，在上述P型阱2和N型阱3的邊界線上形成了元件隔離膜8后，在該元件隔離膜8以外的區(qū)域中形成柵氧化膜4，在其上形成導電膜5(例如，多晶硅膜或層疊了多晶硅膜和硅化鎢膜(WSix膜)的多晶硅硅化膜等)。
其次，如圖7中所示，在上述導電膜5上涂敷有機BARC，形成有機薄膜16，在其上形成抗蝕劑膜17。此時，由于以旋轉涂敷方式涂敷有機BARC，故與臺階差的高的部分相比，臺階差的低的部分一側的有機薄膜16的膜厚較厚。
然后，如圖8中所示，以上述抗蝕劑膜17為掩模，對上述導電膜5進行構圖，形成第1柵電極5A和第2柵電極5B。
即，首先，在對抗蝕劑膜17下的有機薄膜16進行了構圖后，以該抗蝕劑膜17和有機薄膜16為掩模，對上述導電膜5進行構圖，形成第1柵電極5A和第2柵電極5B(參照圖1)。此時，因為有機薄膜16的厚度的差別，與臺階差的低的部分的有機薄膜16A相比，臺階差的高的部分的有機薄膜16B被更多地刻去，線寬變細。但是，例如即使臺階差的低的部分的有機薄膜16A的刻去量X1為0.02微米、臺階差的高的部分的有機薄膜16B的刻去量X2為0.05微米，由于在臺階差的高的部分上形成的第1柵電極5B的線寬尺寸在設計上為5微米、比較粗，故也可減小因這樣的線寬離散性產(chǎn)生的影響。
因而，通過以上述抗蝕劑膜17和有機薄膜16A、16B為掩模對上述導電膜5進行構圖，形成減少了線寬離散性的影響的第1柵電極5A和第2柵電極5B。
以下，如圖1中所示，在上述第1柵電極5A的附近注入N型雜質(例如磷離子)，形成N型的源、漏層6，同樣，在上述第2柵電極5B的附近注入P型雜質(例如硼離子)，形成P型的源、漏層7，雖然省略圖示的說明，但通過在整個面上形成層間絕緣膜，形成與各源、漏層6、7接觸的金屬布線，完成混合裝載了微細的(例如，3V邏輯用0.35微米)通常耐壓的MOS晶體管和高耐壓(例如，高電源5微米)MOS晶體管的半導體裝置。
此外，為了說明的方便起見，在上述的說明中，說明了無論在通常耐壓MOS晶體管還是高耐壓MOS晶體管中都形成了同一膜厚的柵氧化膜4A、4B那樣的情況，但關于實際的柵氧化膜4A、4B的膜厚，例如約3V的通常耐壓MOS晶體管一側的柵氧化膜4A的膜厚必須大致為7nm，例如約30V的高耐壓MOS晶體管一側的柵氧化膜4B的膜厚必須大致為80nm，分別在分開的工序中被形成。此外，同樣，根據(jù)各種晶體管特性，實際的各源、漏層6、7的結構也是所謂的LDD結構、或DDD結構、或圖示那樣的單一結構，作成了各種不同的結構。
如以上所說明的那樣，在本發(fā)明中，即使在半導體襯底上具有臺階差部，也可減少柵電極的線寬離散性。
此外，也有提高柵電極的線寬調整的自由度的優(yōu)點。再者，微細的MOS晶體管和高電源MOS晶體管的混合裝載變得容易。
然后，一邊參照附圖，一邊說明將本發(fā)明應用于混合裝載構成液晶驅動用驅動器或EL(電致發(fā)光)驅動用驅動器等各種顯示裝置驅動用驅動器的各種MOS晶體管而成的半導體裝置的第2實施例。
上述液晶驅動用驅動器由下述MOS晶體管構成從圖18(a)的左側開始，邏輯類的(例如，3V)N溝道型MOS晶體管和P溝道型MOS晶體管、電平移位器用的(例如，30V)N溝道型MOS晶體管、高耐壓類的(例如，30V)N溝道型MOS晶體管、從圖18(b)的左側開始，謀求低導通電阻的高耐壓類的(例如，30V)N溝道型MOS晶體管、高耐壓類的(例如，30V)P溝道型MOS晶體管和謀求低導通電阻的高耐壓類的(例如，30V)P溝道型MOS晶體管。此外，為了說明的方便起見，為了區(qū)別上述高耐壓類的MOS晶體管和謀求低導通電阻的高耐壓類的MOS晶體管，在以下的說明中，將謀求低導通電阻的高耐壓類的MOS晶體管稱為SLED(帶有延伸的淺漏的由相反的摻雜得到的窄溝道)。
在混合裝載構成這樣的顯示裝置驅動用驅動器的各種MOS晶體管而成的半導體裝置中，如圖18中所示，構成上述高耐壓類的P溝道型MOS晶體管和謀求低導通電阻的高耐壓類的P溝道型SLEDMOS晶體管的N型阱23成為臺階差的高的部分，構成其它的各種MOS晶體管的P型阱22成為臺階差的低的部分。換言之，構成為在臺階差的低的部分上配置微細的邏輯類的(例如，3V)N溝道型MOS晶體管和P溝道型MOS晶體管。
此時，通過在半導體襯底上配置成在臺階差的低的部分上至少構成微細的邏輯類的(例如，3V0.35微米)N溝道型MOS晶體管和P溝道型MOS晶體管，如上所述，也可減少柵電極的線寬離散性。
以下，說明上述半導體裝置的制造方法。此外，為了避免重復的說明，一邊參照在第1實施例的說明中已用的附圖，一邊進行說明。
首先，在圖9中，為了劃定構成各種MOS晶體管用的區(qū)域，例如在P型的半導體襯底(P-sub)21內形成P型阱(PW)22和N型阱(NW)23(以下，參照圖2至圖5)。
首先，如圖2中所示，在半導體襯底21的N型阱形成區(qū)上形成襯墊氧化膜10和氮化硅膜11，以該襯墊氧化膜10和氮化硅膜11為掩模，例如以約80KeV的加速電壓、8×1012/cm2的注入條件注入硼離子，形成離子注入層12。其后，如圖3中所示，以上述氮化硅膜11為掩模，利用LOCOS法在襯底表面上進行場氧化，形成LOCOS膜13。此時，在LOCOS膜13形成區(qū)下，已被注入的硼離子被擴散到襯底內部，形成P型層14。
其次，如圖4中所示，在除去了上述襯墊氧化膜10和氮化硅膜11后，以上述LOCOS膜13為掩模，在襯底表面上以約80KeV的加速電壓、9×1012/cm2的注入條件注入磷離子，形成離子注入層15。
然后，如圖5中所示，在除去了LOCOS膜13后，使注入到上述襯底1中的各雜質離子進行熱擴散，通過形成P型阱和N型阱，如圖9中所示，在臺階差的低的部分處配置在上述襯底21內形成的P型阱22，在臺階差的高的部分處配置N型阱23。
其次，在圖10中，為了對各個MOS晶體管進行元件隔離，利用LOCOS法形成約500nm的元件隔離膜24，在該元件隔離膜24以外的有源區(qū)上，利用熱氧化法形成約80nm的高耐壓用的厚柵氧化膜25。
接著，以抗蝕劑膜為掩模，形成第1低濃度的N型和P型的源、漏層(以下，稱為LN層26、LP層27)。即，首先，在用未圖示的抗蝕劑膜覆蓋了LN層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約120KeV的加速電壓、8×1012/cm2的注入條件對襯底表層注入磷離子，形成LN層26。其后，在用抗蝕劑膜(PR)覆蓋了LP層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約120KeV的加速電壓、8.5×1012/cm2的注入條件對襯底表層注入硼離子，形成LP層27。此外，實際上，經(jīng)過后工序的退火工序(例如，在1100℃的N2氣氛中，2小時)，上述已被注入的各種離子被熱擴散，成為LN層26和LP層27。
接著，在圖11中，在P溝道型和N溝道型SLEDMOS晶體管形成區(qū)的已被形成的上述LN層26間和LP層27間，以抗蝕劑膜為掩模，分別形成第2低濃度的N型和P型的源、漏層(以下，稱為SLN層28和SLP層29)。即，首先，在用抗蝕劑膜覆蓋了SLN層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約120KeV的加速電壓、1.5×1012/cm2的注入條件對襯底表層注入磷離子，形成與上述LN層26相連的SLN層28。其后，在用未圖示的抗蝕劑膜(PR)覆蓋了SLP層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約140KeV的加速電壓、2.5×1012/cm2的注入條件對襯底表層注入二氟化硼離子(49BF2+)，形成與上述LP層27相連的SLP層29。此外，將上述LN層26與上述SLN層28或上述LP層27與上述SLP層29的雜質濃度或是設定為大致相等，或是將某一方設定得高。
再者，在圖12中，以抗蝕劑膜為掩模，形成高濃度的N型和P型的源、漏層(以下，稱為N+層30和P+層31)。即，首先，在用未圖示的抗蝕劑膜覆蓋了N+層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約80KeV的加速電壓、2×1015/cm2的注入條件對襯底表層注入磷離子，形成N+層30。其后，在用抗蝕劑膜(PR)覆蓋了P+層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約140KeV的加速電壓、2×1015/cm2的注入條件對襯底表層注入二氟化硼離子，形成P+層31。
其次，在圖13中，通過以具有比上述SLN層28和SLP層29的形成用的掩模開口直徑(參照圖11)細的開口直徑的抗蝕劑膜為掩模、對與上述LN層26相連的SLN層28的中央部和與上述LP層27相連的SLP層29的中央部分別注入相反的導電類型的雜質離子，形成隔斷該SLN層28和SLP層29的P型體層32和N型體層33。即，首先，在用未圖示的抗蝕劑膜覆蓋了P型層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約120KeV的加速電壓、5×1012/cm2的注入條件對襯底表層注入二氟化硼離子，形成P型體層32。其后，在用抗蝕劑膜(PR)覆蓋了N型層形成區(qū)上以外的區(qū)域的狀態(tài)下，例如以約190KeV的加速電壓、5×1012/cm2的注入條件對襯底表層注入磷離子，形成N型體層33。此外，關于上述圖11～圖13中示出的離子注入工序的作業(yè)工序的順序，可作適當?shù)淖兏?，在上述P型體層32和N型體層33的表層部中構成溝道。
再者，在圖14中，在上述通常耐壓用的微細化N溝道型和P溝道型MOS晶體管形成區(qū)的襯底(P型阱22)內形成第2P型阱(SPW)34和第2N型阱(SNW)35。
即，以在上述通常耐壓的N溝道型MOS晶體管形成區(qū)上具有開口的未圖示的抗蝕劑膜為掩模，例如以約190KeV的加速電壓、1.5×1013/cm2的第1注入條件在上述P型阱22內注入硼離子后，以約50KeV的加速電壓、2.6×1012/cm2的第2注入條件注入相同的硼離子，形成第2P型阱34。此外，以在上述通常耐壓的P溝道型MOS晶體管形成區(qū)上具有開口的抗蝕劑膜(PR)為掩模，例如以約380KeV的加速電壓、1.5×1013/cm2的注入條件在上述P型阱22內注入磷離子，形成第2N型阱35。此外，在沒有約380KeV的高加速電壓發(fā)生裝置的情況下，也可采用以約190KeV的加速電壓、1.5×1013/cm2的注入條件注入2價的磷離子的雙充電方式。接著，以約140KeV的加速電壓、4.0×1012/cm2的注入條件注入磷離子。
其次，在除去了通常耐壓的N溝道型和P溝道型MOS晶體管形成區(qū)上和電平移位器用的N溝道型MOS晶體管形成區(qū)上的上述柵氧化膜25后，如圖15中所示，在該區(qū)域上重新形成所希望的柵氧化膜。
即，首先，利用熱氧化法在整個面上形成約14nm(在該階段中，約為7nm，但在后述的通常耐壓用的柵氧化膜形成時，膜厚增加)的柵氧化膜36以用于電平移位器用的N溝道型MOS晶體管。接著，在除去了通常耐壓的N溝道型和P溝道型MOS晶體管形成區(qū)上形成的上述電平移位器用的N溝道型MOS晶體管的柵氧化膜36后，利用熱氧化法在該區(qū)域上形成通常耐壓用的薄的柵氧化膜37(約7nm)。
接著，在圖16中，在整個面上形成約100nm的多晶硅膜，在以POCl3為熱擴散源熱擴散到該多晶硅膜中完成了導電化后，在該多晶硅膜上層疊約100nm的硅化鎢膜和約150nm的SiO2膜，使用未圖示的抗蝕劑膜進行構圖，形成各MOS晶體管用的柵電極38A、38B、38C、38D、38E、38F、38G。此外，上述SiO2膜起到構圖時的硬掩模的作用。
在此，在以構圖方式形成上述柵電極時，經(jīng)各柵氧化膜25、36、37在整個面上形成了導電膜5后，在其上涂敷有機BARC，形成有機薄膜16。此時，由于以旋轉涂敷方式涂敷有機BARC，故與臺階差的高的部分相比，臺階差的低的部分一側的有機薄膜16的膜厚較厚(參照圖7)。
然后，以在上述有機薄膜16上形成的抗蝕劑膜17為掩模，對上述導電膜5進行構圖，形成各柵電極(38A、38B、38C、38D、38E、38F、38G)(參照圖8)。
此時，因為有機薄膜16的厚度的差別，與臺階差的低的部分的有機薄膜16相比，臺階差的高的部分的有機薄膜16被更多地刻去，線寬變細。但是，在本實施例中，在臺階差的高的部分上形成高耐壓的P溝道型MOS晶體管和謀求低導通電阻的高耐壓的P溝道型SLEMMOS晶體管用的線寬尺寸在設計上為5微米的比較粗各柵電極38E、38G，故減小了因線寬離散性產(chǎn)生的影響。
因而，通過以上述抗蝕劑膜17和有機薄膜16為掩模對上述導電膜5進行構圖，形成減少了線寬離散性的影響的柵電極38A、38B、38C、38D、38E、38F、38G。
接著，在圖17中，形成低濃度的源、漏層用于上述通常耐壓的N溝道型和P溝道型MOS晶體管。
即，首先，在以覆蓋通常耐壓的N溝道型MOS晶體管用的低濃度源、漏層形成區(qū)上以外的區(qū)域的未圖示的抗蝕劑膜為掩模，例如以約20KeV的加速電壓、6.2×1013/cm2的注入條件注入磷離子，形成低濃度的N-型源、漏層39。此外，在以覆蓋通常耐壓的P溝道型MOS晶體管用的低濃度源、漏層形成區(qū)上以外的區(qū)域的抗蝕劑膜(PR)為掩模，例如以約20KeV的加速電壓、2×1013/cm2的注入條件注入二氟化硼離子，形成低濃度的P-型源、漏層40。
再者，在圖18中，利用LPCVD法，在整個面上形成約250nm的TEOS膜41，使其覆蓋上述柵電極38A、38B、38C、38D、38E、38F、38G，以在上述通常耐壓的N溝道型和P溝道型MOS晶體管形成區(qū)上具有開口的抗蝕劑膜(PR)為掩模，對上述TEOS膜41進行各向異性刻蝕。由此，如圖18中所示，在上述柵電極38A、38B的兩側壁部上形成側壁隔膜41A，在被上述抗蝕劑膜(PR)覆蓋的區(qū)域上按原樣留下TEOS膜41。
然后，以上述柵電極38A和側壁隔膜41A以及上述柵電極38B和側壁隔膜41A為掩模，形成高濃度的源、漏層以用于上述通常耐壓的N溝道型和P溝道型MOS晶體管。
即，在以覆蓋通常耐壓用的N溝道型MOS晶體管用的高濃度源、漏層形成區(qū)上以外的區(qū)域的未圖示的抗蝕劑膜為掩模，例如以約100KeV的加速電壓、5×1015/cm2的注入條件注入砷離子，形成高濃度的N+型源、漏層42。此外，在以覆蓋通常耐壓的P溝道型MOS晶體管用的高濃度源、漏層形成區(qū)上以外的區(qū)域的未圖示的抗蝕劑膜為掩模，例如以約40KeV的加速電壓、2×1015/cm2的注入條件注入二氟化硼離子，形成高濃度的P+型源、漏層43。
以下，雖然省略了圖示的說明，但在整個面上形成了由TEOS膜和BPSG膜等構成的約600nm的層間絕緣膜后，通過形成與上述各高濃度的源、漏層30、31、42、43接觸的金屬布線層，完成了構成上述液晶驅動用驅動器或EL驅動用驅動器等各種顯示裝置驅動用驅動器的通常耐壓的N溝道型MOS晶體管和P溝道型MOS晶體管、電平移位器用的N溝道型MOS晶體管、高耐壓用的N溝道型MOS晶體管和P溝道型MOS晶體管、謀求低導通電阻的高耐壓用的N溝道型DMOS晶體管和P溝道型DMOS晶體管。
此外，在以上的說明中，說明了在臺階差的低的部分一側形成上述P型阱2、22的實施例，但這是為了在P型阱2、22上形成微細的MOS晶體管，本發(fā)明不限定于此，在N型阱3、23上形成微細的MOS晶體管的情況下，在臺階差的低的部分一側形成該N型阱3、23。
此外，本發(fā)明也可適用于例如根據(jù)臺階差的高低差數(shù)據(jù)來調整在各臺階差部上形成的柵電極的線寬尺寸。
再者，本發(fā)明不限于以構圖方式形成柵電極的情況，即使在表面上具有臺階差的半導體襯底上例如構成布線等的圖形的情況下，通過在臺階差的低的部分上形成比臺階差的高的部分微細的圖形，也可適用于減少線寬離散性的影響。
按照本發(fā)明，在構成處于在表面上具有臺階差的半導體襯底上的圖形的情況下，通過在臺階差的低的部分上形成比臺階差的高的部分微細的圖形，可減少線寬離散性的影響。
因而，例如在這樣的在表面上具有臺階差的半導體襯底上構成第1和第2晶體管的情況下，通過在臺階差的低的部分上配置微細的晶體管、在臺階差的高的部分上配置線寬尺寸較粗的晶體管，可減少線寬離散性的影響，與微細化工藝的混合裝載變得容易。
權利要求
1.一種半導體裝置，其特征在于在表面上具有臺階差的半導體襯底上的臺階差的低的部分上形成了比臺階差的高的部分微細的圖形。
2.一種在表面上具有臺階差的半導體襯底上形成的半導體裝置，其特征在于在臺階差的低的部分上形成的一種導電類型的半導體層或相反的導電類型的半導體層的任一方中形成了具有第1線寬的第1晶體管，在臺階差的高的部分上形成的一種導電類型的半導體層或相反的導電類型的半導體層的任一方中形成了具有比第1晶體管的線寬粗的第2線寬的第2晶體管。
3.一種半導體裝置，其特征在于，具備以一種導電類型的半導體襯底上的臺階差部為邊界形成的一種導電類型的半導體層和相反的導電類型的半導體層；在臺階差的低的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方的半導體層上經(jīng)第1柵氧化膜形成的第1柵電極；由在上述第1柵電極的附近形成的、與上述半導體層導電類型相反的第1源、漏層構成的第1晶體管；在臺階差的高的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方的半導體層上經(jīng)第2柵氧化膜形成的其線寬比上述第1柵電極的線寬粗的第2柵電極；以及由在上述第2柵電極的附近形成的、與上述半導體層導電類型相反的第2源、漏層構成的第2晶體管。
4.如權利要求2或3中所述的半導體裝置，其特征在于上述第1晶體管構成了通常耐壓的MOS晶體管，上述第2晶體管構成了高耐壓MOS晶體管。
5.一種半導體裝置的制造方法，其特征在于在表面上具有臺階差的半導體襯底上的臺階差的低的部分上形成比臺階差的高的部分微細的圖形。
6.一種半導體裝置的制造方法，其中，在以一種導電類型的半導體襯底上的臺階差部為邊界形成的一種導電類型的和相反的導電類型的半導體層上形成第1和第2晶體管，其特征在于在臺階差的低的部分上形成的一種導電類型的半導體層或相反的導電類型的半導體層的任一方中形成具有第1線寬的第1晶體管，在臺階差的高的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方中形成具有比第1晶體管的線寬粗的第2線寬的第2晶體管。
7.一種半導體裝置的制造方法，其中，在以一種導電類型的半導體襯底上的臺階差部為邊界形成的一種導電類型的和相反的導電類型的半導體層上形成第1和第2晶體管，其特征在于，具備下述工序在臺階差的低的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方的半導體層上形成第1柵氧化膜的工序；在臺階差的高的部分上形成的上述一種導電類型的半導體層或上述相反的導電類型的半導體層的任一方的半導體層上形成第2柵氧化膜的工序；在上述第1和第2柵氧化膜上形成了導電膜后、以有機膜和抗蝕劑膜為掩模對該導電膜進行構圖以形成第1柵電極和與該第1柵電極相比線寬粗的第2柵電極的工序；形成由在上述第1柵電極的附近形成的、與形成了該柵電極的半導體層導電類型相反的第1源、漏層以形成第1晶體管的工序；以及形成由在上述第2柵電極的附近形成的、與形成了該柵電極的半導體層導電類型相反的第2源、漏層以形成第2晶體管的工序。
8.如權利要求6或7中所述的半導體裝置的制造方法，其特征在于在上述一種導電類型的半導體襯底上形成一種導電類型的半導體層和相反的導電類型的半導體層的工序中，通過利用LOCOS法在上述襯底上形成臺階差部。
全文摘要
本發(fā)明的課題是減少微細晶體管與高耐壓晶體管的線寬離散性。在以P型的半導體襯底1上的臺階差部為邊界形成了P型阱2和N型阱3的結構中,其特征在于:在臺階差的低的部分處形成的上述P型阱2上形成了具有第1線寬的第1晶體管(微細晶體管),在臺階差的高的部分處形成的上述N型阱3上形成了具有比第1晶體管的線寬粗的第2線寬的第2晶體管(高耐壓晶體管)。
文檔編號H01L21/8238GK1369915SQ0210320
公開日2002年9月18日 申請日期2002年1月30日 優(yōu)先權日2001年1月30日
發(fā)明者谷口敏光, 森真也, 石部真三, 鈴木彰 申請人:三洋電機株式會社