專利名稱：快閃記憶體及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體制造方法，特別有關(guān)于一種快閃記憶體及其制造方法，可使浮接閘極與控制閘極間具有較大的相鄰面積，而提高電壓的耦合率。
在快閃記憶體中，是籍由在控制閘極14的電位耦合至浮接閘極13后，再視與相鄰的源/汲極(圖未顯示)電位間的電位差來決定浮接閘極的電荷量，以儲存資料。因此，控制閘極14與浮接閘極13必須有相鄰、用以進行電壓耦合的面積，以達成此目的。同時電壓耦合率是與相鄰的面積成正比。
然而，在上述傳統(tǒng)的快閃記憶體中，由于浮接閘極與控制閘極以一水平面相鄰，其耦合面積有限，所造成的電壓耦合率不高，使得在進行抹除或?qū)懭胭Y料時，控制閘極上必須使用較高的電位，造成驅(qū)動電壓的增加。一般來說，能夠提供高驅(qū)動電壓的電路會使用較大的電路面積，因此，此一現(xiàn)象將不利于電路面積的縮小。
本發(fā)明的一個目的在于提供一種快閃記憶體的制造方法，包括以下步驟。提供一基底。在該基底上依序沉積一第一導(dǎo)電層及一第一絕緣層。蝕刻該第一絕緣層而在該第一絕緣層中形成一凹槽。沉積一第二導(dǎo)電層并回蝕，且蝕刻該凹槽下方的該第一導(dǎo)電層，使該凹槽下方的該基底表面露出且在該凹槽側(cè)壁上殘留有該第二導(dǎo)電層。移除該第一絕緣層。
其中，該第一、第二導(dǎo)電層共同形成一浮接閘極，而該第三導(dǎo)電層則形成一控制閘極。
本發(fā)明的另一目的在于提供一種快閃記憶體，包括一基底、一絕緣層、一浮接閘極層及一控制閘極層。絕緣層位于該基底中。浮接閘極層位于該基底上而與該基底絕緣，具有一突出部，該突出部位于該浮接閘極層一側(cè)及該絕緣層上?？刂崎l極層位于該浮接閘極層上而與該浮接閘極層絕緣。
藉此，本發(fā)明在平面的浮接閘極層上形成一絕緣層，再利用此絕緣層的側(cè)壁形成結(jié)構(gòu)類似分離子(spacer)的導(dǎo)電層，而制作出具有突出部的浮接閘極，而控制閘極則依循浮接閘極表面沉積，使兩者間的相鄰面形成非平面的狀態(tài)，增加耦合面積而提高電壓耦合率。
符號說明11、21——基底12、22——淺溝隔離層；13——浮接閘極；14——控制閘極；15、23——氧化層；24、27、29——多晶矽層；
25——氮化矽層；26——凹槽；28——氧-氮-氧層。
在本發(fā)明中的快閃記憶體制造方法，是籍由改變浮接閘極的形狀，使其輿控制閘極的相鄰面為非平面，而增加耦合的面積，提高電壓耦合率。
圖2A——2H顯示了本發(fā)明一實施例中一快閃記憶體制造方法的流程。
首先，如圖2A所示，提供一矽基底21。
接著，如圖2B所示，在基底2 1中形成淺溝隔離的凹槽，并在凹槽中填入氧化矽層而加以平坦化，形成定義出主動區(qū)的淺溝隔離層22。
然后，如圖2C所示，在基底21表面的主動區(qū)上形成一作為閘極氧化層用的氧化矽層23，并在氧化矽層23上沉積一多晶矽層24，多晶矽層24將作為浮接閘極一部之用。再于多晶矽層24上沉積一氮化矽層25。
再者，如圖2D所示，利用光阻及微影制程將一圖案轉(zhuǎn)移至光阻上，再以光阻層做為遮罩進行氮化層25的蝕刻，而形成曝露其下多晶矽層24的凹槽26。凹槽26是對準于淺溝隔離層22。
接著，如圖2E所示，沉積一多晶矽層27填滿凹槽26，并進行回蝕，由于沉積層24及27均為多晶砂層，因此在回蝕時，多晶矽層24、27均被蝕刻，使凹槽26下方的基底21(或淺溝隔離層22)露出，且在凹槽26的側(cè)壁殘留有由多晶矽層24與27組成、與分離子(spacer)結(jié)構(gòu)類似的多晶砂層結(jié)構(gòu)。
然后，如圖2F圖所示，利用蝕刻步驟將氮化層25完全移除。此時，即完成一具有向上突出部的浮接閘極結(jié)構(gòu)FG。
再者，如圖2G所示，沿浮接閘極FG的表面形成一氧-氮-氧化層(ONO)28，以做為與控制閘極間絕緣之用。
最后，如圖2H所示，再于氧-氮-氧化層28上沉積一多晶矽層29，做為控制閘極之用。
之后，再進行多晶矽層的蝕刻以定義完整的控制閘極(字元線)，并再形成位元線、共同源極及各別的汲極而完成整個快閃記憶體主結(jié)構(gòu)的制造。
請再參閱圖2H，由圖中可看出，浮接閘極FG由于較傳統(tǒng)快閃記憶體的浮接閘極多出了一向上的突出部，使其與控制閘極間的相鄰面形成非平面，而增加了耦合用的面積，提高電壓的耦合率。
因此，如圖2H所示，本實施例中的一快閃記憶體包括一基底21、淺溝隔離層22、浮接閘極層24及控制閘極層29。淺溝隔離層22絕緣層位于基底21中。浮接閘極層24位于基底21上，與基底21間藉由氧化矽層23而絕緣，同時具有一突出部，此突出部位于浮接閘極層24一側(cè)及淺溝隔離層22上?？刂崎l極層29位于浮接閘極層24上，藉由氧-氮-氧化矽層28而與浮接閘極層24絕緣。
綜合上述，本發(fā)明經(jīng)由在平面的浮接閘極層上形成一絕緣層，再藉由此絕緣層的側(cè)壁形成結(jié)構(gòu)類似分離子的浮接閘極突出部，而制作出非平面的浮接閘極?？刂崎l極則依循浮接閘極表面進行沉積，使兩者間的相鄰面形成非平面的狀態(tài)，較傳統(tǒng)快閃記憶體的堆疊閘極結(jié)構(gòu)中具有更多的耦合面積而提高了電壓耦合率，使控制閘極上的電位降低，避免電路面積的增加。
雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟刁此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視權(quán)利要求書界定者為準。
權(quán)利要求
1.一種快閃記憶體的制造方法，包括以下步驟提供一基底；在該基底上依序沉積一第一導(dǎo)電層及一第一絕緣層；蝕刻該第一絕緣層而在該第一絕緣層中形成一凹槽；沉積一第二導(dǎo)電層并回蝕，且蝕刻該凹槽下方的該第一導(dǎo)電層，使該凹槽下方的該基底表面露出且在該凹槽側(cè)壁上殘留有該第二導(dǎo)電層；以及移除該第一絕緣層。
2.如權(quán)利要求1所述的快閃記憶體的制造方法，其中該基底是一矽基底。
3.如權(quán)利要求1所述的快閃記憶體的制造方法，其中該第一絕緣層是一氮化矽層。
4.如權(quán)利要求1所述的快閃記憶體的制造方法，其中該第一及第二導(dǎo)電層是多晶矽層。
5.如權(quán)利要求1所述的快閃記憶體的制造方法，其中該第一及第二導(dǎo)電層共同形成一浮接閘極。
6.如權(quán)利要求1所述的快閃記憶體的制造方法，其中更包括以下步驟在該基底中形成一淺溝隔離層，且使該凹槽對準該淺溝隔離層。
7.如權(quán)利要求1所述的快閃記憶體的制造方法，其中更包括以下步驟在該基底與該第一導(dǎo)電層間形成一第二絕緣層。
8.如權(quán)利要求7所述的快閃記憶體的制造方法，其中該第二絕緣層是一氧化矽層。
9.如權(quán)利要求1所述的快閃記憶體的制造方法，其中更包括以下步驟在該第一及第二導(dǎo)電層表面生成一第三絕緣層；以及沉積一第三導(dǎo)電層。
10.如權(quán)利要求9所述的快閃記憶體的制造方法，其中該第三絕緣層是一氧-氮-氧化矽層。
11.如權(quán)利要求9所述的快閃記憶體的制造方法，其中該第三導(dǎo)電層是多晶矽層。
12.如權(quán)利要求9所述的快閃記憶體的制造方法，其中該第三導(dǎo)電層是一控制閘極。
13.一種快閃記憶體，包括一基底；一絕緣層，位于該基底中；一浮接閘極層，位于該基底上而與該基底絕緣，具有一突出部，該突出部位于該浮接閘極層一側(cè)及該絕緣層上；以及一控制閘極層，位于該浮接閘極層上而與該浮接閘極層絕緣。
14.如權(quán)利要求13所述的快閃記憶體，其中該基底是一矽基底。
15.如權(quán)利要求13所述的快閃記憶體，其中該絕緣層是一淺溝隔離層。
16.如權(quán)利要求13所述的快閃記憶體，其中該浮接閘極層及該控制閘極層是多晶矽層。
全文摘要
本發(fā)明提供一種快閃記憶體的制造方法，包括以下步驟。提供一基底。在該基底上依序沉積一第一導(dǎo)電層及一第一絕緣層。蝕刻該第一絕緣層而在該第一絕緣層中形成一凹槽。沉積一第二導(dǎo)電層并回蝕，且蝕刻該凹槽下方的該第一導(dǎo)電層，使該凹格下方的該基底表面露出且在該凹槽側(cè)壁上殘留有該第二導(dǎo)電層。移除該第一絕緣層。
文檔編號H01L21/70GK1441482SQ0210519
公開日2003年9月10日 申請日期2002年2月26日 優(yōu)先權(quán)日2002年2月26日
發(fā)明者謝佳達 申請人:臺灣積體電路制造股份有限公司