專利名稱：集成電路裝置、電子裝置及集成電路裝置中的配置方法
技術領域：
本發(fā)明涉及集成電路裝置、電子裝置及集成電路裝置中的配置方法。
近年來，作為連接個人計算機和外圍裝置(廣義地說，電子裝置)用的接口規(guī)格，注意力集中在USB(通用串行總線)上。該USB的優(yōu)點在于能用同一規(guī)格的連接器連接迄今用各種規(guī)格的連接器連接的鼠標器、鍵盤和打印機等外圍裝置，同時能實現所謂的插接和播放或熱插接。
另一方面，該USB的問題在于同樣作為串行總線接口規(guī)格，與引人注目的IEEE1394相比，傳輸速度慢。
現在，所制定的USB2.0規(guī)格引人注目，該USB2.0規(guī)格既具有對現有的USB1.1規(guī)格的低位互換性，又能實現比USB1.1的速度格外高的480Mbps(HS模式)大小的數據傳輸速度。另外，還正在制定定義了關于USB2.0的物理層電路、以及邏輯層電路的一部分的接口規(guī)格的UTM1(USB2.0收發(fā)兩用宏單元接口)。
其次，在該USB2.0中，除了用現有的USB1.1定義的FS(全速)模式以外，還準備了稱為HS(高速)模式的傳輸模式。在該HS模式中能用480Mbps進行數據傳輸，所以與用12Mbps進行數據傳輸的FS模式相比，能實現速度格外高的數據傳輸。因此，如果采用USB2.0，則能將最佳的接口提供給要求傳輸速度高的硬盤驅動器和光盤驅動器等存儲機器。
可是，在USB2.0中，有必要用比USB1.1格外高的速度收發(fā)振幅小的信號。因此，對處理該振幅小的信號的物理層的電路提出了高性能要求，在包含該物理層的電路的依據UTMI的宏單元(兆單元、宏模塊)中，希望用手工作業(yè)進行單元配置和布線。
另一方面，SIE(串行接口引擎)和用戶邏輯等的邏輯層電路安排在包含依據UTMI的宏單元的集成電路裝置中，該邏輯層電路的結構和規(guī)模隨著使用集成電路裝置的用戶的不同而不同。因此，在包含這樣的宏單元的集成電路裝置的設計和制造中，存在既要維持物理層上的電路的高性能，又必須適應各種用戶的要求的技術課題。
發(fā)明的公開本發(fā)明就是鑒于以上這樣的技術課題而完成的，其目的在于提供一種既能維持物理層的電路的高性能，又能安排各種結構的上層的電路的集成電路裝置、使用它的電子裝置、以及集成電路裝置中的配置(布局)方法。
為了解決上述課題，本發(fā)明的集成電路裝置是一種包括多個宏單元的集成電路裝置，它包括至少包含通過總線進行數據傳輸的所供給的接口規(guī)格的物理層的電路的第一宏單元；以及包含比上述物理層高的高位層的電路的第二宏單元，這樣配置上述第一宏單元，即上述第一宏單元的第一、第二邊交叉的部分的隅角部分位于集成電路裝置的隅角部分。
在本發(fā)明中，這樣配置第一宏單元，即包含物理層(例如最低位層)的電路的第一宏單元的隅角部分位于集成電路裝置的隅角部分(包括隅角部分大體一致的情況)。而且，包含比物理層高的高位層的電路的第二宏單元配置在例如與第一宏單元不同的配置區(qū)域中。如果這樣做，則既能維持第一宏單元包含的物理層的電路的高性能，又能將各種結構的高位層電路作為第二宏單元安排在集成電路裝置中。
另外，第一宏單元中也可以包含高位層的電路的一部分。另外，集成電路裝置中也能包含第一、第二宏單元以外的宏單元。
另外，在本發(fā)明中，連接在上述所供給的接口規(guī)格的總線上的數據端子被配置在沿上述第一宏單元的上述第一邊配置的第一I/O區(qū)域中，生成通過上述數據端子的數據傳輸用的時鐘的電路的電源端子、以及時鐘端子兩方中的至少一方被配置在沿上述第一宏單元的上述第二邊配置的第二I/O區(qū)域中即可。
如果這樣做，則例如能利用從第二邊向第四邊輸入的時鐘，對從第一邊向第三邊流動的數據進行取樣，能實現無浪費的合理的數據傳輸。
另外，在本發(fā)明中，也可以沿著與上述第一宏單元的上述第一邊相向的第三邊或與上述第二邊相向的第四邊兩方中的至少一方，設置了在上述第一、第二宏單元之間存取信號用的接口區(qū)域。
如果這樣做，則例如能容易地使在第一、第二宏單元之間存取的信號的延遲或收發(fā)時序處于適當的范圍內。
另外，在接口區(qū)域中也能包含將來自第一宏單元的信號傳輸給第二宏單元用的緩沖器、以及將來自第二宏單元的信號傳輸給第一宏單元用的緩沖器等。
另外，在本發(fā)明中，上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線上連接的數據端子上，通過上述數據端子接收數據的接收電路；生成所供給的頻率的時鐘的時鐘生成電路；以及根據由上述時鐘生成電路生成的時鐘，生成通過上述數據端子傳輸的數據的取樣時鐘的取樣時鐘生成電路，在將從上述第一宏單元的上述第一邊朝向相向的第三邊的方向作為第一方向的情況下，上述接收電路配置在沿上述第一邊配置的第一I/O區(qū)域的上述第一方向一側，在將從上述第一宏單元的上述第二邊朝向相向的第四邊的方向作為第二方向的情況下，上述時鐘生成電路配置在沿上述第二邊配置的第二I/O區(qū)域的上述第二方向一側，上述取樣時鐘生成電路配置在上述接收電路的上述第一方向一側、上述時鐘生成電路的上述第二方向一側即可。
如果這樣做，則能縮短接收電路與取樣時鐘生成電路之間的距離、以及時鐘生成電路與取樣時鐘生成電路之間的距離，能減少布線的寄生電容和寄生電阻對電路工作的不良影響。
另外，在第一方向中與接收電路相鄰地配置取樣時鐘生成電路，也可以在第二方向中與時鐘生成電路相鄰地配置取樣時鐘生成電路。
另外，在本發(fā)明中，上述時鐘生成電路生成頻率相同、相位互不相同的第一～第N個時鐘，上述取樣時鐘生成電路也可以包括檢測所生成的第一～第N個時鐘的邊緣中的某些邊緣之間是否有數據的邊緣的邊緣檢測電路；以及根據上述邊緣檢測電路的邊緣檢測信息，從上述第一～第N個時鐘中選擇某一個時鐘，將所選擇的時鐘作為上述取樣時鐘輸出的時鐘選擇電路。
如果采用本發(fā)明，則能檢測在多相的第一～第N個時鐘的邊緣中的某些邊緣之間是否有數據的邊緣。例如，能檢測在第一、第二時鐘的邊緣之間是否有數據的邊緣，在第二、第三時鐘的邊緣之間是否有數據的邊緣等。然后，根據所獲得的邊緣檢測信息(表示在哪些時鐘的邊緣之間是否有數據的邊緣的信息)，從第一～第N個時鐘中選擇某一個時鐘，將該時鐘作為取樣時鐘輸出。
這樣，如果采用本發(fā)明，則能用根據邊緣檢測信息從第一～第N個時鐘中選擇時鐘這樣的簡單的結構，生成數據的取樣時鐘。因此，即使是與高速的時鐘同步地輸入的數據，也能用小規(guī)模的電路結構生成對該數據進行取樣用的適當的取樣時鐘。
另外，在本發(fā)明中，在上述第二I/O區(qū)域配置了將電源供給上述時鐘生成電路的第一電源端子、以及將電源供給上述取樣時鐘生成電路的第二電源端子，在上述第二方向中與上述第一電源端子相鄰地配置上述時鐘生成電路，也可以在上述第二方向中與上述第二電源端子相鄰地配置其一端連接在上述第二電源端子的高電位一側的電源端子上、其另一端連接在低電位側的電源端子上的電容元件的區(qū)域。
如果這樣做，則由于能縮短第一電源端子與時鐘生成電路之間的電源布線的長度，所以能將電源的電壓降抑制在最小限度。
另外，在距離第一電源端子近的部位能有效地使第一電源端子的電源電壓變化穩(wěn)定，能保證取樣時鐘生成電路等電路的穩(wěn)定工作。
另外，在本發(fā)明中，上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線連接的數據端子上，通過上述數據端子接收數據的接收電路；以及檢測連接在上述數據端子上，通過上述數據端子接收的數據是否有效的檢測電路，在將從上述第一宏單元的上述第二邊朝向相向的第四邊的方向作為第二方向的情況下，也可以在上述第二方向中相鄰地配置上述接收電路和上述檢測電路。
如果這樣做，則能有效地防止錯誤的接收數據被傳輸到后級電路中等不良現象的發(fā)生，能實現穩(wěn)定的電路工作。
另外，在本發(fā)明中，上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線連接的數據端子上，通過上述數據端子接收數據的接收電路；以及連接在上述數據端子上，通過上述數據端子發(fā)送數據的發(fā)送電路，在將從上述第一宏單元的上述第二邊朝向相向的第四邊的方向作為第二方向的情況下，上述發(fā)送電路也可以配置在上述接收電路的上述第二方向一側。
如果這樣做，則例如能縮短接收數據取樣時使用的時鐘的路徑等，另一方面，能防止該時鐘的路徑與發(fā)送數據的路徑重疊。
另外，在本發(fā)明中，上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線連接的數據端子上，通過上述數據端子接收數據的接收電路；以及連接在上述數據端子上，通過上述數據端子發(fā)送數據的發(fā)送電路，在將從上述第一宏單元的上述第一邊朝向相向的第三邊的方向作為第一方向的情況下，也可以在上述第一方向中相鄰地配置上述發(fā)送電路和上述數據端子。
如果這樣做，則能縮短發(fā)送電路和數據端子的距離，能將數據端子的布線路徑中寄生的電阻·電容·阻抗對電路工作的不良影響等抑制在最小限度。
另外，在本發(fā)明中，上述第一宏單元是布線及電路單元的配置被固定了的宏單元，上述第二宏單元也可以是布線及電路單元的配置能自動地配置布線的宏單元。
如果這樣做，則既能維持第一宏單元包含的物理層的高性能，又能用自動配置布線將各種結構的電路作為第二宏單元安排在集成電路裝置中。
另外，在本發(fā)明中，上述所供給的接口規(guī)格也可以是USB(通用串行總線)規(guī)格。
在此情況下作為所供給的接口規(guī)格，能采用USB2.0規(guī)格或者將USB2.0規(guī)格進一步發(fā)展了的規(guī)格。
另外，本發(fā)明涉及電子裝置，該電子裝置包括上述的任意的集成電路裝置、以及進行通過上述集成電路裝置及上述總線傳輸的數據的輸出處理或取入處理或存儲處理的裝置。
如果這樣做，則由于能將包含高性能的物理層的電路的集成電路裝置安排在電子裝置中，所以能提高電子裝置的性能。另一方面，通過改變第二宏單元的電路結構，能將各種電路結構的集成電路裝置安排在電子裝置中，能適應各種用戶的要求。
附圖的簡單說明

圖1是本實施例的集成電路裝置的示意的功能框圖的例子。
圖2是表示宏單元MC1的電路結構例的圖。
圖3A、圖3B、圖3C是表示宏單元MC1、MC2的配置例的圖。
圖4是表示數據端子等的配置例的圖。
圖5是表示時鐘生成電路等的配置例的圖。
圖6是表示取樣時鐘生成電路的結構例的圖。
圖7A、圖7B是說明取樣時鐘生成電路的工作用的時序波形圖。
圖8是表示PLL480的結構例的圖。
圖9是表示電容元件區(qū)域、接收電路、檢測電路、發(fā)送電路的配置例的圖。
圖10是說明電容元件CP用的圖。
圖11A、圖11B是說明檢測電路(靜噪電路)的工作用的圖。
圖12是表示檢測電路的結構例的圖。
圖13A、圖13B是說明發(fā)送電路和接收電路的配置關系用的圖。
圖14A、圖14B是說明發(fā)送電路的電流驅動器用的圖。
圖15是表示端子DP、AVSS、DM、N型晶體管NTP、NTA、NTM的配置例的圖。
圖16A、圖16B、圖16C是各種電子裝置的內部框圖的例子。
圖17A、圖17B、圖17C是各種電子裝置的外觀圖的例子。
發(fā)明的實施例以下，用附圖詳細說明本發(fā)明的實施例。
另外，以下說明的本實施例對權利要求范圍中記載的本發(fā)明的內容不作任何限定。另外，本實施例中說明的全部結構作為本發(fā)明的解決方法未必是必須的。
1.電路結構如圖1所示，本實施例的集成電路裝置(數據傳輸控制裝置)包括宏單元MC1(第一宏單元)和宏單元MC2(第二宏單元)。另外，這些宏單元MC1、MC2(兆單元、宏塊)是具有邏輯功能的中等規(guī)?；虼笠?guī)模的電路單元。另外，本實施例的集成電路裝置也可以包括三個以上的宏單元。
在圖1中，MC1是至少包含通過總線(例如串行總線)進行數據傳輸的接口規(guī)格(例如USB或IEEE1394等)的物理層的電路的宏單元。如果以USB2.0(或將USB2.0發(fā)展了的規(guī)格)為例，則作為MC1，能使用以UTMI(USB2.0收發(fā)兩用宏單元接口)規(guī)格為依據的收發(fā)兩用宏單元。在此情況下，MC1包括物理層電路、以及邏輯層電路的一部分。
另一方面，MC2是包括比物理層高的高位層(邏輯層、通信規(guī)定層或應用層等)的電路的宏單元。如果以USB2.0為例，則作為MC2包括SIE(串行接口引擎)或用戶邏輯(裝置固有的電路)等邏輯層電路(MC1包含的邏輯層電路的另一部分)。
另外，在圖1中，作為MC1也可以使用只包含物理層的電路的宏單元。另外，MC2至少包含比物理層高的高位層的電路即可。
圖2表示宏單元MC1的電路結構的一例。
宏單元MC1(第一宏單元)包括數據處理電路10、時鐘控制電路12、時鐘生成電路14、HS(高速)電路20、FS(全速)電路30。這些電路是邏輯層電路。另外，MC1包括作為物理層電路的模擬前端電路40(收發(fā)電路)。另外，宏單元MC1不需要包括圖2所示的全部電路塊，也可以是省略了它們的一部分的結構。
數據處理電路10(廣義地說，進行數據傳輸用的所供給的電路)進行以USB2.0為依據的數據傳輸用的各種處理。更具體地說，發(fā)送時進行將SYNC(同步)、SOP(數據包的開始)、EOP(數據包的結束)附加在發(fā)送數據中的處理、以及位填塞處理等。另一方面，接收時檢測接收數據的SYNC、SOP、EOP，進行擦除處理、以及位反填塞處理等。另外，數據處理電路10還進行生成控制數據的收發(fā)用的各種時序信號的處理。
另外，接收數據被從數據處理電路10輸出給作為后級電路的SIE(串行接口引擎)，發(fā)送數據被從SIE輸入給數據處理電路10。而且，該SIE包括識別USB信息包ID和地址用的SIE控制邏輯、以及進行終端編號的識別和FIF0控制等終端處理用的終端邏輯。
時鐘控制電路12接收來自SIE的各種控制信號，進行控制時鐘生成電路14的處理等。
時鐘生成電路14是生成裝置內部使用的480MHz的時鐘、以及裝置內部及SIE中使用的60MHz的時鐘的電路，包括OSC、PLL480M、PLL60M。
這里，OSC(振蕩電路)通過例如與外部振子的組合，生成步時鐘。
PLL480M是根據OSC(振蕩電路)生成的步時鐘，生成HS(高速)模式所必要的480MHz的時鐘、以及FS(全速)模式、裝置內部及SIE所必要的60MHz的時鐘的PLL(鎖相環(huán))。
PLL60M根據OSC(振蕩電路)生成的步時鐘，生成FS模式、裝置內部及SIE所必要的60MHz的時鐘。
HS電路20是進行數據傳輸速度為480Mbps的HS模式的數據收發(fā)用的邏輯電路，FS電路30是進行數據傳輸速度為12Mbps的FS模式的數據收發(fā)用的邏輯電路。
HS電路20包括取樣時鐘生成電路22(HSDLL高速延遲線PLL)、彈性緩沖器(彈性緩沖器)24。
這里，取樣時鐘生成電路22根據由時鐘生成電路14生成的時鐘、以及接收數據，生成接收數據的取樣時鐘。
另外，彈性緩沖器2 4是吸收裝置內部和外部裝置(連接在總線上的外部裝置)的時鐘頻率差(時鐘脈沖漂移)等用的電路。
模擬前端電路40(收發(fā)電路)是包括進行FS或HS模式的收發(fā)用的驅動器或接收機的模擬電路。在USB中，根據使用數據端子DP(Data+)及DM(Data-)的差動信號，收發(fā)數據。
在USB2.0中，作為傳輸模式定義HS模式(廣義地說，是第一模式)和FS模式(廣義地說，是第二模式)。HS模式是由USB2.0新定義的傳輸模式。FS模式是現有的USB1.1中已經定義的傳輸模式。
因此，在本實施例的集成電路裝置中，模擬前端電路40包括用HS模式進行收發(fā)用的HS模式用驅動器及接收機、以及用FS模式進行收發(fā)用的FS模式用驅動器及接收機。
更具體地說，模擬前端電路40包括FS驅動器42、FS差動接收機44、單端(Single ended)DP接收機46、單端DM接收機48、HS電流驅動器50(發(fā)送電路)、低速用靜噪(Squelch)電路52(檢測電路)、高速用靜噪電路54(檢測電路)、HS差動接收機56(接收電路)。
FS驅動器42在FS模式中，用數據端子DP、DM，差動輸出由來自FS電路30的FS_DPout及FS_DMout構成的差動信號。該FS驅動器42利用來自FS電路30的FS_OutDis進行輸出控制。
FS差動接收機44在FS模式中，放大通過DP、DM輸入的差動信號，作為FS_DataIn輸出給FS電路30。該FS差動接收機44利用FS_CompEnb進行放大控制。
單端DP接收機46在FS模式中，放大通過DP輸入的單端信號，作為SE_DPin輸出給FS電路30。
單端DM接收機48在FS模式中，放大通過DM輸入的單端信號，作為SE_DMin輸出給FS電路30。
HS電流驅動器50(發(fā)送電路)在HS模式中，放大由來自HS電路20的HS_DPout及HS_DMout構成的差動輸入信號，通過DP、DM輸出。即，HS電流驅動器50通過用一定的電流值驅動DP或DM的信號線，生成J(DP為400mV，DM為0V)或K(DP為0V，DM為400mV)的狀態(tài)。該HS電流驅動器50利用來自HS電路20的HS_OutDis進行輸出控制，同時利用HS_CurrentSourceEnb進行驅動電流的控制。
低速用靜噪電路52(檢測電路。低速用傳輸包絡檢波器)在FS模式中，檢測通過DP、DM輸入的差動信號(數據的有無)，作為HS_SQ_L輸出。即，將數據和噪聲區(qū)別開檢測。該低速用靜噪電路52利用HS_SQ_L_Enb進行工作控制，利用HS_SQ_L_Pwr進行省電控制。
高速用靜噪電路54(檢測電路。高速用傳輸包絡檢波器)在HS模式中，檢測通過DP、DM輸入的差動信號(數據的有無)，作為HS_SQ輸出給HS電路20。即，將數據和噪聲區(qū)別開檢測。該高速用HS_SQ電路54利用來自HS電路20的HS_SQ_Enb進行工作控制，利用HS_SQ_Pwr進行省電控制。
HS差動接收機56(接收電路)在HS模式中，放大通過DP、DM輸入的差動信號，輸出HS_DataIn、HS_DataIn_L。即，在HS模式中，檢測DP、DM線路是否呈J或K的某一狀態(tài)。該HS差動接收機56利用HS_RxEnb進行放大控制。
差動的數據端子中的DP通過開關元件(晶體管)SW1及上拉電阻Rpu，與高電位側的電源電壓(例如3.3V)連接。另外，差動數據端子中的DM連接在開關元件SW2上。由RpuEnb控制這些SW1、SW2。即，將RpuEnb激活后，通過SW1及Rpu，上拉DP，能將HS裝置作為FS裝置使用。
另外，在本實施例中，為了保持DP、DM之間的負載平衡，通過SW2對DM連接虛擬電阻Rpu’。
2.宏單元的配置在本實施例中，如圖3A所示，這樣配置MC1，即，使宏單元MC1(第一宏單元。收發(fā)兩用宏單元)的邊SD1、SD2(第一、第二邊)的交叉部分即隅角部分CN與集成電路裝置ICD(半導體芯片)的隅角部分一致(包括大體一致的情況)。而且，將宏單元MC2(第二宏單元。SIE、用戶邏輯的宏單元)配置在宏單元MC1的配置區(qū)域以外的區(qū)域中。
這里，在圖3A中，MC1成為布線及電路單元的配置被固定的硬宏元。更具體地說，例如，通過手工作業(yè)的布局方法進行布線和電路單元的配置(也可以使布線、配置的一部分自動化)。
另一方面，MC2成為布線及電路單元的配置自動進行的軟宏元。更具體地說，例如，利用門陣列的自動配置布線工具，自動地進行基本單元之間的布線等(也可以使配置、布線的一部分固定化)。
如圖2所示，宏單元MC1包括要求使用微小信號、高速進行工作的模擬前端電路40；要求用490MHz進行工作的HS電路20；以及要求生成480MHz的時鐘的時鐘生成電路14等。因此，如果使用利用門陣列等的自動配置布線工具，進行宏單元C1的這些電路的配置、布線，則不能維持宏單元MC1的高性能。因此，希望采用手工作業(yè)的布局方法進行宏單元MC1中的電路單元的配置、布線。
另一方面，宏單元MC2不包括物理層電路(模擬前端電路)，不要求像宏單元MC1那么高速地工作。而且，宏單元MC2的電路結構隨著使用集成電路裝置的用戶的要求和裝入了集成電路裝置的電子裝置的用途的不同而有多種變化。因此，希望利用自動配置布線工具進行宏單元MC2中的電路單元的配置、布線。
因此，在本實施例中，如圖3A所示，配置MC1，使宏單元MC1的隅角部分CN位于集成電路裝置ICD的隅角部分。如果這樣做，則例如在宏單元MC2的電路的結構和規(guī)模變化了的情況下也能容易地對其進行處置。
例如，在宏單元MC2的電路規(guī)模小的情況下，如圖3B所示配置MC1、MC2即可，在MC2的電路規(guī)模大的情況下，如圖3C所示配置MC1、MC2即可。
而且，在該情況下，在本實施例中，由于宏單元MC1被配置在集成電路裝置ICD的隅角上，所以即使宏單元MC2的電路結構和規(guī)模隨著用戶的要求而變化，也能使宏單元MC1的芯內的電路單元的配置、布線和I/O區(qū)域中的端子(焊接區(qū))的配置大致固定化。因此，既能適應用戶的多種要求，又能維持宏單元MC1的高性能。
另外，在本實施例中，由于將宏單元MC1固定配置在集成電路裝置ICD的隅角上，所以如圖3B、圖3C所示，關于在宏單元MC1、MC2之間存取數據用的接口區(qū)域IFR(緩沖信號用的緩沖器的配置區(qū)域)，也能固定配置在與邊SD1相向的邊SD3(或與邊SD2相向的邊SD4)的場所。這里，所說的接口區(qū)域IFR，是指包括緩沖來自宏單元MC1的信號并輸出給宏單元MC2的緩沖器、以及緩沖來自MC2的信號并輸出給MC1的緩沖器等的區(qū)域而言。
通過這樣固定配置接口區(qū)域IFR，能容易地將在宏單元MC1、MC2之間存取的信號的延遲和收發(fā)時序集中在允許的范圍內，即使在宏單元MC2的電路結構和規(guī)模變化了的情況下，也能保證穩(wěn)定的電路工作。
即，如果接口區(qū)域IFR的部位被固定化，則能容易地估計宏單元MC1、MC2之間的信號線的寄生電容。因此，設定這些信號線的寄生電容處于允許范圍內，能進行作為軟宏元的宏單元MC2的自動配置布線，能容易地進行信號時序的設計。
另外，為了使信號時序的設計更容易，關于宏單元MC2一側的接口區(qū)域(緩沖區(qū)域)，最好固定配置在與宏單元MC1一側的接口區(qū)域IFR相鄰的區(qū)域(沿邊SD3的區(qū)域)中。
另外，在本實施例中，如圖3D所示配置宏單元MC1、MC2即可。即，在圖3A、圖3B、圖3C中，雖然宏單元MC2的區(qū)域存在于宏單元MC1的邊SD4(第四邊)的右側(第二方向一側)，但在圖3D中并不存在。即，宏單元MC1的邊SD4(第四邊)位于宏單元MC2的邊SD4’(第四邊)的位置。在宏單元MC1的電路規(guī)模小的情況下和端子數少的情況下，圖3D中的配置方法有效。
3.數據端子、電源端子、時鐘端子的配置方法在本實施例中，如圖4所示，將數據端子DP、DM(焊接區(qū))配置在沿著宏單元MC1的邊SD1(第一邊)的I/O區(qū)域IOR1(第一I/O區(qū)域)中，將電源端子VDD、VSS和時鐘端子XI、XO配置在沿著邊SD2(第二邊)的I/O區(qū)域IOR2中。
這里，DP、DM是連接在USB的總線上的數據端子。在USB中，使用這些差動的數據端子DP、DM進行數據的收發(fā)。
另外，VDD、VSS(PVDD、PVSS、XVDD、XVSS)是生成通過DP、DM的數據傳輸用的時鐘的電路(例如圖2中的時鐘生成電路14或取樣時鐘生成電路22等)的電源端子，XI、XO是時鐘端子。例如，圖2中的時鐘生成電路14和取樣時鐘生成電路22利用從這些電源端子VDD、VSS供給的電源進行工作。另外，XI、XO分別是圖2中的振蕩電路OSC的輸入端子、輸出端子。另外，也可以通過XI輸入外部時鐘。
這樣，如果將DP、DM配置在沿著邊SD1的IOR1上，將VDD、VSS、XI、XO配置在沿著邊SD2的IOR2上，則能利用沿著方向DR2(從邊SD2朝向相向的邊SD4的第二方向)輸入的時鐘，對沿著方向DR1(從邊SD1朝向相向的邊SD3的第一方向)流動的數據進行取樣。然后，能通過作為沿著邊SD3的區(qū)域的接口區(qū)域IFR，將取樣的數據輸出給宏單元MC2。因此，能實現無浪費的合理的數據傳輸。
特別是USB2.0的HS模式中的取樣時鐘的頻率為480MHz，速度非常快。因此，為了不引起時鐘頻率偏移，最好在盡可能早的階段對通過DP、DM接收的數據進行取樣。
在本實施例中，如圖4所示，將宏單元MC1配置在集成電路裝置ICD的隅角上，將DP、DM配置在沿著邊SD1的IOR1上，將供取樣時鐘生成用的VDD、VSS、XI、XO配置在沿著邊SD2的IOR2上。因此，能縮短作為直到數據被取樣的部位的距離的圖4中的L1、L2，能在早期階段對通過DP、DM輸入的數據進行取樣。因此，像USB2.0的HS模式那樣即使在頻率快的傳輸模式中，也能有效地防止接收錯誤的發(fā)生。
另外，接口區(qū)域IFR雖然也可以沿邊SD4的方向配置，但如果考慮到數據的流動方向是DR1，則最好沿邊SD3的方向配置IFR。
4.時鐘生成電路等的配置在本實施例中，如圖5所示，將接收電路100(圖2中的HS差動接收機56)配置在I/O區(qū)域IOR1的DR1一側(從邊SD1朝向SD3的第一方向一側)。
另外，將圖2中的時鐘生成電路14配置在I/O區(qū)域IOR2的DR2一側(從邊SD2朝向相向邊SD4的第二方向一側)。
而且，將取樣時鐘生成電路22配置在接收電路100的DR1一側(上側)、且在時鐘生成電路14的DR2一側(右側)。
如果采用圖5所示的配置方法，則能縮短接收電路100和取樣時鐘生成電路22之間的距離。因此，能縮短連接接收電路100和取樣時鐘生成電路22的布線的長度，能防止不需要的電容通過DP、DM寄生在由接收電路100接收的數據的布線上。其結果是，能防止數據的上升沿·下降沿的波形發(fā)生鈍化，同時能將來自接收電路100的數據以較少的信號延遲傳輸給取樣時鐘生成電路22。
另外，如果采用圖5所示的配置方法，則時鐘生成電路14和取樣時鐘生成電路22之間的距離也能縮短。因此，能縮短連接時鐘生成電路14和取樣時鐘生成電路22的布線的長度，能防止不需要的電容寄生在由時鐘生成電路14生成的高頻(480MHz)時鐘(頻率相同、相位不同的多相的第一～第N個時鐘)的布線上。其結果是，能防止數據的上升沿·下降沿的波形發(fā)生鈍化、或者在多相的時鐘之間發(fā)生信號延遲差等事態(tài)。
而且，通過這樣縮短接收電路100與取樣時鐘生成電路22之間的距離、以及時鐘生成電路14與取樣時鐘生成電路22之間的距離，即使不采用最新的半導體工藝，也能實現USB2.0的HS模式所要求的生成高頻的取樣時鐘的電路。
圖6表示本實施例的取樣時鐘生成電路22(HSDLL電路)的結構例。
時鐘生成電路14包含的PLL480M輸出頻率相同、相位不同的時鐘CLK0、CLK1、CLK2、CLK3、CLK4(廣義地說，第一～第N時鐘)。更具體地說，PLL480M的VCO(能可變地控制振蕩頻率的振蕩裝置)包含的5個差動輸出比較電路(廣義地說，奇數級的第一～第N反相電路)的輸出能用作時鐘CLK0～4。
取樣時鐘生成電路22包括邊緣檢測電路70、時鐘選擇電路72。而且，該邊緣檢測電路70檢測從接收電路100(圖2中的HS差動接收機56)輸入的數據的邊緣，將該邊緣檢測信息輸出給時鐘選擇電路72。
更具體地說，檢測在來自PLL480M的CLK0～4的邊緣(上升沿或下降沿)中的某些邊緣之間是否有數據HS_DataIn的邊緣，將該邊緣檢測信息輸出給時鐘選擇電路72。
于是，時鐘選擇電路72根據該邊緣檢測信息，從時鐘CLK0～4中選擇某一時鐘，將被選擇的時鐘作為取樣時鐘SCLK輸出給下一級的彈性緩沖器24。
圖7A、圖7B中示出了說明取樣時鐘生成電路22的工作情況用的時序波形圖。
如圖7A、圖7B所示，CLK0～4是頻率為480MHz的相同的時鐘。另外，在時鐘的周期為T的情況下，各時鐘之間的相位只移動T/5(廣義地說為T/N)。
而且，在圖7A中，由圖6中的邊緣檢測電路70檢測成為取樣對象的HS_DataIn(接收數據)的邊緣ED處于時鐘CLK0與CLK1之間的情況。于是，由圖6中的時鐘選擇電路72從HS-DataIn的邊緣ED中選擇例如有3個(廣義地說設定數為M個)錯開的邊緣EC3的時鐘CLK3，該被選擇的CLK3作為HS_DataIn的取樣時鐘SCLK被輸出給下一級的電路(彈性緩沖器24)。
另一方面，在圖7B中，由邊緣檢測電路70檢測到HS_DataIn的邊緣ED處于CLK2和CLK3之間的情況。于是，由時鐘選擇電路72從HS_DataIn的邊緣ED中選擇例如有3個(廣義地說設定數為M個)錯開的邊緣ECO的時鐘CLK0，該被選擇的CLK0作為HS_DataIn的取樣時鐘SCLK被輸出給下一級的電路(彈性緩沖器24)。
這樣，如果采用本實施例的取樣時鐘生成電路22，則通過檢測HS_DataIn的邊緣ED，根據獲得的邊緣檢測信息，從CLK0～CLK4中選擇時鐘這樣的簡單的結構，能生成HS_DataIn的取樣時鐘SCLK。因此，如USB2.0的HS模式所示，即使在HS_DataIn是與外部裝置的480MHz同步的高速傳輸數據的情況下，也能生成可恰當地對該HS_DataIn取樣的時鐘SCLK。
另外，如果采用本實施例，如圖7A、圖7B所示，能使所生成的取樣時鐘SCLK的邊緣ES位于HS_DataIn的邊緣之間的正中附近位置。因此，后級的電路(彈性緩沖器24)能充分地確保保持數據用的準備時間和保持時間，能格外地提高數據接收的可靠性。
另外，如果采用本實施例，則作為為了檢測HS_DataIn的邊緣和生成SCLK所使用的5相(多相)時鐘CLK0～4，能有效地利用PLL480M的VCO包含的差動輸出比較器(反相電路)的輸出。因此，為了生成CLK0～4，沒有必要設置另外的新的電路，因此能謀求電路的小規(guī)?；?。
圖8中示出了時鐘生成電路14包含的PLL480M的詳細的結構例。
該PLL480M包括相位比較器80、充電泵電路82、濾波電路84、VCO(電壓控制振蕩器)86、分頻器88等。
這里，相位比較器80對步時鐘RCLK(例如12～24MHz)和來自分頻器88的時鐘DCLK4的相位進行比較，輸出相位誤差信號PUP、PDW(PUP是相位超前信號，PDW是相位滯后信號)。
充電泵電路82根據來自相位比較器80的PUP、PDW，進行充電泵工作。更具體地說，如果PUP被激活，則進行使濾波電路84包含的電容器充電的工作，如果PDW被激活，則進行使電容器放電的工作。然后，由濾波電路84將平滑后的控制電壓VC供給VCO86。
VCO86根據控制電壓VC，進行可變地控制其振蕩頻率的振蕩工作，生成480MHz的時鐘QCLK0～4。例如，如果控制電壓增高，則振蕩頻率也增高，如果控制電壓降低，則振蕩頻率也降低。
由VCO86生成的時鐘QCLK0、1、2、3、4通過緩沖器BF00～04、BF10～14，分別作為CLK0、3、1、4、2輸出到外部。另外，BF20～23是與BF24進行負載匹配用的虛擬緩沖器。
分頻器88對通過緩沖器BF04、BF24從VCO86輸入的時鐘QCLK進行分頻(1/N)，將分頻后的時鐘DCLK4輸出給相位比較器80。
如果采用圖8所示構成的PLL480M，則能生成與步時鐘RCLK(由振蕩電路OSC生成的時鐘)相位同步的480MHz的高頻時鐘CLK0～4。
如上所述，在圖6所示的取樣時鐘生成電路22中，根據來自接收電路100(差動接收機56)的HS_DataIn的邊緣信息和來自時鐘生成電路14(PLL480M)的多相的480MHz的時鐘CLK0～4，生成取樣時鐘SCLK。因此，如果不需要的電容寄生在HS_DataIn或時鐘CLK0～4的布線中，則有可能不能生成適當的取樣時鐘。
如果采用本實施例，則將宏單元MC1配置在集成電路裝置ICD的隅角上，如圖5所示配置接收電路100、時鐘生成電路14、取樣時鐘生成電路22。因此，能充分地縮短接收電路100與取樣時鐘生成電路22之間的布線長度、以及時鐘生成電路14與取樣時鐘生成電路22之間的布線長度。其結果是，即使在采用圖6所示結構的取樣時鐘生成電路22的情況下，也能生成適當的取樣時鐘。
5.電容器區(qū)域的配置在本實施例中，如圖9所示，將以下端子配置在沿著邊SD2的I/O區(qū)域IOR2中將電源供給時鐘生成電路14的電源端子PVD、PVSS(第一電源端子)；以及將電源供給取樣時鐘生成電路22或其他邏輯電路112(圖2中的彈性緩沖器24、FS電路30、數據處理電路10)的電源端子XVDD、XVSS(第二電源端子)。
而且，在本實施例中，沿著方向DR2(第二方向)與電源端子PVDD、PVSS相鄰地配置時鐘生成電路14。
另一方面，沿著方向DR2與電源端子XVDD、XVSS相鄰地配置使電源端子XVDD、XVSS的電源電壓的變化穩(wěn)定用的電容元件區(qū)域110。這里，如圖10所示，電容元件CP是一端(正極一側)連接在XVDD上、另一端(負極一側)連接在XVSS上的元件，利用使基板電位穩(wěn)定的保護環(huán)(環(huán)狀電源)等構成。
如圖9所示，如果與電源端子PVDD、PVSS相鄰地配置時鐘生成電路14，則能縮短PVDD、PVSS與時鐘生成電路14之間的電源布線的長度。因此，能將由流過時鐘生成電路14的電流引起的電壓降抑制在最小限度，能保證時鐘生成電路14的穩(wěn)定工作。
特別是由于時鐘生成電路14包含的PLL480M(參照圖8)需要生成高頻(480MHz)時鐘，所以耗電量非常大。而且，如果由于該耗電量致使電源產生較大的電壓降，則PLL480M包含的反相電路的增益下降，會發(fā)生不能保證480MHz的振蕩工作的事態(tài)。
如本實施例所示，如果與電源端子PVDD、PVSS相鄰地配置時鐘生成電路14，則能有效地防止發(fā)生這樣的事態(tài)。
另外，如圖9所示，如果與電源端子XVDD、XVSS相鄰地配置電容元件區(qū)域110，則能在XVDD、XVSS附近的部位有效地使XVDD、XVSS的電源電壓變化穩(wěn)定。
特別是取樣時鐘生成電路22和邏輯電路112包含的彈性緩沖器以高頻(480MHz)工作。因此，由于MOS晶體管的柵極電容的充放電引起的電源電壓變化，有可能發(fā)生這些取樣時鐘生成電路22和彈性緩沖器誤工作的事態(tài)。
如本實施例所示，如果靠近電源端子XVDD、XVSS配置電容元件區(qū)域110，則能有效地防止發(fā)生這樣的事態(tài)。另外，還具有能有效地利用時鐘生成電路14的DR1一側(上側)的靜區(qū)(空閑區(qū))的效果。
另外，在圖9中，模擬電路114是生成基準電壓或基準電流用的電路。另外，例如也可以將時鐘生成電路14的振蕩電路OSC配置在配置著模擬電路114的區(qū)域附近。
6.接收電路和檢測電路的配置關系在本實施例中，如圖9所示，模擬前端電路40包括區(qū)別總線上的信號是有效數據還是噪聲用的檢測電路102(圖2中的高速用靜噪電路54。包絡檢波器)。
該檢測電路102通過保持總線上的信號峰值，對信號的包絡線進行檢波，來檢測總線上的信號振幅。然后，例如，如果其振幅在100mV以下，則斷定該信號是噪聲，如果在150mV以上，則斷定是有效數據。而且，在斷定是有效數據的情況下，檢測電路102使圖11A中的檢測信號HS_SQ呈高電平(激活)。因此，AND電路103呈導通狀態(tài)，來自接收電路100的接收數據被傳輸給取樣時鐘生成電路22。
其次，斷定了在USB2.0中，必須使該檢測電路102的信號檢測工作以非常高的速度進行。
即，在USB2.0中，每次通過中樞裝置時，圖11B中的SYNC的位都被削減。因此，當終端裝置接收了數據時，SYNC的位數有可能變得非常少。因此，如果檢測電路102的信號檢測工作慢，則HS_SQ變成高電平的時刻被延遲，有可能丟失接收數據。
因此，在本實施例中，如圖9所示，沿著從宏單元MC1的邊SD2朝向SD4的方向DR2，相鄰地配置接收電路100和檢測電路102(靜噪電路)。
如果這樣做，則能使圖11A中的路徑PT1、PT2的布線的寄生電容、寄生電阻相同。因此，例如在檢測出總線上的信號是噪聲的情況下，檢測電路102的輸出HS_SQ立刻呈低電平，能防止錯誤的數據通過路徑PT1及AND電路103傳輸給取樣時鐘生成電路22。另一方面，在檢測出總線上的信號是有效數據的情況下，檢測電路102的輸出HS_SQ呈高電平，接收電路100接收的數據通過路徑PT1及AND電路103立刻被傳輸給取樣時鐘生成電路22。這樣，在本實施例中，通過使路徑PT1、PT2的布線的寄生電容、寄生電阻相同，實現穩(wěn)定的電路工作獲得了成功。
圖12中示出了檢測電路102(靜噪電路)的結構例。
圖12中的檢測電路102包括差動放大電路60、第一及第二峰值保持電路62、64、恒定電位設定電路66、比較電路68。
差動放大電路60放大來自DP、DM的差動輸入信號的差分電壓，生成差動輸出信號GP、GM。
第一峰值保持電路62檢測差動輸出信號中的一個輸出信號GP的峰值，保持在結點PKH中。
第二峰值保持電路64檢測差動輸出信號中的另一個輸出信號GM的峰值，保持在結點PKH中。
恒定電位設定電路66用比結點PKH的電位變化速度變化得慢的時間常數，使結點PKH的電位返回與信號的未檢測狀態(tài)對應的恒定電位。
比較電路68對基準電位RP和結點PKH的電位進行比較，將其結果是作為HS_SQ輸出。
這樣，圖12中的檢測電路102將根據DP、DM獲得的差動輸出信號GP、GM的峰值保持在結點PKH中，用緩慢的時間常數使該PKH的電位返回與信號的未檢測狀態(tài)相關的恒定電位。而且，將該結點PKH的電位與基準電平RP進行比較，所以即使在DP、DM的差動輸入信號振幅微小且高速的情況下，也能高精度地判斷接收數據的有無。
7.接收電路和發(fā)送電路的配置關系在本實施例中，如圖9所示，將發(fā)送電路104(圖2中的HS電流驅動器50)配置在接收電路100(HS差動接收機56)的DR2一側(從SD2朝向SD4的方向的第二方向一側。右側)。
例如，如圖13A所示，作為本實施例的比較例的布局方法，也可以考慮將發(fā)送電路104配置在接收電路100的方向XDR2一側(與DR2相反的一側。左側)。
可是，在該方法中，來自時鐘生成電路14的時鐘的布線區(qū)域和將發(fā)送數據供給發(fā)送電路104的邏輯電路112的區(qū)域重疊。因此，存在布局效率惡化的問題。
特別是在圖6、圖7A、圖7B所示的方法中，在生成取樣時鐘的情況下，來自時鐘生成電路14的時鐘(多相時鐘)的布線上寄生的電容和電阻最好盡可能地小。可是，在圖13A所示的布局方法中，時鐘生成電路14與取樣時鐘生成電路22之間的距離遠，無用的寄生電容、寄生電阻附加在來自時鐘生成電路14的時鐘布線上。
另外，在圖13A所示的布局方法中，配置在發(fā)送電路104下側的數據端子DP、DM也被配置在靠近隅角部分CN的部位。因此，數據端子DP、DM的鍵合引線傾斜地布線，DP、DM的鍵合引線的長度產生差異。其結果是，寄生在DP、DM的鍵合引線上的阻抗也產生差異，DP、DM的負載平衡被破壞，發(fā)送電路104的性能有可能下降。
與此不同，如圖13B所示，如果將發(fā)送電路104配置在接收電路100的DR2一側(右側)，則能將接收電路100配置在距離隅角部分CN近的場所。其結果是，能防止來自時鐘生成電路14的時鐘的布線區(qū)域與邏輯電路112的區(qū)域重疊的事態(tài)的發(fā)生，能提高布局效率。
另外，如果采用圖13B所示的布局方法，則能使時鐘生成電路14與取樣時鐘生成電路22之間的距離拉近，能將來自時鐘生成電路14的時鐘布線上寄生的電容和電阻抑制在最小限度。
另外，在圖13B所示的布局方法中，能將數據端子DP、DM配置在距離隅角部分CN遠的部位。因此，能筆直地配置數據端子DP、DM的鍵合引線，能將DP、DM的鍵合引線長度的差異抑制在最小限度。其結果是，能將DP、DM的鍵合引線上的寄生阻抗的差異抑制在最小限度，能使DP、DM的負載平衡相同，能實現高性能的發(fā)送電路104。
8.發(fā)送電路和數據端子的配置關系如圖14A所示，本實施例的發(fā)送電路104包括恒流源IS(柵極被設定成恒定電位的P型晶體管)、以及由N型晶體管(開關元件)NTP、NTA、NTM構成的電流驅動器。這里，N型晶體管NTP、NTA、NTM的柵極由DPG、AVG、DMG控制。而且，如圖14B所示，通過將DPG設定成高電平(激活)，恒定電流從恒流源IS通過N型晶體管NTP流向DP，總線的狀態(tài)呈J狀態(tài)。另一方面，通過將DMG設定成高電平，恒定電流從恒流源IS通過N型晶體管NTM流向DM，總線的狀態(tài)呈K狀態(tài)。而且，根據發(fā)送數據的不同，通過使總線呈J或K狀態(tài)，能進行HS模式的發(fā)送。
另一方面，如圖14B所示，在發(fā)送(HS發(fā)送)期間以外的期間，通過將AVG設定成高電平，恒定電流從恒流源IS通過N型晶體管NTA流向AVSS(來自IS的恒定電流遭到破壞)。這樣，即使在發(fā)送期間以外的期間，也能使恒流源IS的恒定電流通過N型晶體管NTA繼續(xù)流向AVSS，借以在發(fā)送開始時能立刻使穩(wěn)定的恒定電流通過NTP或NTM流向DP或DM，能提高發(fā)送電路104的響應。
這樣，在用電流驅動器作為發(fā)送電路104的情況下，最好使圖14A中的路徑PTP、PTM中寄生的電阻·電容·阻抗互相匹配，保持DP、DM的負載平衡。
因此，在本實施例中，如圖9所示，沿方向DR1(從SD1朝向SD3的第一方向。上方向)相鄰地配置發(fā)送電路104和數據端子DP、DM。
更具體地說，如圖15所示，將發(fā)送電路104(圖14A中的電流驅動器)的N型晶體管NTP、NTM配置在數據端子DP、DM的正上方(方向DR1)。另外，將在發(fā)送期間以外的期間來自恒流源IS的恒定電流流過的電源端子AVSS配置在數據端子DP、DM之間的區(qū)域，將N型晶體管NTA配置在該AVSS的正上方(方向DR1)。
如果這樣配置，則使DP、NTP之間的布線上的寄生電阻·電容·阻抗與DM、NTM之間的布線上的寄生電阻·電容·阻抗匹配，容易保持DP、DM的負載平衡。因此，能提高發(fā)送電路104的性能。
特別是在本實施例中，如圖13B中說明的那樣，將發(fā)送電路104配置在接收電路100的DR2一側(右側)。而且，如用圖15說明的那樣，在與數據端子DP、DM的DR1一側(上側)相鄰地配置發(fā)送電路104。因此，結果數據端子DP、DM的配置位置離開隅角部分CN，如圖13B中說明的那樣，能使DP、DM的鍵合引線上的寄生阻抗的差異變小。因此，能更良好地保持DP、DM的負載平衡。
另外，在圖15中，將圖2中的電阻Rpu、Rpu’及開關元件SW1、SW2配置在NTP、NTA、NTM的DR1一側(上側)。即，NTP、SW1、Rpu的布局與NTM、SW2、Rpu’的布局對稱。因此，能使DP、DM上寄生的電阻·電容·阻抗等效。另外，在圖15中，也可以將恒流源IS配置在NTP、NTA、NTM的DR1一側(上側)或Rpu、Rpu’的DR1一側。
9.電子裝置其次，說明包含本實施例的集成電路裝置(數據傳輸控制裝置)的電子裝置的例子。
例如，圖16A中示出了作為電子裝置之一的打印機的內部框圖，圖17A中示出了其外觀圖。CPU(微型計算機)510進行系統(tǒng)總體的控制等。操作部511是用戶操作打印機用的部分?？刂瞥绦颉⒆中偷却鎯υ赗OM516中，RAM517具有作為CPU510的工作區(qū)的功能。DMAC518是不通過CPU510進行數據傳輸用的DMA控制器。顯示面板519是將打印機的工作狀態(tài)通知給用戶的部分。
能通過USB從個人計算機等其他裝置傳輸的串行打印數據由集成電路裝置500變換成并行的打印數據。然后，變換后的并行打印數據由CPU510或DMAC518傳輸給打印處理部(打印機引擎)512。然后，在打印處理部512中對并行打印數據實施所給予的處理，由打印頭等構成的打印部(進行數據的輸出處理的裝置)514在紙上進行打印輸出。
在圖16B中示出了作為電子裝置之一的掃描器的內部框圖，圖17B中示出了其外觀圖。CPU520進行系統(tǒng)總體的控制等。操作部521是用戶操作掃描器用的部分?？刂瞥绦虻却鎯υ赗OM526中，RAM527具有作為CPU520的工作區(qū)的功能。DMAC528是DMA控制器。
27由光源、光電變換器等構成的圖像讀取部(進行數據的取入處理的裝置)522讀取原稿的圖像，由圖像處理部(掃描器引擎)524處理所讀取的圖像數據。然后，處理后的圖像數據由CPU520或DMAC528傳輸給集成電路裝置500。集成電路裝置500將該并行的圖像數據變換成串行數據，通過USB發(fā)送給個人計算機等其他裝置。
在圖16C中示出了作為電子裝置之一的CD-RW驅動器的內部框圖，圖17C中示出了其外觀圖。CPU530進行系統(tǒng)總體的控制等。操作部531是用戶操作CD-RW用的部分?？刂瞥绦虻却鎯υ赗OM536中，RAM537具有作為CPU530的工作區(qū)的功能。DMAC538是DMA控制器。
由激光、電動機、光學系統(tǒng)等構成的讀取和寫入部(進行數據的取入處理的裝置或進行數據的存儲處理用的裝置)533從CD-RW532讀取的數據被輸入信號處理部534，實施錯誤修正處理等所給予的信號處理。然后，實施了信號處理的數據由CPU530或DMAC538傳輸給集成電路裝置500。集成電路裝置500將該并行的數據變換成串行數據，通過USB發(fā)送給個人計算機等其他裝置。
另一方面，能通過USB從其他裝置傳輸的串行的數據由集成電路裝置500變換成并行的數據。然后，該并行數據由CPU530或DMAC538傳輸給信號處理部534。然后，在信號處理部534中對該并行數據實施所給予的信號處理，由讀取和寫入部533存儲在CD-RW532中。
另外，在圖16A、圖16B、圖16C中，除了CPU510、520、530以外，也可以另外設置集成電路裝置500中的數據傳輸控制用的CPU。
如果將本實施例的集成電路裝置用于電子裝置，則能實現USB2.0中的HS模式的數據傳輸。因此，在用戶用個人計算機等進行了打印輸出的指示的情況下，經過微小的時間延遲便完成打印。另外，在向掃描器發(fā)出了圖像取入的指示后，經過微小的時間延遲，用戶就能看到讀取的圖像。另外，能高速地進行來自CD-RW的數據讀取或向CD-RW的數據寫入。
另外，如果將本實施例的集成電路裝置用于電子裝置，則即使用制造成本低的通常的半導體工藝，也能制造可進行HS模式下的數據傳輸的集成電路裝置。因此，能謀求數據傳輸裝置的低成本化，也能謀求電子裝置的低成本化。另外，能提高數據傳輸的可靠性，也能提高電子裝置的可靠性。
另外，如果將本實施例的集成電路裝置用于電子裝置，則既能維持集成電路裝置的高性能，又能根據制造電子裝置的用戶的各種要求，提高電子裝置的附加價值。
另外，作為能應用本實施例的集成電路裝置的電子裝置，除了上述的以外，例如還能考慮各種光盤驅動器(CD-ROM、DVD)、光磁盤驅動器(MO)、硬盤驅動器、TV、VTR、攝像機、音頻機、電話機、投影機、個人計算機、電子筆記本、文字處理器等各種機器。
另外，本發(fā)明不限于本實施例，在本發(fā)明的要旨范圍內能進行各種變形來實施。
例如，本發(fā)明的集成電路裝置的第一宏單元的電路結構不限定于圖2所示的結構，能進行各種變形來實施。
另外，本發(fā)明的集成電路裝置的各電路的配置也不限定于用圖3A～圖15說明的方法，能進行各種變形來實施。
另外，本發(fā)明雖然特別希望應用于USB2.0的接口(數據傳輸)，但不限定于此。例如，基于與USB2.0同樣的思想的規(guī)格或將USB2.0發(fā)展了的規(guī)格的接口也能應用本發(fā)明。
權利要求
1.一種集成電路裝置，它包括多個宏單元，該集成電路裝置的特征在于包括至少包含通過總線進行數據傳輸的所供給的接口規(guī)格的物理層的電路的第一宏單元；以及包含比上述物理層高的高位層的電路的第二宏單元，這樣配置上述第一宏單元，即上述第一宏單元的第一、第二邊交叉部分即隅角部分位于集成電路裝置的隅角部分。
2.如權利要求1所述的集成電路裝置，其特征在于連接在上述所供給的接口規(guī)格的總線上的數據端子配置在沿上述第一宏單元的上述第一邊配置的第一I/O區(qū)域中，生成通過上述數據端子的數據傳輸用的時鐘的電路的電源端子、以及時鐘端子兩方中的至少一方配置在沿上述第一宏單元的上述第二邊配置的第二I/O區(qū)域中。
3.如權利要求1所述的集成電路裝置，其特征在于沿著與上述第一宏單元的上述第一邊相向的第三邊或與上述第二邊相向的第四邊兩方中的至少一方，設置了在上述第一、第二宏單元之間存取信號用的接口區(qū)域。
4.如權利要求1所述的集成電路裝置，其特征在于上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線連接的數據端子上，通過上述數據端子接收數據的接收電路；生成所供給的頻率的時鐘的時鐘生成電路；以及根據由上述時鐘生成電路生成的時鐘，生成通過上述數據端子而傳輸的數據的取樣時鐘的取樣時鐘生成電路，在將從上述第一宏單元的上述第一邊朝向相向的第三邊的方向作為第一方向的情況下，上述接收電路配置在沿上述第一邊配置的第一I/O區(qū)域的上述第一方向一側，在將從上述第一宏單元的上述第二邊朝向相向的第四邊的方向作為第二方向的情況下，上述時鐘生成電路配置在沿上述第二邊配置的第二I/O區(qū)域的上述第二方向一側，上述取樣時鐘生成電路配置在上述接收電路的上述第一方向一側、上述時鐘生成電路的上述第二方向一側。
5.如權利要求4所述的集成電路裝置，其特征在于上述時鐘生成電路生成頻率相同、相位互不相同的第一～第N個時鐘，上述取樣時鐘生成電路包括檢測所生成的第一～第N個時鐘的邊緣中的某些邊緣之間是否有數據的邊緣的邊緣檢測電路；以及根據上述邊緣檢測電路中的邊緣檢測信息，從上述第一～第N個時鐘中選擇某一個時鐘，將所選擇的時鐘作為上述取樣時鐘輸出的時鐘選擇電路。
6.如權利要求4所述的集成電路裝置，其特征在于在上述第二I/O區(qū)域配置了將電源供給上述時鐘生成電路的第一電源端子、以及將電源供給上述取樣時鐘生成電路的第二電源端子，在上述第二方向中與上述第一電源端子相鄰地配置上述時鐘生成電路，在上述第二方向中與上述第二電源端子相鄰地配置其一端連接在上述第二電源端子的高電位一側的電源端子上、其另一端連接在低電位一側的電源端子上的電容元件的區(qū)域。
7.如權利要求1所述的集成電路裝置，其特征在于上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線連接的數據端子上，通過上述數據端子接收數據的接收電路；以及檢測連接在上述數據端子上，通過上述數據端子接收的數據是否有效的檢測電路，在將從上述第一宏單元的上述第二邊朝向相向的第四邊的方向作為第二方向的情況下，在上述第二方向中相鄰地配置上述接收電路和上述檢測電路。
8.如權利要求1所述的集成電路裝置，其特征在于上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線連接的數據端子上，通過上述數據端子接收數據的接收電路；以及連接在上述數據端子上，通過上述數據端子發(fā)送數據的發(fā)送電路，在將從上述第一宏單元的上述第二邊朝向相向的第四邊的方向作為第二方向的情況下，上述發(fā)送電路配置在上述接收電路的上述第二方向一側。
9.如權利要求1所述的集成電路裝置，其特征在于上述第一宏單元包括連接在與上述所供給的接口規(guī)格的總線連接的數據端子上，通過上述數據端子接收數據的接收電路；以及連接在上述數據端子上，通過上述數據端子發(fā)送數據的發(fā)送電路，在將從上述第一宏單元的上述第一邊朝向相向的第三邊的方向作為第一方向的情況下，在上述第一方向中相鄰地配置上述發(fā)送電路和上述數據端子。
10.如權利要求1所述的集成電路裝置，其特征在于上述第一宏單元是布線及電路單元的配置被固定了的宏單元，上述第二宏單元是布線及電路單元的配置能自動地配置布線的宏單元。
11.如權利要求1所述的集成電路裝置，其特征在于上述所供給的接口規(guī)格是USB(通用串行總線)規(guī)格。
12.一種電子裝置，其特征在于，包括權利要求1至11中的任意一項所述的集成電路裝置、以及進行通過上述集成電路裝置及上述總線傳輸的數據的輸出處理或取入處理或存儲處理的裝置。
13.一種配置方法，是包括至少包含通過總線進行數據傳輸的所供給的接口規(guī)格的物理層的電路的第一宏單元；以及包含比上述物理層高的高位層的電路的第二宏單元的集成電路裝置的配置方法，其特征在于這樣配置上述第一宏單元，即上述第一宏單元的第一、第二邊交叉部分即隅角部分位于集成電路裝置的隅角部分。
全文摘要
本發(fā)明的課題是將包含USB2.0等物理層的電路的宏單元MC1配置在集成電路裝置ICD的隅角上。將數據端子DP、DM配置在沿著邊SD1的I/O區(qū)域IOR1中,將時鐘生成電路14、取樣時鐘生成電路22的電源端子PVDD、PVSS、XVDD、XVSS、以及時鐘端子XI、XO配置在沿著邊SD2的I/O區(qū)域IOR2中。沿著邊SD3設置與包含用戶邏輯的宏單元MC2的接口區(qū)域。將接收電路100配置在IOR1的DR1一側,將時鐘生成電路14配置在IOR2的DR2一側,將取樣時鐘生成電路22配置在接收電路100的DR1一側且在時鐘生成電路14的DR2一側。將發(fā)送電路104配置在接收電路100的DR2一側且在數據端子DP、DM的DR1一側。
文檔編號H01L27/04GK1385797SQ0212001
公開日2002年12月18日 申請日期2002年5月10日 優(yōu)先權日2001年5月11日
發(fā)明者笠原昌一郎, 秋山千里, 小松史和 申請人:精工愛普生株式會社