專利名稱：多臨界電壓cmos制造最佳化的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CMOS的制造方法，尤其涉及一種多臨界電壓CMOS制造最佳化的設(shè)計(jì)規(guī)則系統(tǒng)。
背景技術(shù)：
由CMOS(Complementary Metal oxide Semiconductor)所組成的電路相較于BJT(Bipolar Junction Transistor)而言，其擁有低消耗功率的優(yōu)點(diǎn)，但常常有一些限制。
因?yàn)樵跀?shù)字設(shè)計(jì)中，高速處理是不可缺少的條件，而且在一范圍內(nèi)，晶閘管數(shù)已多于10*106，且尺寸也已縮小至0.18um或到0.13um，小尺寸已是目前的趨勢(shì)。然而，快速的元件將造成靜態(tài)和動(dòng)態(tài)電流消耗量的增加。
從降低功率的觀點(diǎn)而言，操作電壓是盡可能降低，而臨界電壓是盡可能升高，然而這會(huì)影響集成電路(IC)的效能。反的，從提升效能的觀點(diǎn)而言，減小臨界電壓或是增加飽和電流均可改善元件的延遲時(shí)間。也就是說，元件可快速地由目前的狀態(tài)轉(zhuǎn)換到另一狀態(tài)?？墒?，這個(gè)方法將會(huì)增加開關(guān)電流且減小噪音邊界(noise margin)，但電源的消耗也會(huì)變大。
圖1表示一基本的MOS結(jié)構(gòu)，如圖所示，基本的MOS結(jié)構(gòu)是形成于一半導(dǎo)體基體10之上，MOS結(jié)構(gòu)包含一閘極12、一閘極氧化層14、間隙壁16、補(bǔ)償間隙壁18、袋狀區(qū)域20、HDD(高密度摻雜)區(qū)域22以及源極/汲極區(qū)域24。
圖2顯示袋狀植入的現(xiàn)有制造技術(shù)。如圖所示，二個(gè)MOS元件形成于一半導(dǎo)體基體50上，且二個(gè)MOS元件之間的隔離是透過淺溝渠隔離(shallowtrench isolation)52。
上述MOS元件各自具有一閘極56、一閘極氧化層58以及一井區(qū)54。一般使用正常劑量密度的袋狀植入制造，是使用光阻60遮蔽其他區(qū)域，而在每個(gè)元件事先預(yù)定好的區(qū)域上進(jìn)行植入。
若想要達(dá)到降低功率損耗以及更好的效能，則不可避免地需提高制作的成本。

發(fā)明內(nèi)容
本發(fā)明主要目的是提供一種多臨界電壓CMOS制造最佳化的方法，用以解決上述現(xiàn)有技術(shù)的缺點(diǎn)。
為達(dá)到上述目的，本發(fā)明提出的多臨界電壓CMOS制造最佳化的方法，其包括下列步驟提供一半導(dǎo)體基體，具有多個(gè)不同臨界電壓的元件；根據(jù)多個(gè)不同臨界電壓的元件，建立多個(gè)時(shí)間模型型態(tài)，用以計(jì)算時(shí)間；透過時(shí)間的計(jì)算而得到一靜態(tài)時(shí)間分析(STA)；根據(jù)靜態(tài)時(shí)間分析定義一設(shè)定時(shí)間安全區(qū)域的最大值T1及一最小值Ts；當(dāng)元件的設(shè)定時(shí)間小于設(shè)定時(shí)間安全區(qū)域的最小值(Ts)，則將元件變更為低臨界電壓元件；當(dāng)元件的設(shè)定時(shí)間大于設(shè)定時(shí)間安全區(qū)域的最大值(T1)，則將元件變更為高臨界電壓元件；如此，便可得到最佳化的靜態(tài)時(shí)間分析；將高臨界電壓元件遮蔽，針對(duì)低臨界電壓元件，使用第一劑量密度執(zhí)行第一袋狀植入程序；將低臨界電壓元件遮蔽，針對(duì)高臨界電壓元件，使用比第一劑量密度大的第二劑量密度，執(zhí)行第二袋狀植入程序。
本發(fā)明提出了一種多臨界電壓CMOS制造的設(shè)計(jì)規(guī)則系統(tǒng)，使得CMOS的電源及效能能夠達(dá)到最佳化，并且防止CMOS設(shè)計(jì)制造中太多配方的改變。


圖1顯示基本的MOS結(jié)構(gòu)圖；圖2顯示現(xiàn)有技術(shù)袋狀植入制造；圖3顯示設(shè)定時(shí)間和保持時(shí)間在不同狀態(tài)時(shí)序下的時(shí)序圖；圖4元件的設(shè)定時(shí)間時(shí)域圖；圖5顯示一CMOS結(jié)構(gòu)的剖面圖；
圖6顯示一CMOS結(jié)構(gòu)的俯視圖；圖7為多臨界電壓CMOS制造最佳化的步驟流程圖；圖8-10為對(duì)應(yīng)本發(fā)明制造的剖面圖。
符號(hào)說明10半導(dǎo)體基體 12閘極 14閘極氧化層16間隙壁 18補(bǔ)償間隙壁 20袋狀區(qū)域22HDD區(qū)域 24源極/汲極區(qū)域50半導(dǎo)體基體52淺溝渠隔離 56閘極 58閘極氧化層54井區(qū) 60光阻 70設(shè)定時(shí)間安全區(qū)域T1設(shè)定時(shí)間安全區(qū)域的最大值Ts設(shè)定時(shí)間安全區(qū)域的最小值Tm設(shè)定時(shí)間范圍的最大值Tc設(shè)定時(shí)間范圍的標(biāo)準(zhǔn)值100半導(dǎo)體基體 110淺溝隔離114NMOS116PMOS102P井 108閘極106源極/汲極區(qū) 104N井 112通道的長(zhǎng)度113通道的寬度 216袋狀植入程序202正常臨界電壓元件214第一次劑量密度的光阻 204低臨界電壓元件206高臨界電壓元件 200基體隔離210淺溝隔離212閘極208井區(qū)220第二次劑量密度的光阻 224第三次劑量密度的光阻218第二次劑量密度的光阻 222第三次劑量密度的光阻具體實(shí)施方式
本發(fā)明揭露如何僅改變制造的一小部份，便可大大地增進(jìn)改善的速度。
在許多的設(shè)計(jì)中，系統(tǒng)的性能是被集成電路(Integrated Circuit)小部份的關(guān)鍵因素所控制。為了達(dá)到高效能的系統(tǒng)，并不需要增加所有元件的速度。就這一點(diǎn)而言，本發(fā)明根據(jù)靜態(tài)時(shí)間分析(以下簡(jiǎn)稱STA)結(jié)果，進(jìn)而得到一種改變臨界電壓的方法。
圖3顯示設(shè)定時(shí)間和保持時(shí)間在不同狀態(tài)時(shí)間脈沖下的示意圖。根據(jù)STA，利用標(biāo)準(zhǔn)的元件時(shí)間，定義出設(shè)定時(shí)間與保持時(shí)間。針對(duì)所有根據(jù)RC萃取結(jié)果而得的時(shí)間計(jì)算會(huì)執(zhí)行最好及最差的時(shí)間情況，為了使得設(shè)定時(shí)間及保持時(shí)間的穩(wěn)定。
在完成靜態(tài)時(shí)間檢查中，能夠保障最差的時(shí)間情況下的設(shè)計(jì)，而且可適當(dāng)?shù)匕才旁O(shè)定時(shí)間，如圖4所示。圖中，T1為設(shè)定時(shí)間安全區(qū)域的最大值，Ts為設(shè)定時(shí)間安全區(qū)域的最小值，Tm為設(shè)定時(shí)間范圍的最大值，Tc為設(shè)定時(shí)間范圍的標(biāo)準(zhǔn)值。當(dāng)元件的設(shè)定時(shí)間大于T1值時(shí)，則元件會(huì)被改變?yōu)楦吲R界電壓元件；當(dāng)元件的設(shè)定時(shí)間小于Ts值時(shí)，則會(huì)被改變?yōu)榈团R界電壓元件。結(jié)果將使設(shè)定時(shí)間在設(shè)定時(shí)間安全區(qū)域70中，利用改變大于T1值的元件，可達(dá)到低電源損耗的優(yōu)點(diǎn)；改變小于Ts值的元件，可達(dá)到增加速度的目的。
想要增快元件的速度，一般的方法是改變?cè)娘柡碗娏?。元件的飽和電流的公式如下所述，電流的增加并不需要增加RC的負(fù)載。
圖5、圖6分別是CMOS結(jié)構(gòu)的剖圖和俯視圖。CMOS的結(jié)構(gòu)成形于一半導(dǎo)體基體100上，其隔離是靠淺溝隔離110。CMOS結(jié)構(gòu)包括一NMOS 114以及一PMOS 116。其中，NMOS 114包含一P井102、一閘極108和源極/汲極區(qū)106；PMOS 116包含一N井104、一閘極108和源極/汲極區(qū)106。112和113分別為通道的長(zhǎng)度和寬度，CMOS的飽和電流公式，如下所示。
Idsat≈12(μnCiWL)(Vg-Vt)2]]>其中，μn為載子的移動(dòng)率；Ci為閘極電容；W為通道寬度；L為通道長(zhǎng)度；Vg為閘極電壓；Vt為臨界電壓。
Vt≈±(2ϵqNdCi2)12Vb12]]>其中，ε為介電層系數(shù)；Nd為井區(qū)摻雜濃度；Ci為閘極電容；Vb為基體效應(yīng)(body effct)。
如上所述，欲改變Idsat不需改變物理的尺寸，改變Vt值是較好的選擇。主要有三個(gè)主要的方法可以改變Vt值1、改變?cè)贜MOS中P井的擴(kuò)散密度。
2、改變高密度摻雜(High Density Dopant；HDD)的擴(kuò)散密度(Idsat對(duì)HDD是敏感的)。
3、改變袋狀(pocket)擴(kuò)散系數(shù)，在深層的次微程序中，Vt對(duì)袋狀是敏感的。
圖7為多臨界電壓CMOS制造最佳化的步驟流程圖，包括下列步驟步驟100提供具有多個(gè)不同臨界電壓值元件的半導(dǎo)體基體。
步驟102根據(jù)多個(gè)不同的臨界電壓值，制定三種時(shí)間模型，例如分別為高、正常、低三種時(shí)間模塊，以供時(shí)間計(jì)算用。
步驟104產(chǎn)生一靜態(tài)時(shí)間分析的結(jié)果，使得當(dāng)元件違反時(shí)間限制時(shí)，將被改善以解決其設(shè)定/保持時(shí)間。
步驟106利用靜態(tài)時(shí)間分析的結(jié)杲，定義出設(shè)設(shè)定時(shí)間安全區(qū)域的最大值T1及最小值Ts。
步驟108當(dāng)元件的設(shè)定時(shí)間小于Ts時(shí)，將其改變?yōu)榈团R界電壓元件(高電流)。
步驟110當(dāng)元件的設(shè)定時(shí)間大于T1時(shí)，則將其改變?yōu)楦吲R界電壓元件(低電流)，而其它的元件則為正常臨界電壓元件。如此，便可得到一提高的靜態(tài)時(shí)間分析結(jié)果。
步驟112根據(jù)提高的靜態(tài)時(shí)間分析結(jié)果，重新檢查設(shè)定/保持時(shí)間。被提高的靜態(tài)時(shí)間分析結(jié)果是根據(jù)設(shè)定/保持時(shí)間改善低臨界電壓元件所得到的敘述檔案。因?yàn)楦咴O(shè)定時(shí)間元件替換為高臨界電壓元件，將涉及電源的消耗，所以高設(shè)定時(shí)間元件不會(huì)被改變。
步驟114當(dāng)設(shè)定/保持時(shí)間符合提高的STA結(jié)果，則執(zhí)行步驟116；反的，當(dāng)元件違反提高的STA結(jié)果，則將其改變?yōu)檎５脑?，再回到步驟112。
步驟116如圖8所示，將高臨界電壓元件206以及低臨界電壓元件204以光阻214遮蔽，針對(duì)平常臨界電壓元件202，使用第一劑量密度執(zhí)行第一袋狀植入程序216；基體隔離200是利用淺溝隔雜210。212為閘極，208為井區(qū)。
步驟118將高臨界電壓元件206以及正常臨界電壓元件202以光阻218遮蔽，針對(duì)低臨界電壓元件204，使用小于第一劑量密度的第二劑量密度執(zhí)行第二袋狀植入程序220。
步驟120將低臨界電壓元件204以及正常臨界電壓元件202以光阻222遮蔽，針對(duì)高臨界電壓元件206，使用大于第一劑量密度的第三劑量密度執(zhí)行第三袋狀植入程序224。
本發(fā)明所揭露的三種袋狀植入程序并非用以限定本發(fā)明。針對(duì)不同的臨界電壓元件，也可利用二種袋狀植入程序，運(yùn)用不同的次數(shù)的袋狀植入程序，可利用上述步驟輕易地推導(dǎo)出來。
以下是多種臨界電壓的實(shí)驗(yàn)表格，表格1是在一般的制造中，初始的設(shè)定時(shí)間在STA之后，根據(jù)最佳化的多種臨界電壓的最佳化結(jié)果。由表格1可明顯地發(fā)現(xiàn)在Ts為1.0ns下，重覆測(cè)試了5次，而速度改善了多0.56～0.78ns。
表格2為高臨界電壓的測(cè)試結(jié)果。在T1為3.5ns下，有20917個(gè)元件改變?yōu)楦吲R界電壓元件，使得集成電路的電源損耗約降低了25％。簡(jiǎn)單的說，設(shè)定時(shí)間安全區(qū)域約在0.57ns～3.5ns，而本發(fā)明不僅是改善系統(tǒng)的速度，也改善了集成電路的電源損耗。
表格1

表格2

雖然本發(fā)明已以前述較佳實(shí)施例揭示，然其并非用以限定本發(fā)明，任何熟習(xí)此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與修改。因此本發(fā)明的保護(hù)范圍當(dāng)視前面權(quán)利要求書中的申請(qǐng)專利范圍為準(zhǔn)。
權(quán)利要求
1.一種多臨界電壓CMOS制造最佳化的方法，適用于具有多個(gè)不同臨界電壓元件的一半導(dǎo)體基體，其特征在于包括下列步驟根據(jù)多個(gè)不同臨界電壓元件，建立多型態(tài)的時(shí)間模型，用以得到一時(shí)間計(jì)算結(jié)果；利用上述時(shí)間計(jì)算結(jié)果得到一靜態(tài)時(shí)間分析(STA)結(jié)果；根據(jù)上述靜態(tài)時(shí)間分析結(jié)果，定義一設(shè)定時(shí)間安全區(qū)域的最大值(T1)與一最小值(Ts)；當(dāng)上述元件的設(shè)定時(shí)間小于上述設(shè)定時(shí)間安全區(qū)域的最小值(Ts)，則將上述元件改變?yōu)榈团R界電壓元件；當(dāng)上述元件的設(shè)定時(shí)間大于上述設(shè)定時(shí)間安全區(qū)域的最大值(T1)，則將上述元件改變?yōu)楦吲R界電壓元件；由此，得到一提高的靜態(tài)時(shí)間分析結(jié)果；將高臨界電壓元件遮蔽，針對(duì)低臨界電壓元件，使用第一劑量密度以執(zhí)行第一袋狀植入程序；以及將低臨界電壓元件遮蔽，針對(duì)高臨界電壓元件，使用第二劑量密度以執(zhí)行第二袋狀植入程序。
2.權(quán)利要求1所述的多臨界電壓CMOS制造最佳化的方法，其特征在于包括下列步驟在得到上述提高的靜態(tài)時(shí)間分析結(jié)果后，根據(jù)上述提高的靜態(tài)時(shí)間分析結(jié)果檢查每一上述元件的設(shè)定時(shí)間；以及當(dāng)上述元件的設(shè)定時(shí)間不符上述提高的靜態(tài)時(shí)間分析結(jié)果，則將上述元件改變?yōu)檎５脑?br> 3.權(quán)利要求1所述的多臨界電壓CMOS制造最佳化的方法，其特征在于上述設(shè)定時(shí)間安全區(qū)域的最大值(T1)范圍在1～2ns。
4.權(quán)利要求1所述的多臨界電壓CMOS制造最佳化的方法，其特征在于上述設(shè)定時(shí)間安全區(qū)域的最小值(Ts)范圍在0～1ns。
5.一種多臨界電壓CMOS制造最佳化的方法，其特征在于包括下列步驟根據(jù)多個(gè)不同臨界電壓元件，建立多型態(tài)的時(shí)間模型，用以得到一時(shí)間計(jì)算結(jié)果；利用上述時(shí)間計(jì)算結(jié)果得到一靜態(tài)時(shí)間分析(STA)結(jié)果；根據(jù)上述靜態(tài)時(shí)間分析結(jié)果，定義一設(shè)定時(shí)間安全區(qū)域的最大值(T1)與一最小值(Ts)；以及當(dāng)上述元件的設(shè)定時(shí)間小于上述設(shè)定時(shí)間安全區(qū)域的最小值(Ts)，則將上述元件改變?yōu)榈团R界電壓元件；當(dāng)上述元件的設(shè)定時(shí)間大于上述設(shè)定時(shí)間安全區(qū)域的最大值(T1)，則將上述元件改變?yōu)楦吲R界電壓元件；由此，便可得到一提高的靜態(tài)時(shí)間分析結(jié)果。
6.權(quán)利要求5所述的多臨界電壓CMOS制造最佳化的方法，其特征在于包括下列步驟在得到上述提高的靜態(tài)時(shí)間分析結(jié)果后，根據(jù)上述提高的靜態(tài)時(shí)間分析結(jié)果檢查每一上述元件的設(shè)定時(shí)間；以及當(dāng)上述元件的設(shè)定時(shí)間不符上述提高的靜態(tài)時(shí)間分析結(jié)果，則將上述元件改變?yōu)檎５脑?br> 7.權(quán)利要求5所述的多臨界電壓CMOS制造最佳化的方法，其特征在于上述設(shè)定時(shí)間安全區(qū)域的最大值(T1)范圍在1～2ns。
8.權(quán)利要求5所述的多臨界電壓CMOS制造最佳化的方法，其特征在于上述設(shè)定時(shí)間安全區(qū)域的最小值(Ts)范圍在0～1ns。
9.一種多臨界電壓CMOS制造最佳化的方法，適用于具有多個(gè)不同臨界電壓元件的一半導(dǎo)體基體，其特征在于包括下列步驟根據(jù)多個(gè)不同臨界電壓元件，建立多型態(tài)的時(shí)間模型，用以得到一時(shí)間計(jì)算結(jié)果；利用上述時(shí)間計(jì)算結(jié)果得到一靜態(tài)時(shí)間分析(STA)結(jié)果；根據(jù)上述靜態(tài)時(shí)間分析結(jié)果，定義一設(shè)定時(shí)間安全區(qū)域的最大值(T1)與一最小值(Ts)；當(dāng)上述元件的設(shè)定時(shí)間小于上述設(shè)定時(shí)間安全區(qū)域的最小值(Ts)，則將上述元件改變?yōu)榈团R界電壓元件；當(dāng)上述元件的設(shè)定時(shí)間大于上述設(shè)定時(shí)間安全區(qū)域的最大值(T1)，則將上述元件改變?yōu)楦吲R界電壓元件；由此，便可得到一提高的靜態(tài)時(shí)間分析結(jié)果；將高臨界電壓元件以及低臨界電壓元件遮蔽，針對(duì)正常臨界電壓元件，使用第一劑量密度以執(zhí)行第一袋狀植入程序；將高臨界電壓元件以及正常臨界電壓元件遮蔽，針對(duì)低臨界電壓元件，使用比第一劑量密度小的第二劑量密度以執(zhí)行第二袋狀植入程序；以及將低臨界電壓元件以及正常臨界電壓元件遮蔽，針對(duì)高臨界電壓元件，使用比第一劑量密度大的第三劑量密度以執(zhí)行第三袋狀植入程序。
10.一種多臨界電壓CMOS制造最佳化的方法，適用于具有多個(gè)不同臨界電壓元件的一半導(dǎo)體基體，其特征在于包括下列步驟根據(jù)多個(gè)不同臨界電壓元件，建立多型態(tài)的時(shí)間模型，用以得到一時(shí)間計(jì)算結(jié)果；利用上述時(shí)間計(jì)算結(jié)果得到一靜態(tài)時(shí)間分析(STA)結(jié)果；根據(jù)上述靜態(tài)時(shí)間分析結(jié)果，定義一設(shè)定時(shí)間安全區(qū)域的最大值(T1)與一最小值(Ts)；當(dāng)上述元件的設(shè)定時(shí)間小于上述設(shè)定時(shí)間安全區(qū)域的最小值(Ts)，則將上述元件改變?yōu)榈团R界電壓元件；當(dāng)上述元件的設(shè)定時(shí)間大于上述設(shè)定時(shí)間安全區(qū)域的最大值(T1)，則將上述元件改變?yōu)楦吲R界電壓元件，而其它未改變的元件則為正常臨界電壓元件；如此，便可得到一提高的靜態(tài)時(shí)間分析結(jié)果；根據(jù)上述提高的靜態(tài)時(shí)間分析結(jié)果撿查每一上述元件的設(shè)定時(shí)間；當(dāng)上述元件的設(shè)定時(shí)間不符上述提高的靜態(tài)時(shí)間分析結(jié)果，則將上述元件改變?yōu)檎５脑粚⒏吲R界電壓元件以及低臨界電壓元件遮蔽，針對(duì)正常臨界電壓元件，使用第一劑量密度以執(zhí)行第一袋狀植入程序；將高臨界電壓元件以及正常臨界電壓元件遮蔽，針對(duì)低臨界電壓元件，使用比第一劑量密度小的第二劑量密度以執(zhí)行第二袋狀植入程序；以及將低臨界電壓元件以及正常臨界電壓元件遮蔽，針對(duì)高臨界電壓元件，使用比第一劑量密度大的第三劑量密度以執(zhí)行第三袋狀植入程序。
全文摘要
本發(fā)明公開了一種多臨界電壓CMOS制造最佳化的方法，包括下列步驟提供一半導(dǎo)體基體，具有多個(gè)不同臨界電壓元件；建立多個(gè)時(shí)間模型，用以計(jì)算時(shí)間；利用時(shí)間計(jì)算，得到一靜態(tài)時(shí)間分析結(jié)果；定義一設(shè)定時(shí)間安全區(qū)域的最大值(T1)及一最小值(Ts)；當(dāng)上述元件的設(shè)定時(shí)間小于上述設(shè)定時(shí)間安全區(qū)域的最小值(Ts)，則將上述元件改變?yōu)榈团R界電壓元件；當(dāng)上述元件的設(shè)定時(shí)間大于上述設(shè)定時(shí)間安全區(qū)域的最大值(T1)，則將上述元件改變?yōu)楦吲R界電壓元件；確認(rèn)上述元件的設(shè)定時(shí)間值；改變?cè)O(shè)定時(shí)間不符合提高的靜態(tài)時(shí)間分析結(jié)果的元件；針對(duì)正常臨界電壓元件，執(zhí)行第一袋狀植入；針對(duì)低臨界電壓元件，執(zhí)行第二袋狀植入；針對(duì)高臨界電壓元件，執(zhí)行第三袋狀植入。
文檔編號(hào)H01L21/8238GK1503349SQ0214905
公開日2004年6月9日 申請(qǐng)日期2002年11月20日 優(yōu)先權(quán)日2002年11月20日
發(fā)明者江明懋, 施慶章, 蔡慶宗, 劉典岳, 黃國(guó)忠 申請(qǐng)人:矽統(tǒng)科技股份有限公司