專(zhuān)利名稱：一種集成電路裝置及制造集成電路裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路裝置及其制造，包含非易失性(non-volati1e)存儲(chǔ)裝置的制造，特別涉及一種集成電路的防護(hù)裝置及其制程，使其于制造期間避免受到電漿損害。
電漿引發(fā)電荷的特征之一在于其可為正電荷或負(fù)電荷，且基于引發(fā)電荷的種類(lèi)有不同的損害形式發(fā)生。
在傳統(tǒng)的半導(dǎo)體裝置中，通過(guò)形成一防護(hù)二極管來(lái)作為電漿引發(fā)電荷的防護(hù)，如

圖1A及圖1B所示。形成于一p型區(qū)及一n型井之間的防護(hù)二極管用以從一節(jié)點(diǎn)耦接至p型區(qū)來(lái)釋放”正”電荷，如圖1A所示。形成于一n型區(qū)及一p型井之間的防護(hù)二極管用以從一節(jié)點(diǎn)耦接至n型區(qū)來(lái)釋放”負(fù)”電荷，如圖1B所示。圖1A的結(jié)構(gòu)在聚積的負(fù)電荷足以達(dá)到接面崩潰時(shí)才釋放負(fù)電荷。同樣地，圖1B的結(jié)構(gòu)在聚積的正電荷足以達(dá)到接面崩潰時(shí)才釋放正電荷。這些防護(hù)裝置有用且易于實(shí)施。然而，若由電漿所累積的電荷太多，習(xí)知技術(shù)中的這些結(jié)構(gòu)依舊會(huì)遭受到損害。
如圖2所示，在浮接(floating)柵極存儲(chǔ)裝置或其它堆棧式柵極結(jié)構(gòu)中，電漿電荷聚積于浮接?xùn)艠O結(jié)構(gòu)中，且在制造期間造成存儲(chǔ)單元起始電壓(cell threshold)偏移。典型地，此裝置于處理后曝露于紫外線。此射線會(huì)造成聚積的電荷放電至正常情況。然而，由電漿制程對(duì)存儲(chǔ)單元結(jié)構(gòu)所造成的損害則無(wú)法修復(fù)。
如圖3所示，對(duì)于SONOS裝置而言，電漿損害更難以修復(fù)。當(dāng)使用于浮接?xùn)艠O非易失性存儲(chǔ)單元時(shí)，由電漿制程所聚積的電荷無(wú)法通過(guò)曝露于紫外線來(lái)中和電性。紫外線注入額外的電子于氮化膜中而偏移存儲(chǔ)單元的起始電壓。再者，由于正電荷或負(fù)電荷應(yīng)力而使SONOS裝置中的起始電壓增加，典型的接面崩潰防護(hù)裝置并不足夠?？墒褂帽硨?duì)背(back-to-back)接面二極管。然而，此結(jié)合并無(wú)法提供足夠的防護(hù)，因?yàn)樵谶_(dá)到接面崩潰電位之前，存儲(chǔ)單元將被損害。
有鑒于此，有必要提供一用于集成電路制造的防護(hù)電路以防護(hù)正負(fù)電荷的損害。再者，防護(hù)電路在制造之后不應(yīng)影響裝置操作。最后，防護(hù)電路應(yīng)易于制造。
在一形態(tài)中，本發(fā)明提供一種集成電路裝置，其包含一裝置基底。集成電路形成于裝置基底上。在集成電路操作期間，集成電路耦接至有施加電壓的一節(jié)點(diǎn)。一包含一柵極、一源極及漏極的p型金氧半導(dǎo)體晶體管(PMOS)，以及一包含一柵極、一源極及漏極的n型金氧半導(dǎo)體晶體管(NMOS)形成于裝置基底上。PMOS裝置的源極及漏極之一耦接至節(jié)點(diǎn)上，另一個(gè)則耦接至參考接地(ground reference)。NMOS裝置的源極及漏極之一為耦接至節(jié)點(diǎn)上，另一個(gè)則耦接至參考接地。PMOS裝置的柵極為耦接至形成有信道區(qū)的半導(dǎo)體本體。同樣地，NMOS裝置的柵極為耦接至形成有信道區(qū)的半導(dǎo)體本體。于制造期間，PMOS裝置的柵極及NMOS裝置的柵極處于浮接狀態(tài)。
因此，于制造期間，動(dòng)態(tài)起始電壓的MOS裝置耦接至集成電路中之一節(jié)點(diǎn)，其用以防護(hù)電漿損害。動(dòng)態(tài)起始電壓的MOS裝置因柵極上相當(dāng)?shù)偷碾姾啥哂袑?dǎo)電性。正電荷及負(fù)電荷兩者經(jīng)由此裝置而放電以防護(hù)集成電路的節(jié)點(diǎn)免于電漿損害。在操作集成電路期間，電壓施加于動(dòng)態(tài)起始電壓的MOS裝置，其于正常操作期間關(guān)閉動(dòng)態(tài)起始電壓的MOS裝置。因此，PMOS裝置的柵極于操作期間連接至一電壓，例如一高于提供于集成電路的電位的高正電壓，其足以在節(jié)點(diǎn)施加最高操作電位時(shí)，關(guān)閉PMOS裝置。NMOS裝置的柵極于操作期間連接至一電壓，例如一負(fù)電壓，其足以在節(jié)點(diǎn)施加最低操作電位時(shí)，關(guān)閉NMOS裝置。
根據(jù)本發(fā)明的另一形態(tài)，集成電路包含一存儲(chǔ)數(shù)組，具有一字符線，耦接至數(shù)組中一列的存儲(chǔ)單元。字符線耦接至防護(hù)裝置中的節(jié)點(diǎn)以防護(hù)沿著字符線的存儲(chǔ)單元免于電漿損害。在一實(shí)施例中，存儲(chǔ)單元包括浮接?xùn)艠O存儲(chǔ)單元。
又根據(jù)另一實(shí)施例，集成電路裝置包含一非易失性存儲(chǔ)電路，以于制造期間防護(hù)電漿損害。存儲(chǔ)電路于操作電壓施加于存儲(chǔ)數(shù)組中的字符線期間具有多個(gè)操作模式。多個(gè)操作模式包含一讀取模式、一程序化模式及一抹除模式。在程序化模式期間，利用一電源或其它電壓產(chǎn)生器將一程序化電壓施加于字符線，其產(chǎn)生的電壓高于從外部電源供應(yīng)器提供至裝置的電位。施加于PMOS裝置的柵極的電壓于程序化模式期間至少如程序化電壓一樣高。在抹除模式期間，一抹除電壓施加于字符線，其為一負(fù)電壓。施加于NMOS裝置的柵極的電壓于抹除模式期間至少如上述負(fù)電壓一樣低。
在本發(fā)明的一實(shí)施例中，PMOS裝置包括一n型井，位于裝置基底中，以作為半導(dǎo)體本體，其中形成有PMOS裝置的信道，及p型源極及漏極區(qū)，位于n型井中。PMOS裝置的柵極耦接于n型井。同樣于一些實(shí)施例中，NMOS裝置包括一深n型井，位于裝置基底中，且p型井位于n型井中。p型井作為一半導(dǎo)體本體，其中形成有NMOS裝置的信道及n型源極及漏極區(qū)，形成于p型井中，且NMOS裝置的柵極耦接至p型井。
本發(fā)明也提供一種制造集成電路裝置的方法。上述方法包含在一基底上形成一集成電路，集成電路具有一節(jié)點(diǎn)，用以避免電漿損害。同樣地，一動(dòng)態(tài)起始電壓PMOS裝置及一動(dòng)態(tài)起始電壓NMOS裝置形成于基底上。上述PMOS裝置及NMOS裝置具有如以上所述的特征，并提供防護(hù)以避免集成電路受到電漿損害。因此，此方法也包含耦接PMOS裝置的源極及漏極之一至一節(jié)點(diǎn)，而另一PMOS裝置的源極及漏極則耦接至一參考接地。同樣地，此方法也包含耦接NMOS裝置的源極及漏極之一至一節(jié)點(diǎn)，而另一NMOS裝置的源極及漏極則耦接至一參考接地。此方法也包含在曝露集成電路于電漿的制造期間或其它可能造成電荷損害的制程期間，浮接PMOS裝置的柵極及NMOS裝置的柵極。在基底上提供電路以在操作期間偏壓PMOS裝置的柵極至一如在操作期間集成電路施加于節(jié)點(diǎn)的操作電壓一樣高的電壓。同樣地，在基底上提供電路以在操作期間偏壓NMOS裝置的柵極至一如在操作期間集成電路施加于節(jié)點(diǎn)的操作電壓一樣低的電壓。
根據(jù)本發(fā)明的制造方法應(yīng)用于所有的集成電路，特別是包含基于SONOS存儲(chǔ)單元的非易失性存儲(chǔ)電路。
因此，本發(fā)明提供一PMOS晶體管及一NMOS晶體管。PMOS晶體管及NMOS晶體管的柵極于制造期間浮接，且于操作期間分別耦接于一第一電壓及一第二電壓。PMOS裝置用以防護(hù)正電荷且NMOS裝置用以防護(hù)負(fù)電荷。在制造期間，由于PMOS裝置及NMOS裝置的柵極為浮接，PMOS晶體管可放出高于操作電壓的正電荷，且NMOS晶體管可放出低于操作電壓的負(fù)電荷。
實(shí)施例中的防護(hù)只針對(duì)正負(fù)電荷的一種，因而只可使用PMOS晶體管及NMOS晶體管的一種。
為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖作詳細(xì)說(shuō)明如下。
其中，附圖標(biāo)記說(shuō)明如下10--集成電路裝置；
11--裝置基底；12--集成電路；13--電壓產(chǎn)生器；14、30、115--節(jié)點(diǎn)；15、112--PMOS晶體管；16、113--NMOS晶體管；17、114、124、125--導(dǎo)線；20--半導(dǎo)體基底；21--第一深n型井；22--第二深n型井；23、32--源極；24、33--漏極；25、26、34、35、37--接觸窗；27、36--柵極；31--深p型井；100--基底；101--電源供應(yīng)端；102--接地端；110--數(shù)組；111--存儲(chǔ)結(jié)構(gòu)；120--字符線譯碼器；121--位線譯碼器；122--模式控制邏輯；123--電源(電荷幫浦)；L1、L2--電樓路徑；V1、V2--電壓；WL1--字符線。
一電源供應(yīng)器提供一電源電壓VCC及一參考接地于裝置基底11。裝置基底11上的電壓產(chǎn)生器電路13提供集成電路12操作電壓，包含提供一節(jié)點(diǎn)14的低操作電壓及高操作電壓。
裝置基底10上的防護(hù)裝置包含一PMOS晶體管15及一NMOS晶體管16。PMOS晶體管15的源極/漏極端之一為接地。另一PMOS晶體管15的源極/漏極端經(jīng)由一導(dǎo)線耦接至節(jié)點(diǎn)14。PMOS晶體管15的柵極為耦接至形成有晶體管信道的半導(dǎo)體本體。同樣地，導(dǎo)線17跨接于PMOS晶體管15與電壓產(chǎn)生器13之間，電壓產(chǎn)生器13用以在裝置操作期間提供一如操作期間施加于節(jié)點(diǎn)14的高操作電壓一樣高的電壓。在制造期間，導(dǎo)線17為浮接。
NMOS晶體管16的源極/漏極端之一為接地。另一NMOS晶體管16的源極/漏極端經(jīng)由一導(dǎo)線耦接至節(jié)點(diǎn)14。NMOS晶體管16的柵極為耦接至形成有晶體管信道的半導(dǎo)體本體。同樣地，導(dǎo)線18跨接于NMOS晶體管16與電壓產(chǎn)生器13之間，電壓產(chǎn)生器13用以在裝置操作期間提供一如操作期間施加于節(jié)點(diǎn)14的低操作電壓一樣低的電壓。在制造期間，導(dǎo)線18為浮接。
以下請(qǐng)參照?qǐng)D5說(shuō)明根據(jù)本發(fā)明的防護(hù)裝置結(jié)構(gòu)。圖5繪示出具有一本質(zhì)(intrinsic)p型摻雜的半導(dǎo)體基底20(PW)。一第一深n型井21(NWD)及一第二n型井22(NWD)通過(guò)n型摻雜物擴(kuò)散至基底20所形成。PMOS晶體管15具有一p型源極23及一p型漏極24形成于第一深n型井21。一n型接觸區(qū)25形成于第一深n型井21的表面。一p型接觸區(qū)26形成于基底20(PW)的表面，最好鄰近于第一深n型井21。柵極27形成于源極23與漏極24之間信道區(qū)上方絕緣層(未繪示)的上方。第一深n型井21作為一半導(dǎo)體本體，其中形成有信道區(qū)。柵極27經(jīng)由接觸區(qū)25耦接至第一深n型井21。源極23經(jīng)由接觸區(qū)26耦接至基底20并接至一參考接地。漏極24經(jīng)由導(dǎo)線耦接至裝置上集成電路中待防護(hù)之一節(jié)點(diǎn)30。在一實(shí)施例中，柵極27也耦接至裝置上的電路，其在操作期間提供一最高電壓VPCP11。上述柵極27上的電壓至少如操作期間施加于節(jié)點(diǎn)30的最高操作電壓一樣高，且足以在裝置操作期間偏壓一處于常閉狀態(tài)中的PMOS晶體管。在制造期間，節(jié)點(diǎn)30處于浮接狀態(tài)。
在第二深n型井22中，形成有一深p型井31(PWI)。NMOS晶體管具有一源極32及漏極33形成于p型井31(PWI)中。一p型接觸區(qū)34通過(guò)擴(kuò)散于p型井31中而形成。同樣地，一p型接觸區(qū)35形成于基底20的表面，最好鄰近于第二深n型井32。柵極36形成于NMOS晶體管的源極32與漏極33之間信道區(qū)上方絕緣層(未繪示)的上方。柵極36耦接至接觸區(qū)34，使NMOS裝置的柵極耦接至一半導(dǎo)體本體，其中形成有NMOS裝置的信道區(qū)。NMOS晶體管的源極32耦接至接觸區(qū)35并接至一參考接地。NMOS晶體管的漏極33耦接至節(jié)點(diǎn)30。一接觸區(qū)37形成于第二深n型井22。接觸區(qū)37耦接至操作期間產(chǎn)生于芯片上的最高電壓VPCP11，或另一足以維持p型井31隔離的電壓。NMOS晶體管的柵極36耦接至一電路，其提供芯片上最低的電壓NVPP，其至少如操作期間施加于節(jié)點(diǎn)30的最低操作電壓一樣低，或耦接至一電路，其提供一足夠低的電壓以在電路操作期間關(guān)閉NMOS裝置。在制造期間，柵極36處于浮接狀態(tài)。
NMOS晶體管及PMOS晶體管的柵極與信道之間的柵極絕緣層應(yīng)足以抵抗在裝置操作期間所施加的高或低電壓。舉例而言，在此裝置的一實(shí)施例中，相較于邏輯晶體管的柵極氧化層厚度，柵極絕緣層包括一相當(dāng)厚的氧化層。
圖6繪示出根據(jù)本發(fā)明的包含防護(hù)電路的半導(dǎo)體存儲(chǔ)裝置。此裝置包含一基底100、一電源供應(yīng)端101(VCC)、及一接地端102。裝置上的集成電路包含一存儲(chǔ)結(jié)構(gòu)111，其含有存儲(chǔ)單元的一數(shù)組110，例如SONOS存儲(chǔ)單元。在不同的實(shí)施例中，存儲(chǔ)數(shù)組110包括DRAM單元、SRAM單元、屏蔽式ROM單元、浮接?xùn)艠O存儲(chǔ)單元、及其它類(lèi)型的存儲(chǔ)裝置結(jié)構(gòu)。存儲(chǔ)結(jié)構(gòu)111包含字符線譯碼器120及一位線譯碼器121及其它習(xí)知存儲(chǔ)裝置的周邊電路。在此范例中，裝置上的周邊電路包含一讀取、抹除、及程序化模式控制邏輯122、用以提供存儲(chǔ)數(shù)組的操作模式的高正或負(fù)電壓的電源123、及其它周邊電路(未繪示)。在數(shù)組110中，一字符線，例如字符線WL1，耦接至一列被本發(fā)明防護(hù)電路所保護(hù)而免于損害的存儲(chǔ)單元。
基底100上的防護(hù)電路包含一PMOS晶體管112及一NMOS晶體管113，其構(gòu)造請(qǐng)參照?qǐng)D5的說(shuō)明。PMOS晶體管112及NMOS晶體管113的漏極耦接至節(jié)點(diǎn)115，其經(jīng)由導(dǎo)線114連接至字符線WL1。PMOS晶體管112及NMOS晶體管113的源極耦接于參考接地端。PMOS晶體管112的柵極經(jīng)由導(dǎo)線124耦接至電壓V1，此范例中由電源123所提供。NMOS晶體管113的柵極經(jīng)由導(dǎo)線125耦接至電壓V2，此范例中由電源123所提供。
在本此實(shí)施例中，在裝置100制造程序期間，第一電壓V1及第二電壓V2為浮接，使得PMOS晶體管112及NMOS晶體管113的柵極浮接。因此，可防護(hù)裝置100免于具有正負(fù)兩極性的電漿電荷損害。負(fù)電荷通過(guò)NMOS晶體管113通過(guò)電流路徑L1來(lái)做防護(hù)，正電荷通過(guò)PMOS晶體管112通過(guò)電流路徑L2來(lái)做防護(hù)。
在裝置100操作期間，供應(yīng)的第一電壓V1及第二電壓V2值取決于操作程序。在閃存的范例中，不同的存儲(chǔ)體操作模式(讀取、抹除、程序化)施加不同的電壓。在實(shí)施例所述的內(nèi)存中，施加于字符線WL1、NMOS晶體管113、及PMOS晶體管112的電壓示于下表(請(qǐng)參照?qǐng)D5的NMOS及PMOS端)。

在上表中，參數(shù)VPVP11相當(dāng)于芯片上可利用的最高電壓，或一至少如施加于字符線的最高電壓一樣高的電壓，且在足以在裝置操作期間關(guān)閉PMOS晶體管。同樣地，參數(shù)NVPP相當(dāng)于芯片上可利用的最低的負(fù)電壓，或一至少如施加于字符線的最低電壓一樣低的電壓，且在足以在裝置操作期間關(guān)閉NMOS晶體管。
如此一來(lái)，對(duì)于內(nèi)存范例中集成電路，不同的操作模式中操作電壓也不同。在程序化程序期間，字符線上的操作電壓，例如為11.5V。在抹除及讀取程序期間，字符線上的操作電壓分別為-3V及+2.6V。因此，在程序化模式期間，字符線上正常的操作電壓不會(huì)開(kāi)啟PMOS晶體管112。然而，當(dāng)發(fā)生異常電壓時(shí)，例如高于或低于正常電壓，PMOS晶體管112及NMOS晶體管113將會(huì)開(kāi)啟以放出電荷來(lái)防護(hù)存儲(chǔ)數(shù)組。在程序化模式的情形中，高于11.5V或低于接地的異常電壓可被放電。同樣地，在抹除及讀取模式期間，經(jīng)由適當(dāng)設(shè)定防護(hù)裝置上的柵極電壓，防護(hù)裝置不會(huì)在正常電壓下放電而可在異常電壓下放電。
因此，本發(fā)明提供一種具有動(dòng)態(tài)起始電壓MOS晶體管對(duì)的防護(hù)電路。在非常低的電壓下，正電荷通過(guò)PMOS晶體管而接地，且負(fù)電荷通過(guò)NMOS晶體管而接地。舉例而言，NMOS晶體管在一接近接面順向開(kāi)啟電壓的電壓時(shí)導(dǎo)通，例如0.6V。相同地，PMOS晶體管在一接近接面順向開(kāi)啟電壓的電壓時(shí)導(dǎo)通，例如-0.6V。關(guān)于動(dòng)態(tài)起始電壓MOS裝置操作的探討，請(qǐng)參看IEEE，ELECTRONDEVICES，Vol.38，No.11，November，1991。
MOS對(duì)的柵極氧化層最好夠厚以承受快閃存儲(chǔ)裝置或其它高電壓集成電路的高電壓操作。通過(guò)制作電源晶體管的厚氧化層的相同程序步驟可輕易地在快閃存儲(chǔ)裝置中制造厚柵極氧化層。
在制造程序期間，電漿電荷會(huì)聚積且經(jīng)由字符線傳導(dǎo)至防護(hù)裝置。使用于特定集成電路的防護(hù)裝置數(shù)目取決于制造情況，可利用的空間，及特定產(chǎn)品的需要。在一些產(chǎn)品中，每一字符線可各具有一防護(hù)裝置。在其它產(chǎn)品中，則多個(gè)字元線之間可共享一防護(hù)裝置。裝置上集成電路中的其它節(jié)點(diǎn)同樣可被保護(hù)。
雖然本發(fā)明已以較佳實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動(dòng)與潤(rùn)飾，因此本發(fā)明保護(hù)范圍以權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種集成電路裝置，其特征在于，包括一裝置基底；一集成電路，位于該裝置基底上，用以在制造期間防護(hù)電漿損害，該集成電路耦接至一節(jié)點(diǎn)，且該節(jié)點(diǎn)在操作期間有施加多個(gè)操作電壓；一金氧半導(dǎo)體晶體管，位于該裝置基底上，具有一柵極、一半導(dǎo)體本體，耦接至該柵極、以及一源極與一漏極，位于該半導(dǎo)體本體中；該金氧半導(dǎo)體晶體管的該源極及該漏極之一耦接至該節(jié)點(diǎn)，另一該金氧半導(dǎo)體晶體管的該源極及該漏極耦接至一參考接地；在制造期間，該金氧半導(dǎo)體晶體管的該柵極浮接，且于操作期間，耦接至這些操作電壓以偏壓處于常閉狀態(tài)的該金氧半導(dǎo)體晶體管。
2.如權(quán)利要求1所述的集成電路裝置，其特征在于，該集成電路還包括一存儲(chǔ)數(shù)組，其具有一字符線，且該節(jié)點(diǎn)耦接于該字符線。
3.如權(quán)利要求1所述的集成電路裝置，其特征在于，該集成電路還包括一存儲(chǔ)數(shù)組，其具有多個(gè)SONOS存儲(chǔ)單元，且一字符線耦接至一列的這些SONOS存儲(chǔ)單元及該節(jié)點(diǎn)耦接于該字符線。
4.如權(quán)利要求1所述的集成電路裝置，其特征在于，該集成電路具有一電源，位于該裝置基底上，用以供應(yīng)這些操作電壓。
5.如權(quán)利要求1所述的集成電路裝置，其特征在于，該裝置基底還包括一p型半導(dǎo)體材料；且該金氧半導(dǎo)體晶體管包含一p型金氧半導(dǎo)體晶體管，其包括一n型井，位于該裝置基底中，以作為一半導(dǎo)體本體，及p型源極及漏極區(qū)，位于該n型井中。
6.如權(quán)利要求1所述的集成電路裝置，其特征在于，該裝置基底還包括一p型半導(dǎo)體材料；且該金氧半導(dǎo)體晶體管包含一n型金氧半導(dǎo)體晶體管，其包括一n型井，位于該裝置基底中、一p型井，位于該n型井中，以作為一半導(dǎo)體本體、及n型源極及漏極區(qū)，位于該p型井中。
7.一集成電路裝置，其特征在于，包括一裝置基底，一非易失性存儲(chǔ)電路，位于該裝置基底上，以在制造期間防護(hù)電漿損害，該存儲(chǔ)電路包含多個(gè)字元線，耦接至該存儲(chǔ)電路中的多個(gè)存儲(chǔ)單元，至少一這些字符線耦接至一節(jié)點(diǎn)，在多個(gè)操作電壓施加于這些字符線期間，該存儲(chǔ)電路具有多個(gè)操作模式；一p型金氧半導(dǎo)體裝置，位于該裝置基底上，具有一柵極、一半導(dǎo)體本體，耦接至該柵極、及一源極與一漏極，位于該半導(dǎo)體本體中；一n型金氧半導(dǎo)體裝置，位于該裝置基底上，具有一柵極、一半導(dǎo)體本體，耦接至該柵極、及一源極與一漏極，位于該半導(dǎo)體本體中；以及該p型金氧半導(dǎo)體裝置的該源極及該漏極之一耦接至該節(jié)點(diǎn)，另一該金氧半導(dǎo)體裝置的該源極及該漏極耦接至一參考接地；該n型金氧半導(dǎo)體裝置的該源極及該漏極之一耦接至該節(jié)點(diǎn)，另一該金氧半導(dǎo)體裝置的該源極及該漏極耦接至一參考接地；在制造期間，該p型金氧半導(dǎo)體裝置的該柵極為浮接，且于操作期間耦接至一如該高操作電壓一樣高的電壓；以及在制造期間，該n型金氧半導(dǎo)體裝置的該柵極為浮接，且于操作期間耦接至一如該低操作電壓一樣低的電壓。
8.如權(quán)利要求7所述的集成電路裝置，其特征在于，這些操作模式包含一讀取模式、一程序化模式、及一抹除模式。
9.如權(quán)利要求7所述的集成電路裝置，其特征在于，這些操作模式包含一讀取模式、一程序化模式、及一抹除模式，且其中在程序化模式期間，一程序化電壓施加于該字符線，且該p型金氧半導(dǎo)體裝置的該柵極接收一高于該程序化電壓的電壓。
10.如權(quán)利要求7所述的集成電路裝置，其特征在于，這些操作模式包含一讀取模式、一程序化模式、及一抹除模式，且其中在抹除模式期間，一抹除電壓施加于該字符線，且該n型金氧半導(dǎo)體裝置的該柵極接收一低于該抹除電壓的電壓。
11.如權(quán)利要求7所述的集成電路裝置，其中該存儲(chǔ)電路包含多個(gè)SONOS存儲(chǔ)單元。
12.如權(quán)利要求7所述的集成電路裝置，還包括一電源電路，位于該裝置基底上。
13.如權(quán)利要求7所述的集成電路裝置，其中該裝置基底還包括一p型半導(dǎo)體材料；該p型金氧半導(dǎo)體裝置包括一n型井，位于該裝置基底中，以作為一半導(dǎo)體本體，及p型源極及漏極區(qū)，位于該n型井中；及該n型金氧半導(dǎo)體裝置包括一n型井，位于該裝置基底中、一p型井位于該n型井中，以作為一半導(dǎo)體本體、及n型源極及漏極區(qū)，位于該p型井中。
14.一種制造集成電路裝置的方法，其特征在于，包括在一裝置基底上形成一集成電路，該電路具有一節(jié)點(diǎn)，以避免電漿損害；在該裝置基底上形成一p型金氧半導(dǎo)體裝置，其具有一柵極、一半導(dǎo)體本體，耦接至該柵極、及一源極與一漏極，位于該半導(dǎo)體本體中；在該裝置基底上形成一n型金氧半導(dǎo)體裝置，其具有一柵極、一半導(dǎo)體本體，耦接至該柵極、及一源極與一漏極，位于該半導(dǎo)體本體中；耦接該p型金氧半導(dǎo)體裝置的該源極及該漏極之一至該節(jié)點(diǎn)，且耦接另一該金氧半導(dǎo)體裝置的該源極及該漏極至一參考接地；耦接該n型金氧半導(dǎo)體裝置的該源極及該漏極之一至該節(jié)點(diǎn)，且耦接另一該金氧半導(dǎo)體裝置的該源極及該漏極至一參考接地；在曝露該集成電路于電漿的制造期間，浮接該p型金氧半導(dǎo)體裝置的該柵極及該n型金氧半導(dǎo)體裝置的該柵極；于操作期間提供該裝置基底上的電路以偏壓該p型金氧半導(dǎo)體裝置的該柵極至一如該集成電路的該高操作電壓一樣高的電壓；以及于操作期間提供該裝置基底上的電路以偏壓該n型金氧半導(dǎo)體裝置的該柵極至一如該集成電路的該低操作電壓一樣低的電壓。
15.如權(quán)利要求14所述的制造集成電路裝置的方法，其特征在于，該集成電路還包括一存儲(chǔ)數(shù)組，具有一字符線，且該節(jié)點(diǎn)耦接至該字符線。
16.如權(quán)利要求14所述的制造集成電路裝置的方法，其特征在于，該集成電路還包括一存儲(chǔ)數(shù)組，包含多個(gè)SONOS存儲(chǔ)單元，且一字符線耦接至一列的這些SONOS存儲(chǔ)單元及該節(jié)點(diǎn)耦接于該字符線。
17.如權(quán)利要求14所述的制造集成電路裝置的方法，其特征在于，該低操作電壓為一負(fù)電壓，且該高操作電壓為一正電壓。
18.如權(quán)利要求14所述的制造集成電路裝置的方法，其特征在于，該集成電路還包括一電源電路，位于該裝置基底上，且利用該電源以提供至少一該高操作電壓及低操作電壓。
19.如權(quán)利要求14所述的制造集成電路裝置的方法，其特征在于，該裝置基底還包括一p型半導(dǎo)體材料；該p型金氧半導(dǎo)體裝置包括一n型井，位于該裝置基底中，以作為一半導(dǎo)體本體，及p型源極及漏極區(qū)，位于該n型井中；及該n型金氧半導(dǎo)體裝置包括一n型井，位于該裝置基底中、一p型井位于該n型井中，以作為一半導(dǎo)體本體及n型源極及漏極區(qū)，位于該p型井中。
全文摘要
本發(fā)明涉及一種防護(hù)裝置及集成電路的制造方法以防護(hù)電漿損害及制造期間相關(guān)的電荷損害。此防護(hù)裝置包含一動(dòng)態(tài)起始電壓的NMOS/PMOS對(duì)，其具有各自的柵極端耦接至形成有信道區(qū)的半導(dǎo)體本體。配合適當(dāng)?shù)慕饘龠B接，此結(jié)構(gòu)于制造期間用以防護(hù)集成電路裝置上電漿電荷損害，也可被操作，用以防護(hù)電路操作期間的異常電壓。
文檔編號(hào)H01L21/8247GK1469473SQ0215067
公開(kāi)日2004年1月21日 申請(qǐng)日期2002年11月18日 優(yōu)先權(quán)日2002年7月15日
發(fā)明者周銘宏, 陳土順, 黃俊仁 申請(qǐng)人:旺宏電子股份有限公司