專利名稱：用于集成電路中的靜電放電保護(hù)的電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件，特別地，涉及用于防止集成電路中的靜電放電的電路和方法。
背景技術(shù)：
集成電路設(shè)計(jì)的蓬勃發(fā)展導(dǎo)致了具有更高工作頻率和/或較低功耗的集成電路的發(fā)展。通常，集成電路中的有源元件和無源元件的特性，如電阻和寄生電容，確定了以低功耗在高頻下工作的集成電路的性能。
參見圖1A、1B和1C，為了減小NMOS晶體管10′或PMOS晶體管10″的漏和源的電阻Rd，Rs，利用自對(duì)準(zhǔn)硅化(以下稱為“硅化”)工藝在多晶硅柵GP、源S、和漏D的表面上形成包含低電阻值金屬材料以及硅的硅化物層SA。在應(yīng)用硅化工藝時(shí)，一晶體管的放電空間被定義為在設(shè)置在多晶硅柵GP附近的隔離層GS下的結(jié)上的A區(qū)。在連接到源極區(qū)S或漏極區(qū)D中的一個(gè)的焊墊(未示出)處因靜電放電(ESD)或電過載(EOS)而出現(xiàn)電瞬變過程時(shí)，放電空間A可能未能大到足以防止物理?yè)p壞的程度。
通常，將輸入/輸出電路設(shè)計(jì)成能夠防止集成電路的內(nèi)部受到因ESD、EOS、峰值電壓，電流沖擊或噪聲造成瞬變過程導(dǎo)致的損傷。通常，其還能提供內(nèi)部用的電壓與外連電路用的電壓之間的電壓轉(zhuǎn)換，例如，由CMOS的到TTL的信號(hào)轉(zhuǎn)換，或由TTL到CMOS的信號(hào)轉(zhuǎn)換。輸入/輸出電路通常還包括具有較大溝道寬度以支撐更大電流的晶體管，所述的更大電流是由其上安裝集成電路的印刷電路板(PCB)和把集成電路連到外部系統(tǒng)的電纜的電阻、電感和電容引起的。
例如，可使用圖2A所示結(jié)構(gòu)，其包括多個(gè)晶體管，這些晶體管具有在包含有源極區(qū)S和漏極區(qū)D的擴(kuò)散區(qū)1上形成的多個(gè)多晶硅柵層3。如圖2B的截面圖所示，襯底P-sub、源極區(qū)S和漏極區(qū)D形成了寄生水平NPN雙極型晶體管Q1、Q2，其提供一個(gè)放電路徑。寄生晶體管Q1、Q2基極間的電阻可防止晶體管Q1、Q2同時(shí)導(dǎo)通。因此，可能需要相當(dāng)長(zhǎng)的時(shí)間導(dǎo)通全部的晶體管Q1、Q2，以提供響應(yīng)一電瞬變過程的放電路徑。圖示結(jié)構(gòu)中，全部雙極型晶體管Q1、Q2導(dǎo)通的時(shí)間通常取決于由多晶硅柵3與漏D間的重疊區(qū)的尺寸確定的導(dǎo)通電阻(on-resistance)的值。但是，如上所述，硅化工藝制造的晶體管可提供的導(dǎo)通電阻相對(duì)較小，其所能提供的RC延遲時(shí)間不充分，無法實(shí)現(xiàn)需要的晶體管Q1、Q2的導(dǎo)通電平。其結(jié)果為ESD保護(hù)不足。
一保護(hù)電路，諸如二極管或可控硅整流器(SCR)，可被用于為包含用硅化工藝制成的MOS晶體管的輸出驅(qū)動(dòng)電路提供ESD保護(hù)。如同通常要求在輸出驅(qū)動(dòng)電路的MOS晶體管被擊穿之前由保護(hù)電路釋放過量的瞬變量一樣，通常要求提供能在相對(duì)較低的電壓下激勵(lì)大電流的保護(hù)電路。但是要提供在相對(duì)較低的導(dǎo)通電壓下具有高電流能力的保護(hù)電路很難。
解決該問題的一個(gè)方法是提高輸出驅(qū)動(dòng)電路的導(dǎo)通電壓。例如，通過增大與驅(qū)動(dòng)電路的MOS晶體管關(guān)聯(lián)的寄生LNPN雙極型晶體管的基極寬度，來升高導(dǎo)通電壓。但是，增大與輸出驅(qū)動(dòng)電路MOS晶體管關(guān)聯(lián)的寄生LNPN的基極寬度可導(dǎo)致更大的電路面積的要求以補(bǔ)償較低的電流驅(qū)動(dòng)能力。
圖3示出了另一種方法，用以增大包括PMOS晶體管101和NMOS晶體管102的驅(qū)動(dòng)外部信號(hào)焊墊PAD且被保護(hù)電路20保護(hù)的輸出電路100的導(dǎo)通電壓。如圖所示，可用設(shè)置與NMOS晶體管102串聯(lián)的電阻器Rs來增大NMOS晶體管102的導(dǎo)通電壓。這樣能抑制寄生LNPN的起動(dòng)，但是，隨著基極寬度的擴(kuò)大，也將會(huì)導(dǎo)致電路面積的增大，以至于由于附加的電阻器而抵消弱電流驅(qū)動(dòng)能力。
如圖4A-4F所示，防止NMOS晶體管擊穿的另一種技術(shù)是將輸出電路的導(dǎo)通電壓提高至超過保護(hù)電路的導(dǎo)通電壓。特別地，可以通過串聯(lián)輸出電路110和保護(hù)電路120的NMOS晶體管來擴(kuò)大寄生LNPN的基極寬度。
圖4B-4C和圖4D-4E分別示出晶體管的兩種連接方式。參見圖4B和4C，兩個(gè)NMOS晶體管N1和N2的有源極區(qū)是隔開的，NMOS晶體管N1的源被用金屬線M連接到NMOS晶體管N2的漏，N2接地。圖4D和4E示出NMOS晶體管N1的源和NMOS晶體管N2的漏經(jīng)有源極區(qū)連接的結(jié)構(gòu)，這樣能更有效地利用電路面積。
盡管圖4B-4E所示的結(jié)構(gòu)能擴(kuò)大連接到焊墊PAD(即，寄生LNPN的集電極)的漏與連接到地電壓VSS(即，寄生LNPN的發(fā)射極)的源之間的基極的寬度，但這些結(jié)構(gòu)不能提供要求的電流增益，因?yàn)榇嬖谟谢鶚O寬度已增大的寄生雙極型晶體管Q3(如圖4F)。這會(huì)導(dǎo)致很差的ESD保護(hù)。
圖5A、5B，6A和6B示出了用于改善硅化MOS晶體管中的ESD保護(hù)的其它技術(shù)。在圖5A中，通過離子注入在襯底P-sub中形成N+源極區(qū)S和漏極區(qū)D后，除去在多晶硅柵層GP和源/漏極區(qū)頂上形成的絕緣膜41的一部分。之后，形成了開口42，露出部分該柵層GP、該源極區(qū)S和該漏極區(qū)D。用絕緣膜作掩模進(jìn)行局部硅化處理后，在柵層以及源/漏極區(qū)S、D的暴露的表面上形成硅化物膜44，如圖5B所示。圖5A和5B所示結(jié)構(gòu)可用來擴(kuò)展基極寬度，但難以進(jìn)行，且/或制造成本高，并由于寄生電阻的增大不能提供要求的高頻工作。
參見圖6A和6B，在襯底P-sub中形成源極區(qū)S和漏極區(qū)D，用高能離子注入方式在源極區(qū)S和漏極區(qū)D下面形成擴(kuò)大的擴(kuò)散區(qū)S′和D′，之后進(jìn)行硅化處理，由此制成一NMOS晶體管。盡管圖6B中所示的雙擴(kuò)散硅化晶體管，由于使用深擴(kuò)展擴(kuò)散區(qū)S′和D′而具有較寬的放電空間，但晶體管可能會(huì)表現(xiàn)出更大的電阻值并且其制造可能需要附加的工藝步驟。此外，這種晶體管可能不具有期望的ESD保護(hù)。

發(fā)明內(nèi)容
按本發(fā)明的實(shí)施例，集成電路器件的輸出電路包括在襯底中相應(yīng)的隔開的源極區(qū)和漏極區(qū)對(duì)的第一和第二MOS晶體管，其被排列為使得該第一和第二MOS晶體管的相應(yīng)的第一和第二溝道相互平行設(shè)置。該輸出電路還包括襯底中的一隔離區(qū)，該隔離區(qū)設(shè)置在該第一和第二MOS晶體管之間。一第一導(dǎo)體把該第一MOS晶體管的源極區(qū)連接到一電源結(jié)點(diǎn)。一第二導(dǎo)體把該第一MOS晶體管的漏極區(qū)連接到該第二MOS晶體管的源極區(qū)。一第三導(dǎo)體把該第二MOS晶體管的漏極區(qū)連接到該集成電路器件的一外部信號(hào)焊墊。
某些實(shí)施例中，面對(duì)該第二MOS晶體管的漏極區(qū)的該第一MOS晶體管的源極區(qū)的表面小于面對(duì)該第一MOS晶體管的漏極區(qū)的該第一MOS晶體管的源極區(qū)的表面。該隔離區(qū)可包括至少一個(gè)在該襯底中位于該第一和第二有源極區(qū)之間的絕緣區(qū)。該隔離區(qū)還包括一保護(hù)區(qū)，其具有與該襯底導(dǎo)電類型相同但程度更高的導(dǎo)電類型，其位于該第一和第二有源極區(qū)之間，并且連接至該電源結(jié)點(diǎn)。
本發(fā)明的另一實(shí)施例中，一輸出電路包括一第一MOS晶體管，它包括一襯底中的一第一源極區(qū)，該襯底中的一第一漏極區(qū)，以及位于該第一源極區(qū)與該第一漏極區(qū)之間的一第一柵極，其控制在該第一源極區(qū)與該第一漏極區(qū)之間延伸的溝道。該輸出電路還包括一第二MOS晶體管，它包括在該襯底中的一第二源極區(qū)，在該襯底中的一第二漏極區(qū)，以及位于該第二源極區(qū)與該第二漏極區(qū)之間的一第二柵極，其控制在該第二源極區(qū)與該第二漏極區(qū)之間延伸的溝道，該電路被配置成該第一漏極區(qū)和該第二漏極區(qū)相對(duì)于該第一源極區(qū)按照一第一角和一第二角傾斜設(shè)置。設(shè)置在該襯底中的一隔離區(qū)位于該第二漏極區(qū)與該第一源極區(qū)之間。一第一導(dǎo)體連接該第一源極區(qū)至一電源結(jié)點(diǎn)。一第二導(dǎo)體連接該第一MOS晶體管的第一漏極區(qū)至該第二源極區(qū)。一第三導(dǎo)體連接該第二漏極區(qū)至該集成電路器件的一外部信號(hào)焊墊。
本發(fā)明的又一實(shí)施例中，一輸出電路包括在一襯底中，包圍該襯底中第一和第二有源極區(qū)的一隔離區(qū)。該電路還包括一第一MOS晶體管，它包括，該第一有源極區(qū)中的多個(gè)源極區(qū)和多個(gè)漏極區(qū)，以及該襯底上的位于該第一MOS晶體管的相鄰源極區(qū)與漏極區(qū)的相應(yīng)的對(duì)之間的柵極線，該第一MOS晶體管的源極區(qū)連接至一電源結(jié)點(diǎn)。該電路還包括一第二MOS晶體管，它包括，該第二有源極區(qū)中的多個(gè)源極區(qū)和多個(gè)漏極區(qū)，以及該襯底上的位于該第二MOS晶體管的相鄰源極區(qū)和漏極區(qū)的相應(yīng)的對(duì)之間的柵極線，該第一MOS晶體管的漏極區(qū)連接到該第二MOS晶體管的源極區(qū)，該第二MOS晶體管的漏極區(qū)連接到該集成電路器件的一外部信號(hào)焊墊。
可并行設(shè)置該第一和第二有源極區(qū)，以使該第一MOS晶體管的源極區(qū)處于與該第二MOS晶體管的漏極區(qū)相對(duì)的位置，該第一MOS晶體管的漏極區(qū)處于與該第二MOS晶體管的源極區(qū)相對(duì)的位置。面對(duì)該第二MOS晶體管的該第一MOS晶體管的源極區(qū)和漏極區(qū)的一側(cè)可比該第一MOS晶體管的源極區(qū)和漏極區(qū)的相鄰的一側(cè)窄，面對(duì)該第一MOS晶體管的該第二MOS晶體管的源極區(qū)和漏極區(qū)的一側(cè)可比該第二MOS晶體管的源極區(qū)和漏極區(qū)的相鄰的一側(cè)窄。


圖1A和1B是NMOS和PMOS晶體管的等效電路圖；
圖1C是用硅化工藝制造的MOS晶體管的截面圖；圖2A和2B分別是輸入/輸出晶體管的平面圖和截面圖；圖3另一是常規(guī)輸出電路的等效電路圖；圖4A是另一常規(guī)輸出電路的等效電路圖；圖4B和4C分別是圖4A所示電路的設(shè)置的平面圖和截面圖；圖4D和4E分別是圖4A所示電路的另一設(shè)置的平面圖和截面圖；圖4F是圖4B至4E所示的設(shè)置中的寄生雙極型晶體管的等效電路圖；圖5A和5B示出了用常規(guī)的局部硅化工藝制造NMOS晶體管的操作；圖6A和6B示出了用常規(guī)的離子注入術(shù)制造NMOS晶體管的操作；圖7是根據(jù)本發(fā)明的某些實(shí)施例的被保護(hù)的輸出電路的電路圖；圖8和9分別是根據(jù)本發(fā)明某些實(shí)施例的被保護(hù)的輸出電路的電路設(shè)置的平面圖和截面圖；圖10是圖7至9所示結(jié)構(gòu)中的寄生雙極型晶體管的等效電路圖；圖11A-11C和12A-12C示出了根據(jù)本發(fā)明的各個(gè)實(shí)施例的輸出電路。
具體實(shí)施例方式
下面，將參照示出優(yōu)選實(shí)施例的附圖對(duì)本發(fā)明作更加充分的描述。本發(fā)明可按許多不同的形式實(shí)施，不應(yīng)限于這里所述的實(shí)施例，提供這些實(shí)施例是為了詳細(xì)和完全地公開本發(fā)明，將本發(fā)明包括范圍完全告知本領(lǐng)域技術(shù)人員。附圖中，為了清楚展示，各層和各區(qū)域的厚度都被放大了。相同的附圖標(biāo)記指示相同的元件。應(yīng)了解，當(dāng)諸如層，區(qū)域或襯底的元件被稱為“在另一元件上”時(shí)，可以是說該元件直接在另一元件上，或者也可能存在插在其間的元件。相反，當(dāng)一元件“直接在另一元件上”時(shí)，表示其中沒有插入元件。另外，在這里描述的和示出的每個(gè)實(shí)施例中同樣包括與它互補(bǔ)的導(dǎo)電類型的圖7示出了根據(jù)本發(fā)明實(shí)施例的集成電路器件700的輸出電路11，其表現(xiàn)了集成電路700的外部信號(hào)焊墊PAD與電源電壓結(jié)點(diǎn)VDD之間和外部信號(hào)焊墊PAD與電源接地電壓結(jié)點(diǎn)VSS之間的放電路徑。該輸出電路包括與電源電壓結(jié)點(diǎn)VDD與電源接地結(jié)點(diǎn)VSS之間的PMOS晶體管P1串聯(lián)連接的第一和第二NMOS晶體管N1、N2。用分別加到PMOS晶體管P1和NMOS晶體管N2的柵極電極的信號(hào)PG、NG驅(qū)動(dòng)該輸出電路，它相應(yīng)地驅(qū)動(dòng)集成電路器件700的外部信號(hào)焊墊PAD。
當(dāng)外部信號(hào)焊墊PAD與電源電壓結(jié)點(diǎn)VDD之間存在正瞬變電壓時(shí)，該瞬變電壓可通過包括位于PMOS晶體管P1的源極處的正向偏置的P+/N結(jié)的放電路徑PDp向電源電壓結(jié)點(diǎn)VDD放電。當(dāng)信號(hào)焊墊PAD與電源電壓結(jié)點(diǎn)VDD之間存在負(fù)瞬變電壓時(shí)，該負(fù)瞬變電壓可通過兩個(gè)路徑放電，包括通過NMOS晶體管N1的漏極與集成電路700的襯底之間的正向偏置的N+/P結(jié)的主要放電路徑，和通過連接于電源電壓VDD與接地電壓VSS之間的電源保護(hù)電路60的次要放電路徑PDn。
當(dāng)信號(hào)焊墊PAD與電源接地電壓結(jié)點(diǎn)VSS之間有正瞬變電壓時(shí)，該正瞬變電壓可通過兩個(gè)路徑放電，包括通過PMOS晶體管P1中的正向偏置的P+/N結(jié)的主要放電路徑，和通過電源保護(hù)電路60(放電路徑PSp)的次要放電路徑PSp。當(dāng)信號(hào)焊墊PAD與電源接地電壓結(jié)點(diǎn)VSS之間有負(fù)瞬變電壓時(shí)，該負(fù)瞬變電壓可通過包括NMOS晶體管N1的漏與襯底之間的正向偏置的N+/p結(jié)的放電路徑PSn放電。
圖8和9分別是根據(jù)本發(fā)明實(shí)施例的輸出電路的平面圖和截面圖。尤其是，圖8和9示出了能夠?qū)嵤﹫D7所示的輸出電路11的結(jié)構(gòu)。圖9包括沿Y1-Y1′切開的NMOS晶體管N2的截面圖和沿Y2-Y2′切開的NMOS晶體管N1的截面圖。
參見圖8和9，NMOS晶體管N1和N2形成在用第一和第二場(chǎng)氧化物絕緣區(qū)FOX相互隔開的第一和第二有源極區(qū)71和72中。第一有源極區(qū)71包括漏極區(qū)D1、D2和源極區(qū)S1、S2、S3。柵極電極73、74、75和76設(shè)在相鄰的源極區(qū)和漏極區(qū)之間。第二有源極區(qū)72包括漏極區(qū)D3、D4、D5和源極區(qū)S4、S5，相鄰的源極區(qū)和漏極區(qū)之間設(shè)有柵極電極73′、74′、75′、76′。NMOS晶體管N1的漏極區(qū)D1、D2經(jīng)導(dǎo)電層(或?qū)Ь€)77、78連接至外部信號(hào)焊墊PAD，以及NMOS晶體管N2的源極區(qū)S4、S5經(jīng)導(dǎo)電層(或?qū)Ь€)79連接至電源接地電壓結(jié)點(diǎn)VSS。NMOS晶體管N1的柵極電極73、74、75、76連接至電源電壓結(jié)點(diǎn)VDD，以及NMOS晶體管N2的柵極電極73′、74′、75′、76′連接至輸入信號(hào)結(jié)點(diǎn)NG。可用，例如硅化工藝，形成NMOS晶體管N1、N2的柵。
第一NMOS晶體管N1的源極區(qū)S1、S2、S3經(jīng)導(dǎo)電層81、82、83連接到第二NMOS晶體管N2的漏極區(qū)D3、D4、D5。避免經(jīng)過公用擴(kuò)散區(qū)的這些區(qū)域的連接，可改善ESD保護(hù)。就如圖所示的實(shí)施例而言，第一NMOS晶體管N1的源極區(qū)S1、S2、S3和第二NMOS晶體管N2的的漏極區(qū)D3、D4、D5的較小(或較窄)的面彼此相對(duì)，這也能減小與此結(jié)構(gòu)關(guān)聯(lián)的寄生NPN晶體管的影響。如圖所示，P型(P+)保護(hù)環(huán)GD可包圍絕緣區(qū)FOX并可連接至電源接地電壓結(jié)點(diǎn)VSS。由于保護(hù)環(huán)GD能減小寄生雙極型晶體管的基極調(diào)制，這種P型保護(hù)環(huán)GD還能減小寄生雙極型晶體管的影響。
如圖9所示，寄生NPN雙極型晶體管Q1、Q2、Q3、Q4與晶體管N1、N2關(guān)聯(lián)。寄生晶體管Q1的基極-發(fā)射極電壓是VDD(Vin-0.6)-Vth，其中Vth是晶體管N1的閾值電壓。由于晶體管Q1的基極-發(fā)射極電壓高于寄生NPN晶體管的導(dǎo)通電壓，為使其正向?qū)ǘ龃蠡鶚O電流不會(huì)起動(dòng)寄生NPN雙極型晶體管。
圖10是圖9所示結(jié)構(gòu)的等效電路，包括圖9所示的寄生晶體管Q1、Q2，以及一附加的寄生雙極型晶體管Q′，其包括分別連接到信號(hào)焊墊PAD和電源接地電壓結(jié)點(diǎn)VSS的集電極和發(fā)射極。晶體管Q1的增益會(huì)低于寄生晶體管Q3的增益，如圖4F所示，因?yàn)檫B接到外部信號(hào)焊墊PAD的漏極區(qū)D1和D2和連接到電源接地結(jié)點(diǎn)VSS的源極區(qū)S4和S5的相對(duì)面可以做得比圖4D-4F所示的常規(guī)設(shè)置窄。與圖4D所示結(jié)構(gòu)相比，這些面之間的路徑相對(duì)于晶體管N1、N2的溝道傾斜設(shè)置，或者說與其不在一條直線上(在圖示的實(shí)施例中，這些相對(duì)面之間的路徑垂直于晶體管N1、N2的溝道)。在第一和第二晶體管N1、N2的源極區(qū)和漏極區(qū)之間插入P型保護(hù)環(huán)GD能進(jìn)一步減小寄生雙極型晶體管Q′的增益。
下面將描述圖8和9所示電路的制造操作。參見圖9，在P型襯底900上形成有場(chǎng)氧化物層FOX，以限定第一和第二有源極區(qū)71、72。之后，在有源極區(qū)71、72上形成柵極氧化膜(未示出)。然后，在襯底900上形成導(dǎo)電材料層，例如，摻雜的多晶硅層，之后，構(gòu)圖以形成第一晶體管N1的柵極電極73、74、75、76和第二晶體管N2的柵極電極73′、74′、75′、76′。
之后，利用柵極電極73、74、75、76、73′、74′、75′、76′和場(chǎng)氧化物區(qū)FOX作掩模，為第一和第二有源極區(qū)71、72注入N型雜質(zhì)，以形成源極區(qū)和漏極區(qū)S1、S2、S3、S4、S5、D1、D2、D3、D4、D5。用例如給襯底900注入P型雜質(zhì)，在襯底900中第一和第二有源極區(qū)71、72周圍形成保護(hù)環(huán)GD。在具有第一和第二晶體管N1和N2的結(jié)構(gòu)上形成層間隔離膜后，在絕緣膜上形成導(dǎo)體77、78、79、80、81、82和83。導(dǎo)體77、78、79、80、81、82和83經(jīng)穿過層間隔離膜的接觸孔電連接至源極區(qū)和漏極區(qū)S1、S2、S3、S4、S5和D1、D2、D3、D4、D5以及保護(hù)環(huán)GD。
如圖11A、11B和11C所示，可用多種不同的方式連接晶體管N1、N2的柵電極。例如，與圖11A所示連接不同，晶體管N1，N2的柵極電極可都連接到信號(hào)輸入結(jié)點(diǎn)，如圖11B所示，或者，連接到不同的信號(hào)輸入結(jié)點(diǎn)NG1、NG2，如圖11C所示。
令人滿意的是，本發(fā)明也可用于在外部信號(hào)焊墊PAD與電源電壓結(jié)點(diǎn)VDD之間提供ESD保護(hù)，如圖12A、12B和12C所示。在本發(fā)明的這些實(shí)施例中，與圖9和8中的那些結(jié)構(gòu)互補(bǔ)的結(jié)構(gòu)(按導(dǎo)電類型)可用于PMOS晶體管P1、P2。如圖12A所示，晶體管P1的柵極電極可連接到輸入信號(hào)結(jié)點(diǎn)PG，而晶體管P2的柵極電極連接到電源接地結(jié)點(diǎn)VSS或參考電壓結(jié)點(diǎn)Vref。在其它實(shí)施例中，晶體管P1、P2的柵極電極能連接到一個(gè)輸入信號(hào)結(jié)點(diǎn)PG，如圖12B所示，或者分開的輸入信號(hào)結(jié)點(diǎn)PG1、PG2，如圖12C所示，進(jìn)一步了解，本發(fā)明還能用于具有用非硅化工藝形成的柵極的MOS晶體管中，其中通過在隔離的擴(kuò)散區(qū)內(nèi)形成的雙擴(kuò)散的源極區(qū)和漏極區(qū)來限制水平雙極型回路起動(dòng)。
盡管在附圖和說明書中用具體的方式公開了本發(fā)明的典型的優(yōu)選實(shí)施例。但這些實(shí)施例只起一般描述作用并不能限制本發(fā)明，只有后面的權(quán)利要求書才能限定本發(fā)明的范圍。
權(quán)利要求
1.一種集成電路器件的輸出電路，該輸出電路包括在襯底中包括各自的隔開的源極區(qū)和漏極區(qū)對(duì)的第一和第二MOS晶體管，其被排列為使得該第一和第二MOS晶體管的各自的第一和第二溝道相互橫向設(shè)置；一在襯底中的隔離區(qū)，設(shè)置在該第一和第二MOS晶體管之間；一第一導(dǎo)體，連接該第一MOS晶體管的源極區(qū)至一電源結(jié)點(diǎn)；一第二導(dǎo)體，連接該第一MOS晶體管的漏極區(qū)至該第二MOS晶體管的源極區(qū)；以及一第三導(dǎo)體，連接該第二MOS晶體管的漏極區(qū)至該集成電路器件的一外部信號(hào)焊墊。
2.根據(jù)權(quán)利要求1的輸出電路，其中，面對(duì)該第二MOS晶體管的漏極區(qū)的該第一MOS晶體管的源極區(qū)的表面小于面對(duì)該第一MOS晶體管的漏極區(qū)的該第一MOS晶體管的源極區(qū)的表面。
3.根據(jù)權(quán)利要求1的輸出電路，其中，該第一和第二溝道大致平行。
4.根據(jù)權(quán)利要求1的輸出電路其中，該第一和第二MOS晶體管設(shè)置于襯底中相應(yīng)的第一和第二有源極區(qū)中；其中，該隔離區(qū)設(shè)置于該第一與第二有源極區(qū)之間；其中，該第一MOS晶體管包括多個(gè)位于該第一有源極區(qū)中的源極區(qū)；多個(gè)位于該第一有源極區(qū)中的漏極區(qū)，該第一MOS晶體管的漏極區(qū)中的各個(gè)漏極區(qū)位于該第一MOS晶體管的源極區(qū)中的第一與第二源極區(qū)之間；以及多個(gè)柵極電極，各柵極電極位于該第一MOS晶體管中的各相鄰源極區(qū)與漏極區(qū)之間；以及其中，該第二MOS晶體管包括多個(gè)位于該第二有源極區(qū)中的源極區(qū)；多個(gè)位于該第二有源極區(qū)中的漏極區(qū)，該第二MOS晶體管的漏極區(qū)中的各個(gè)漏極區(qū)位于該第二MOS晶體管的源極區(qū)中的第一與第二源極區(qū)之間；以及多個(gè)柵極電極，各柵極位于該第二MOS晶體管中的各相鄰源極區(qū)與漏極區(qū)之間。
5.根據(jù)權(quán)利要求4的輸出電路，其中，該隔離區(qū)包括至少一個(gè)在襯底中的位于該第一和第二有源極區(qū)之間的絕緣區(qū)。
6.根據(jù)權(quán)利要求5的輸出電路，其中，該襯底具有第一導(dǎo)電類型，其中，該源極區(qū)和漏極區(qū)具有第二導(dǎo)電類型，以及，其中，該隔離區(qū)還包括一保護(hù)區(qū)，其具有比該襯底的程度更高的第一導(dǎo)電類型，該保護(hù)區(qū)位于該第一與第二有源極區(qū)之間并且連接到該電源結(jié)點(diǎn)。
7.根據(jù)權(quán)利要求6的輸出電路其中，該至少一個(gè)絕緣區(qū)包括一包圍該第一有源極區(qū)的第一絕緣區(qū)，以及一包圍該第二有源極區(qū)的第二絕緣區(qū)；以及其中，該保護(hù)區(qū)包括一包圍和隔開該第一和第二絕緣區(qū)的保護(hù)環(huán)。
8.根據(jù)權(quán)利要求1的輸出電路，其中，該電源結(jié)點(diǎn)是一電源接地結(jié)點(diǎn)，或一電源電壓結(jié)點(diǎn)，或一參考電壓結(jié)點(diǎn)。
9.一種集成電路器件的輸出電路，該輸出電路包括一第一MOS晶體管，包括襯底中的一第一源極區(qū)、襯底中的一第一漏極區(qū)、以及位于其間的一第一柵極電極，該第一柵極電極控制在該第一源極區(qū)與該第一漏極區(qū)之間延伸的一溝道；一第二MOS晶體管，包括襯底中的一第二源極區(qū)、襯底中的一第二漏極區(qū)、以及位于其間的一第二柵極電極，該第二柵極電極控制在該第二源極區(qū)與該第二漏極區(qū)之間延伸的一溝道，其排列使得該第一漏極區(qū)和該第二漏極區(qū)相對(duì)于該第一源極區(qū)按照一第一角和一第二角傾斜設(shè)置；一位于襯底中的隔離區(qū)，設(shè)置在該第二漏極區(qū)與該第一源極區(qū)之間；一第一導(dǎo)體，連接該第一源極區(qū)至一電源結(jié)點(diǎn)；一第二導(dǎo)體，連接該第一MOS晶體管的該第一漏極區(qū)至該第二源極區(qū)；以及一第三導(dǎo)體，連接該第二漏極區(qū)至該集成電路器件的一外部信號(hào)焊墊。
10.根據(jù)權(quán)利要求9的輸出電路，其中，面對(duì)該第二漏極區(qū)的該第一源極區(qū)的表面小于面對(duì)該第一漏極區(qū)的該第一源極區(qū)的表面。
11.根據(jù)權(quán)利要求9的輸出電路，其中，該第一源極區(qū)和該第一漏極區(qū)沿一第一線設(shè)置，以及，其中，該第一源極區(qū)和該第二漏極區(qū)沿與該第一線大致垂直的一第二線設(shè)置。
12.根據(jù)權(quán)利要求9的輸出電路，其中，該第一源極區(qū)具有大致為矩形的覆蓋區(qū)，以及，其中，該第一和第二漏極區(qū)位于該第一源極區(qū)的相應(yīng)的第一和第二側(cè)。
13.根據(jù)權(quán)利要求9的輸出電路其中，該第一和第二MOS晶體管位于襯底中相應(yīng)的第一和第二有源極區(qū)中；其中，該隔離區(qū)位于該第一與第二有源極區(qū)之間；其中，該第一源極區(qū)包括在該第一有源極區(qū)中的多個(gè)源極區(qū)；其中，該第一漏極區(qū)包括在該第一有源極區(qū)中的多個(gè)漏極區(qū)，該第一MOS晶體管的漏極區(qū)中的各個(gè)漏極區(qū)位于該第一MOS晶體管的源極區(qū)中的第一與第二源極區(qū)之間；其中，該第一柵極電極包括多個(gè)柵極電極，各個(gè)柵極電極位于該第一MOS晶體管中的各相鄰源極區(qū)與漏極區(qū)之間；其中，該第二源極區(qū)包括在該第二有源極區(qū)中的多個(gè)源極區(qū)；其中，該第二漏極區(qū)包括在該第二有源極區(qū)中的多個(gè)漏極區(qū)，該第二MOS晶體管的漏極區(qū)中的各個(gè)漏極區(qū)位于該第二MOS晶體管的源極區(qū)中的第一與第二源極區(qū)之間；以及其中，該第二柵極電極包括多個(gè)柵極電極，各個(gè)柵極電極位于該第二MOS晶體管中的各相鄰源極區(qū)與漏極區(qū)之間。
14.根據(jù)權(quán)利要求9的輸出電路，其中，該隔離區(qū)包括至少一個(gè)在襯底中位于該第一與第二MOS晶體管之間的絕緣區(qū)。
15.根據(jù)權(quán)利要求14的輸出電路，其中，該襯底具有第一導(dǎo)電類型，其中，該源極區(qū)和漏極區(qū)具有第二導(dǎo)電類型，以及，其中，該隔離區(qū)還包括一保護(hù)區(qū)，其具有比該襯底程度更高的第一導(dǎo)電類型，該保護(hù)區(qū)位于該第一與第二MOS晶體管之間并且連接到該電源結(jié)點(diǎn)。
16.根據(jù)權(quán)利要求15的輸出電路其中，該至少一個(gè)絕緣區(qū)包括包圍該第一MOS晶體管的一第一絕緣區(qū)，以及包圍該第二MOS晶體管的一第二絕緣區(qū)；以及其中，該保護(hù)區(qū)包括包圍并隔開該第一和第二絕緣區(qū)的一保護(hù)環(huán)。
17.根據(jù)權(quán)利要求9的輸出電路，其中，該電源結(jié)點(diǎn)是一電源接地結(jié)點(diǎn)，或一電源電壓結(jié)點(diǎn)，或一參考電壓結(jié)點(diǎn)。
18.一種集成電路器件的輸出電路，該輸出電路包括一隔離區(qū)，在一襯底中，包圍該襯底中的第一和第二有源極區(qū)；一第一MOS晶體管，包括在該第一有源極區(qū)中的多個(gè)源極區(qū)和多個(gè)漏極區(qū)，以及在襯底上位于該第一MOS晶體管的該源極區(qū)和漏極區(qū)中相鄰源極區(qū)和漏極區(qū)的各個(gè)對(duì)之間的各柵極線，該第一MOS晶體管的該源極區(qū)連接至一電源結(jié)點(diǎn)；以及一第二MOS晶體管，包括在該第二有源極區(qū)中的多個(gè)源極區(qū)和多個(gè)漏極區(qū)，以及在襯底上位于該第二MOS晶體管的相鄰的源極區(qū)和漏極區(qū)的各個(gè)對(duì)之間的各柵極線，該第一MOS晶體管的該漏極區(qū)連接至該第二MOS晶體管的該源極區(qū)，該第二MOS晶體管的該漏極區(qū)連接至該集成電路器件的一外部信號(hào)焊墊。
19.根據(jù)權(quán)利要求18的輸出電路，其中，按平行方式設(shè)置該第一和第二有源極區(qū)，以使該第一MOS晶體管的該源極區(qū)處于與該第二MOS晶體管的漏極區(qū)相對(duì)的位置，并且該第一MOS晶體管的漏極區(qū)處于與該第二MOS晶體管的源極區(qū)相對(duì)的位置。
20.根據(jù)權(quán)利要求19的輸出電路，其中，面對(duì)該第二MOS晶體管的該第一MOS晶體管的源極區(qū)和漏極區(qū)的一側(cè)比該第一MOS晶體管的相鄰的源極區(qū)和漏極區(qū)的一側(cè)窄，以及，其中，面對(duì)該第一MOS晶體管的該第二MOS晶體管的源極區(qū)和漏極區(qū)的一側(cè)比該第二MOS晶體管的相鄰的源極區(qū)和漏極區(qū)的一側(cè)窄。
21.根據(jù)權(quán)利要求18的輸出電路，其中，該隔離區(qū)包括至少一個(gè)在襯底中位于該第一與第二MOS晶體管之間的絕緣區(qū)。
22.根據(jù)權(quán)利要求21的輸出電路，其中，該襯底具有第一導(dǎo)電類型，其中，該源極區(qū)和漏極區(qū)具有第二導(dǎo)電類型，以及，其中，該隔離區(qū)還包括一保護(hù)區(qū)，其具有比該襯底程度更高的第一導(dǎo)電類型，該保護(hù)區(qū)位于該第一與第二MOS晶體管之間并且連接至該電源結(jié)點(diǎn)。
23.根據(jù)權(quán)利要求21的輸出電路其中，該至少一個(gè)絕緣區(qū)包括包圍該第一MOS晶體管的一第一絕緣區(qū)和包圍該第二MOS晶體管的一第二絕緣區(qū)；以及其中，該保護(hù)區(qū)包括包圍并隔開該第一和第二絕緣區(qū)的一保護(hù)環(huán)。
24.根據(jù)權(quán)利要求18的輸出電路，其中，該電源結(jié)點(diǎn)是一電源接地結(jié)點(diǎn)，或一電源電壓結(jié)點(diǎn)，或一參考電壓結(jié)點(diǎn)。
25.一種制造集成電路的輸出電路的方法，該方法包括在一襯底上形成一隔離區(qū)，以在該襯底中限定出第一和第二有源極區(qū)；在該第一有源極區(qū)中形成一第一MOS晶體管；在該第二有源極區(qū)中形成一第二MOS晶體管，排列使得該第二MOS晶體管的一溝道相對(duì)于該第一MOS晶體管的一溝道橫向設(shè)置；在該襯底上形成一第一導(dǎo)體，其連接該第一MOS晶體管的一源極區(qū)至該集成電路的一電源結(jié)點(diǎn)；在該襯底上形成一第二導(dǎo)體，其連接該第一MOS晶體管的一漏極區(qū)至該第二MOS晶體管的一源極區(qū)；以及形成一第三導(dǎo)體，以連接該第二MOS晶體管的一漏極區(qū)至該集成電路器件的一外部信號(hào)焊墊。
26.根據(jù)權(quán)利要求25的方法，其中，面對(duì)該第二MOS晶體管的漏極區(qū)的該第一MOS晶體管的源極區(qū)的表面小于面對(duì)該第一MOS晶體管的漏極區(qū)的該第一MOS晶體管的源極區(qū)表面。
27.根據(jù)權(quán)利要求25的方法，其中，該第一和第二MOS晶體管的溝道大致平行。
28.根據(jù)權(quán)利要求25的方法，其中，該第一MOS晶體管包括多個(gè)位于該第一有源極區(qū)中的源極區(qū)；多個(gè)位于該第一有源極區(qū)中的漏極區(qū)，該第一MOS晶體管的漏極區(qū)中的各個(gè)漏極區(qū)位于該第一MOS晶體管的源極區(qū)中的第一和第二源極區(qū)之間；以及多個(gè)柵極電極，各個(gè)柵極電極位于該第一MOS晶體管中的各相鄰源極區(qū)與漏極區(qū)之間；以及其中，該第二MOS晶體管包括多個(gè)位于該第二有源極區(qū)中的源極區(qū)；多個(gè)位于該第二有源極區(qū)中的漏極區(qū)，該第二MOS晶體管的漏極區(qū)中的各個(gè)漏極區(qū)位于該第二MOS晶體管的源極區(qū)中的第一和第二源極區(qū)之間；以及多個(gè)柵極電極，各個(gè)柵極電極位于該第二MOS晶體管中的各相鄰源極區(qū)與漏極區(qū)之間。
29.根據(jù)權(quán)利要求25的方法，其中，該襯底具有第一導(dǎo)電類型，其中，該源極區(qū)和漏極區(qū)具有第二導(dǎo)電類型，以及，其中，形成一隔離區(qū)還包括在該襯底中形成一保護(hù)區(qū)，其具有比該襯底程度還高的第一導(dǎo)電類型，該保護(hù)區(qū)位于該第一與第二有源極區(qū)之間且連接至該電源結(jié)點(diǎn)。
30.根據(jù)權(quán)利要求29的方法，其中，形成一隔離區(qū)包括形成包圍該第一有源極區(qū)的一第一絕緣區(qū)和形成包圍該第二有源極區(qū)的一第二絕緣區(qū)，其中，形成一保護(hù)區(qū)包括形成包圍并隔開該第一和第二絕緣區(qū)的一保護(hù)環(huán)。
31.根據(jù)權(quán)利要求25的方法，其中，該電源結(jié)點(diǎn)是一電源接地結(jié)點(diǎn)，或一電源電壓結(jié)點(diǎn)，或一參考電壓結(jié)點(diǎn)。
32.一種半導(dǎo)體器件，包括沿一個(gè)方向設(shè)置的彼此隔開的第一和第二有源極區(qū)；分別形成在該第一和第二有源極區(qū)中且沿該方向排列的第一和第二晶體管，每個(gè)晶體管具有至少一個(gè)柵極接線端；連接到該第一晶體管的一漏極的一第一接線端；連接到該第二晶體管的一源極的一第二接線端；連接該第一晶體管的一源極至該第二晶體管的一漏極的一導(dǎo)電層。
33.根據(jù)權(quán)利要求32的半導(dǎo)體器件，還包括一保護(hù)環(huán)，其位于該第一與第二有源極區(qū)之間，并包圍該第一和第二有源極區(qū)，該保護(hù)環(huán)具有與晶體管相同的導(dǎo)電性，并且連接到該第二接線端。
34.根據(jù)權(quán)利要求32的半導(dǎo)體器件，其中，該第一接線端是一輸/輸出焊墊，該第二接線端是一接地電壓端。
35.根據(jù)權(quán)利要求32的半導(dǎo)體器件，其中，該第一接線端是一電源電壓接線端，該第二接線端是一輸入/輸出焊墊。
36.根據(jù)權(quán)利要求32的半導(dǎo)體器件，其中，該柵極分別連接到一電源電壓接線端和一預(yù)設(shè)內(nèi)部信號(hào)。
37.根據(jù)權(quán)利要求32的半導(dǎo)體器件，其中，該柵極分別連接到一預(yù)設(shè)內(nèi)部信號(hào)和一參考電壓。
38.根據(jù)權(quán)利要求32的半導(dǎo)體器件，其中，該柵極共同連接到公共的預(yù)設(shè)內(nèi)部信號(hào)。
39.根據(jù)權(quán)利要求32的半導(dǎo)體器件，其中，該柵極分別連接到第一和第二預(yù)設(shè)內(nèi)部信號(hào)。
全文摘要
本發(fā)明公開了一種用于集成電路中的靜電放電保護(hù)的電路和方法。該集成電路器件的輸出電路包括具有在襯底中的各自相互隔開的源極區(qū)和漏極區(qū)對(duì)的一第一和一第二MOS晶體管，其被排列為使得該第一和第二MOS晶體管的各自的第一和第二溝道相互橫向設(shè)置。其還包括在襯底中位于該第一與第二MOS晶體管之間的一隔離區(qū)。一第一導(dǎo)體連接該第一MOS晶體管的源極區(qū)至一電源結(jié)點(diǎn)，一第二導(dǎo)體連接該第一MOS晶體管的漏極區(qū)至該第二MOS晶體管的源極區(qū)。一第三導(dǎo)體連接該第二MOS晶體管的漏極區(qū)至集成電路的外部信號(hào)焊墊。該隔離區(qū)可包括分別包圍第一和第二MOS晶體管中的一個(gè)的第一和第二絕緣區(qū)，及包圍并隔開該絕緣區(qū)的一保護(hù)環(huán)。
文檔編號(hào)H01L27/04GK1426108SQ0215189
公開日2003年6月25日 申請(qǐng)日期2002年9月27日 優(yōu)先權(quán)日2001年9月27日
發(fā)明者權(quán)奎亨, 權(quán)銀景 申請(qǐng)人:三星電子株式會(huì)社