專利名稱：用于數(shù)字設備的改進的高速數(shù)據(jù)捕捉電路的制作方法
技術領域：
本發(fā)明涉及用于捕捉輸入到一個高速數(shù)字設備、例如高速存儲器設備中的數(shù)據(jù)的電路。
發(fā)明
背景技術：
在高速數(shù)字設備、例如高速存儲器設備上，一個較難保證的規(guī)范是數(shù)據(jù)輸入設置和保持時間。該困難源自不能精確地把一個到達數(shù)據(jù)捕捉時鐘和出現(xiàn)在每一個捕捉鎖存器處的到達數(shù)據(jù)信號同步。通常，進來的時鐘以某種形式、例如時鐘分布電路分布，以便出現(xiàn)在每一個捕捉鎖存器處的時鐘信號具有相同的相位(時間)。該時鐘分布電路引入了對時鐘的一個有限延遲，以致于時鐘和數(shù)據(jù)當它們出現(xiàn)在鎖存器處時，不具有和它們在該設備輸入終端處所具有的相同的時序關系。歷史上，設計者已經(jīng)借助于兩種方法中的任何一種改正了這個問題。第一種方法是在數(shù)據(jù)信號被輸入到該鎖存器之前，向它添加某種形式的延遲。理論上，這個延遲和時鐘信號經(jīng)由時鐘分布電路傳送時它所經(jīng)歷的延遲數(shù)值匹配。通常該延遲電路僅僅近似于實際的延遲。第二種方法使用一個延遲鎖定環(huán)(DLL)來向時鐘添加附加的延遲以使它以相對于該數(shù)據(jù)準確的定時出現(xiàn)在鎖存器處。附加延遲的數(shù)量用反饋進行調(diào)整以計算該時鐘分布延遲和由于各種輸入/輸出(I/O)電路而產(chǎn)生的任何附加延遲。在大多數(shù)情況下，出現(xiàn)在該鎖存器處的時鐘將被延遲Nx(時鐘周期)，其中N是一個整數(shù)。結果，一個給定數(shù)據(jù)位將由該數(shù)據(jù)位前多個時鐘周期的一個時鐘邊沿捕捉。DLL的使用對于一個因為幾種原因而需要緊密(低允許偏差)設置和保持時間的高速存儲器設備來說是不利的。首先，DLL向時鐘信號引入了附加的不穩(wěn)定性，其減少了時鐘定時的精度。其次，因為捕捉該數(shù)據(jù)的時鐘邊沿不和與那個數(shù)據(jù)一起傳輸?shù)臅r鐘邊沿相同，因此周期-到-周期的不穩(wěn)定性問題可能引入在捕捉定時中。如果該數(shù)據(jù)用一致的時鐘邊沿捕捉，則在設置和保持預算中能夠忽略周期到周期的不穩(wěn)定性。此外，因為DLL依賴于I/O模型到實際I/O電路的匹配，所以它引入了某些定時序不確定性。此外，因為DLL未必可以看到在時鐘或者數(shù)據(jù)電路延遲中的即時改變或者它可能太慢而不能糾正它們，所以DLL不能追蹤出這些改變。
因此，傳統(tǒng)的、使用DLL或者其它時鐘分布的捕捉電路不能在具有緊密設置和保持時間的高速存儲器設備中良好地執(zhí)行。
發(fā)明概述本發(fā)明提供了一種用于在高速數(shù)字設備、例如存儲設備中捕捉數(shù)據(jù)的改進方法和裝置，其不需要使用DLL以正確地使在一個數(shù)據(jù)捕捉鎖存器處的時鐘和數(shù)據(jù)的到達同步。
在本發(fā)明的一個方面中，提供了一個用于一個數(shù)字設備、例如一個存儲器設備的數(shù)據(jù)捕捉電路，其中該捕捉時鐘和數(shù)據(jù)信號以一種點到點的方式，用距離鎖存器的每一個終端大致相同的信號通路長度，分別從一個進來的時鐘終端(或者一個時鐘緩存器)和一個輸入數(shù)據(jù)終端(或者一個數(shù)據(jù)緩沖器)路由到每一個捕捉鎖存器。對于多個數(shù)據(jù)輸入，在時鐘輸入終端(或者時鐘緩存器)和與一個數(shù)據(jù)輸入相關聯(lián)的鎖存器之間的通路長度和在鎖存器和數(shù)據(jù)輸入終端(或者數(shù)據(jù)緩沖器)之間的通路長度對于每一個鎖存器來說是近似相等的，并且用于所有數(shù)據(jù)捕捉鎖存器的通路長度可以是近似相等或者不相等的。
在本發(fā)明的另一個方面，鎖存器在物理上位于一個數(shù)字沖模上，該數(shù)字沖模在一個大致是在該存儲器設備的一個時鐘終端(或者時鐘緩存器)和數(shù)據(jù)終端(或者數(shù)據(jù)緩沖器)之間的物理距離中間的位置處。
通過以下結合附圖提供的詳細說明，將會更清晰地認識到本發(fā)明的這些及其它優(yōu)點和特征。
發(fā)明簡要概述

圖1是一個簡化框圖，說明了依據(jù)本發(fā)明、在一個數(shù)字設備中的一個數(shù)據(jù)捕捉方案的第一實施例；圖2是一個簡化框圖，說明了依據(jù)本發(fā)明、在一個數(shù)字設備中的一個數(shù)據(jù)捕捉方案的第二實施例；圖3說明了在具有多個數(shù)據(jù)輸入的數(shù)字設備中的圖1實施例；圖4說明了在具有多個數(shù)據(jù)輸入的數(shù)字設備中的圖2實施例；圖5是一個框圖，說明了依據(jù)本發(fā)明、在一個數(shù)字設備中的一個數(shù)據(jù)捕捉方案的第三實施例；
圖6是一個框圖，說明了依據(jù)本發(fā)明、在一個數(shù)字設備中的一個數(shù)據(jù)捕捉方案的第四實施例；圖7是一個框圖，說明了依據(jù)本發(fā)明、在一個數(shù)字設備中的一個數(shù)據(jù)捕捉方案的第五實施例；以及圖8是一個包含可以使用本發(fā)明的數(shù)字設備的示例處理器系統(tǒng)的框圖。
本發(fā)明的詳細說明圖1說明了本發(fā)明的第一簡化實施例，其中說明了在一個數(shù)字設備7中的一個數(shù)據(jù)捕捉電路。該數(shù)字設備7作為一個集成電路制造，以包含一個時鐘終端11，用于接收一個外部施加的時鐘信號，和一個數(shù)據(jù)終端15，用于接收一個將要由數(shù)字設備7捕捉的、外部施加的數(shù)據(jù)信號。此外提供了一個具有數(shù)據(jù)輸出14的數(shù)據(jù)鎖存器13，用于在一個施加到時鐘終端11的時鐘信號的控制之下鎖存在施加到數(shù)據(jù)終端15的數(shù)據(jù)中。為簡單起見，在圖1中顯示了若干個數(shù)據(jù)終端15中的僅僅一個。如圖1中進一步說明的那樣，用于鎖存施加到終端15的數(shù)據(jù)的鎖存器通過一個點到點連接連接到每一個時鐘終端11和數(shù)據(jù)終端15。在鎖存器13和時鐘終端11之間的點到點連接被顯示為導電通路17，而在數(shù)據(jù)終端15和鎖存器13之間的點到點連接被顯示為導電通路19。
依據(jù)本發(fā)明，導電通路17和19的通路長度被制造成近似相等。在本發(fā)明上下文中的近似相等意指一個通路至多比另一個通路長或者短10％。更可取地是，導電通路17和19實質上是長度相等的。
通過確保導電通路17和19具有近似相等的長度，施加在數(shù)據(jù)終端15上的數(shù)據(jù)由顯示在時鐘終端11上的時鐘信號快速和可靠地鎖存。此外，通過讓通路長度17近似相等于通路長度19，能夠在最小化數(shù)據(jù)捕捉電路成本和所需要功率的同時獲得一個緊密的設置和保持規(guī)范。
在圖1中說明的方案假定在時鐘終端11和鎖存器13之間，或者在數(shù)據(jù)終端15和鎖存器13之間沒有時鐘或者數(shù)據(jù)緩沖器。然而，如果為每一個時鐘終端11和數(shù)據(jù)終端15提供緩沖電路，以及這些緩存器提供在相應終端位置處、以及讓在時鐘和數(shù)據(jù)緩沖器和鎖存器13之間的通路17和19近似相等，則發(fā)明同樣將是適用的。
圖1的方案說明了一個其中數(shù)據(jù)鎖存器13以相對接近地靠近一個相聯(lián)數(shù)據(jù)終端15的方式提供的方案。圖2說明了一個替換方案，其中數(shù)據(jù)鎖存器13物理上大致是時鐘終端11和數(shù)據(jù)終端15位置的中心。在這個方案中，在時鐘終端11和鎖存器13之間的導電通路被再次顯示為17，而在鎖存器13和數(shù)據(jù)終端15之間的導電通路被再次顯示為19。再次，由于在圖2中說明的X沖模方向中、鎖存器13在時鐘終端11和數(shù)據(jù)終端15之間的近似物理居中，導電通路17和導電通路19的通路長度是彼此近似相等的。
圖2方案的一個優(yōu)點是能夠在集成電路沖模上布置單條長的導電軌跡以形成具有互相共線的通路部分的相應數(shù)據(jù)導電通路17和19，而在圖1方案中需要在該沖模X和Y方向中的若干個不同的軌跡或者導電段以形成每一個導電數(shù)據(jù)通路17和19。更具體地說，在圖1說明了三條X方向軌跡以便形成導電通路17和19，而在圖2中僅僅需要單條X方向導電軌跡。
到目前為止已經(jīng)以簡化形式相對于僅僅單個數(shù)據(jù)輸入終端15描述了本發(fā)明。對于大多數(shù)諸如處理器、存儲器等的數(shù)字設備，將提供多個數(shù)據(jù)輸入終端。因此，圖3說明了這樣一個方案，其中提供了與多個相應的鎖存器13a、13b、13c、13d相關的多個數(shù)據(jù)終端15a、15b、15c、15d。該鎖存器分別通過一條第一導電通路19a、19b、19c、19d與數(shù)據(jù)終端相連，以及還通過相應的導電通路17a、17b、17c、和17d與一個公共時鐘終端11相連。應當理解雖然在圖3中說明了四個鎖存器和相關的數(shù)據(jù)終端，為簡單起見能夠提供任意數(shù)量的鎖存器和相關數(shù)據(jù)終端。
類似于圖1的方案，每一個鎖存器13a...13d以非常接近于相應的數(shù)據(jù)終端15a...15d的方式提供。再次，在每一鎖存器13a...13d和時鐘終端11之間的導電通路具有和連接鎖存器13a...13d到它們相應的數(shù)據(jù)終端15a...15d的導電通路19a...19d大致相同的長度。圖3還說明了在說明的實現(xiàn)中需要一個蛇形通路以便確保導電通路17a...17d和它們的對應導電通路19a...19d具有近似相等的長度。在圖3方案中，所有的導電通路是近似相等的。
圖4說明了一個類似于圖2中的那個的居中鎖存器實施例，但是現(xiàn)在該實施例在一個具有多個數(shù)據(jù)終端15a...15d和相關數(shù)據(jù)鎖存器13a...13d的數(shù)據(jù)設備的上下文中。在圖4方案中，每一個鎖存器13a...13d都具有相關的導電通路17a和19a，它們彼此近似相等。此外，每一鎖存器在沖模的X方向中、在物理上位于時鐘終端11和一個相應數(shù)據(jù)終端15的大致中間的位置。再次，這把導電通路的路由簡化為共線的、每一個相應的通路對17a、19a；17b、19b；17c、19c；和17d、19d。
因為與在圖3方案中的鎖存器13a...13c相反，數(shù)據(jù)鎖存器13a...13d在X方向中是物理上大致居中的，在圖4中的每一個鎖存器13a...13d僅僅需要在X方向中的四個導電軌跡，每一條用于一個鎖存器，而在圖3實施例中，在沖模X方向中需要由蛇形導電通路形成多個軌跡以便確保連接到時鐘終端11和一個相應的數(shù)據(jù)終端15的鎖存器的導電通路是近似相等的。雖然在圖4中用于一個給定鎖存器的導電通路17a、17b、17c、17d，和19a、19b、19c、19d長度是近似相等的，但是從鎖存器-到-鎖存器的導電通路不需要是長度近似相等的。
應當重申的是，雖然本發(fā)明根據(jù)用于每一個鎖存器的、近似相等的導電通路17、19長度進行描述，但是在最佳實施例中，用于每一鎖存器的導電通路17、19實際上將是實質相等的長度。
圖5說明了類似于圖4中的那個的、本發(fā)明的另一個實施例，但是其中所有鎖存器13a...13d在沖模的X方向中相對于相應的數(shù)據(jù)終端15a...15d是居中的，而且此外，居中該鎖存器以便所有在相應鎖存器和時鐘，即17a...17d之間的導電通路近似相等于所有在鎖存器和相應數(shù)據(jù)終端15a...15d之間的導電通路19a...19d。
圖6說明了本發(fā)明還有的另一個實施例，其中每一個鎖存器13a...13d在該沖模的Y方向中沿著一個線性通路29排列在數(shù)字設備沖模上。再次，用于任何給定鎖存器的導電通路17a...17d和19a...19d彼此是近似相等的。此外，在圖6的方案中，用于所有鎖存器的導電通路17a...17d和19a...19d彼此是近似相等的。如在其他實施例中那樣，圖6把多個導電通路17a...17d和19a...19d顯示為具有蛇形布局，其中該導電通路橫穿該沖模來回運行以便實現(xiàn)期望的導電通路長度匹配。
如上參考圖4方案討論的那樣，在圖4方案中每一對與一個給定鎖存器相關聯(lián)的導電通路17，19長度上沒有必要和用于另一個鎖存器的導電通路17，19對近似相等。即，用于鎖存器13a的導電通路17a和19a可以是彼此近似相等的，但是不需要近似相等于用于鎖存器13b的導電通路17b和19b。在圖6的方案中，所有通路長度17a...17d和19a...19d彼此都是近似相等的。
圖7說明了還有另一個實施例，其中每一個鎖存器13a、13b、13c、13d物理上在于時鐘終端11和每一個相應的數(shù)據(jù)終端15a...15d之間的中間，但是其中現(xiàn)在該鎖存器沿著實質上在該沖模的X方向中的一條線性通路31排列，該X方向即是時鐘和數(shù)據(jù)終端沿著其排列的方向。數(shù)據(jù)導電通路17a、17b、17c、17d近似相等于用于每一個鎖存器13a、13b、13c、和13d的導電通路19a、19b、19c、19d，而且從鎖存器-到-鎖存器的導電通路可以是近似相等，或者不是近似相等。
本發(fā)明中的數(shù)據(jù)捕捉電路可以應用于任何能夠從一條數(shù)據(jù)總線或者從另一個數(shù)字設備捕捉數(shù)據(jù)的數(shù)字設備。這將包含處理器和存儲設備，以及其他數(shù)字設備。本發(fā)明對高速DRAM存儲設備，以及對一個包含一個在其上布置了多個DRAM存儲設備的安裝襯底的存儲器模塊尤其有用。
雖然已經(jīng)參考用一個點到點連接把一個鎖存器13連接到一個時鐘終端11和一個數(shù)據(jù)終端15對本發(fā)明的各個實施例進行了描述和說明，只要在從緩存器的輸出到鎖存器中仍然運用了如上所述的通路長度規(guī)則，所有實施例都還能夠和連接到相應的時鐘和數(shù)據(jù)終端的時鐘緩存器和/或數(shù)據(jù)緩沖器一起使用。
圖8說明了一個具有包括了本發(fā)明的數(shù)字設備的處理器系統(tǒng)。
如圖8所示，一個諸如計算機系統(tǒng)的處理器系統(tǒng)，例如，通常包含一個例如微處理器的中央處理單元CPU210，其在一條總線270上和一個或多個輸入/輸出(I/O)設備240、250進行通信。處理器系統(tǒng)200還包含與CPU210相連的隨機存取存儲器RAM260。RAM260可以由例如布置在一個存儲器模塊上的一個或多個單獨的存儲設備形成。做為選擇，RAM260可以集成在和CPU210相同的沖模上。處理器系統(tǒng)還可以包含一個只讀存儲器ROM280以及可以包含諸如軟盤驅動器220和光盤CD ROM驅動器230的外圍設備，它們還經(jīng)由總線270和CPU210進行通信。CPU210和形成RAM260的存儲設備中的至少一個具有如上相對于圖1-7描述和說明的數(shù)據(jù)捕捉電路。
雖然已經(jīng)參考具體的示例實施例描述和說明了本發(fā)明，應當理解能夠進行許多種修改和替換而不背離本發(fā)明發(fā)明的精神和范圍。因此，本發(fā)明沒有被認為是由上述描述所限制，但是僅僅由附加權利要求的范圍所限制。
權利要求
1.一個集成數(shù)字設備，包含；至少一個用于接收一個外部施加的數(shù)據(jù)信號的數(shù)據(jù)終端；一個用于接收一個外部施加的時鐘信號的時鐘終端；至少一個用于依據(jù)在所述時鐘終端處接收的時鐘信號，鎖存在所述至少一個數(shù)據(jù)終端處接收的數(shù)據(jù)的鎖存器；至少一個連接所述至少一個數(shù)據(jù)終端到所述鎖存器的第一導電通路；以及至少一個連接所述時鐘終端到所述至少一個鎖存器的第二導電通路；所述至少一個第一和第二導電通路長度是近似相等的。
2.如權利要求1所述的集成數(shù)字設備，進一步包含 多個數(shù)據(jù)終端用于分別接收外部施加的數(shù)據(jù)信號，多個用于依據(jù)在所述時鐘終端處接收的時鐘信號，鎖存在相應的數(shù)據(jù)終端處接收的數(shù)據(jù)信號的鎖存器；多個把相應的數(shù)據(jù)終端和相應的鎖存器相連的第一導電通路；多個把所述時鐘終端和一個相應的鎖存器相連的第二導電通路；用于所述鎖存器的第一和第二導電通路長度是近似相等的。
3.如權利要求2所述的集成數(shù)字設備，其特征在于用于一個所述鎖存器的第一和第二導電通路長度上近似相等于用于另一個鎖存器的第一和第二導電通路。
4.如權利要求2所述的集成數(shù)字設備，其特征在于用于一個所述鎖存器的第一和第二導電通路長度上不近似相等于用于另一個鎖存器的第一和第二導電通路。
5.如權利要求2所述的集成數(shù)字設備，其特征在于在所述集成數(shù)字設備內(nèi)，在靠近所述鎖存器連接的相應數(shù)據(jù)終端的位置處提供所述鎖存器。
6.如權利要求2所述的集成數(shù)字設備，其特征在于在所述集成數(shù)字設備內(nèi)，在遠離所述鎖存器連接的相應數(shù)據(jù)終端的位置處提供所述鎖存器。
7.如權利要求6所述的集成數(shù)字設備，其特征在于 至少一個所述鎖存器在所述設備的一個預定方向中、位于在所述時鐘終端和一個相應數(shù)據(jù)終端之間的大致中間。
8.如權利要求7所述的集成數(shù)字設備，其特征在于所述鎖存器中的每一個在所述設備的一個預定方向中、位于在所述時鐘終端和一個相應數(shù)據(jù)終端之間的大致中間。
9.如權利要求3所述的集成數(shù)字設備，其特征在于 第一和第二導電通路對于所有所述鎖存器長度是近似相等的。
10.如權利要求2所述的集成數(shù)字設備，其特征在于 所述第一和所述導體中的至少某些形成一條蛇形導電通路。
11.如權利要求9所述的集成數(shù)字設備，其特征在于所述第一和所述導體中的至少某些形成一條蛇形導電通路。
12.如權利要求10所述集成數(shù)字設備，其特征在于 所有所述鎖存器都沿著在所述集成電路內(nèi)的一條線性通路排列。
13.如權利要求11所述的集成數(shù)字設備，其特征在于所有所述鎖存器都沿著在所述集成數(shù)字設備內(nèi)的一條線性通路排列。
14.如權利要求10所述集成數(shù)字設備，其特征在于所有所述鎖存器都沒有沿著所述集成數(shù)字設備內(nèi)的一條線性通路排列。
15.如權利要求11所述的集成數(shù)字設備，其特征在于所有所述鎖存器都沒有沿著所述集成數(shù)字設備內(nèi)的一條線性通路排列。
16.如權利要求1所述的集成數(shù)字設備，其特征在于和所述至少一個鎖存器連接的所述至少一條第一導電通路中的一部分和連接所述至少一個鎖存器的所述至少一條第二導電通路的一部分共線。
17.如權利要求1和2中任何一個所述的集成數(shù)字設備，其特征在于所述至少一個第一和第二導電通路長度實質上是相等的。
18.如權利要求3所述的集成數(shù)字設備，其特征在于用于一個所述鎖存器的第一和第二導電通路長度實質上等于用于另一個鎖存器的第一和第二導電通路。
19.如權利要求9所述的集成數(shù)字設備，其特征在于第一和第二導電通路對于所有所述鎖存器長度實質上是相等的。
20.一個集成存儲器電路，包含至少一個用于使用一個外部施加的數(shù)據(jù)信號用于存儲在所述存儲器電路的一個存儲陣列中的數(shù)據(jù)終端；一個用于接收一個外部施加的時鐘信號的時鐘終端；至少一個用于依據(jù)在所述終端處接收的一個時鐘信號鎖存在所述至少一個數(shù)據(jù)終端處接收的數(shù)據(jù)以及具有一個輸出用于提供一個數(shù)據(jù)信號到所述存儲陣列的鎖存器；至少一個連接所述至少一個數(shù)據(jù)終端到所述鎖存器的第一導電通路；以及至少一個連接所述時鐘終端到所述至少一個鎖存器的第二導電通路；所述至少一個第一和第二導電通路長度是近似相等的。
21.如權利要求20所述的集成存儲器電路，進一步包含多個數(shù)據(jù)終端用于分別接收外部施加的數(shù)據(jù)信號，多個用于依據(jù)在所述時鐘終端處接收的時鐘信號，鎖存在相應的數(shù)據(jù)終端處接收的數(shù)據(jù)信號的鎖存器；多個把相應的數(shù)據(jù)終端和相應的鎖存器相連的第一導電通路；多個把所述時鐘終端和一個相應的鎖存器相連的第二導電通路；用于所述鎖存器的第一和第二導電通路長度是近似相等的。
22.如權利要求21所述的集成存儲器電路，其特征在于用于一個所述鎖存器的第一和第二導電通路長度上近似相等于用于另一個鎖存器的第一和第二導電通路。
23.如權利要求21所述的集成存儲器電路，其特征在于用于一個所述鎖存器的第一和第二導電通路長度上不近似相等于用于另一個鎖存器的第一和第二導電通路。
24.如權利要求21所述的集成存儲器電路，其特征在于在所述集成存儲器電路內(nèi)，在靠近所述鎖存器連接的相應數(shù)據(jù)終端的位置處提供所述鎖存器。
25.如權利要求21所述的集成存儲器電路，其特征在于在所述集成存儲器電路內(nèi)，在遠離所述鎖存器連接的相應數(shù)據(jù)終端的位置處提供所述鎖存器。
26.如權利要求25所述的集成存儲器電路，其特征在于至少一個所述鎖存器在所述設備的一個預定方向中、位于在所述時鐘終端和一個相應數(shù)據(jù)終端之間的大致中間。
27.如權利要求26所述的集成存儲器電路，其特征在于所述鎖存器中的每一個在所述設備的一個預定方向中、位于在所述時鐘終端和一個相應數(shù)據(jù)終端之間的大致中間。
28.如權利要求22所述的集成存儲器電路，其特征在于第一和第二導電通路對于所有所述鎖存器長度是近似相等的。
29.如權利要求21所述的集成存儲器電路，其特征在于所述第一和所述導體中的至少某些形成一條蛇形導電通路。
30.如權利要求28所述的集成存儲器電路，其特征在于所述第一和所述導體中的至少某些形成一條蛇形導電通路。
31.如權利要求29所述的集成存儲器電路，其特征在于所有所述鎖存器都沿著在所述集成電路內(nèi)的一條線性通路排列。
32.如權利要求30所述的集成存儲器電路，其特征在于所有所述鎖存器都沿著在所述集成電路內(nèi)的一條線性通路排列。
33.如權利要求21所述的集成存儲器電路，其特征在于所有所述鎖存器都沒有沿著所述集成存儲器電路內(nèi)的一條線性通路排列。
34.如權利要求28所述的集成存儲器電路，其特征在于所有所述鎖存器都沒有沿著所述集成電路內(nèi)的一條線性通路排列。
35.如權利要求20所述的集成存儲器電路，其特征在于和所述至少一個鎖存器連接的所述至少一條第一導電通路中的一部分和連接所述至少一個鎖存器的所述至少一條第二導電通路的一部分共線。
36.如權利要求20和21任何一個所述的集成存儲器電路，其特征在于所述至少一個第一和第二導電通路長度實質上是相等的。
37.如權利要求22所述的集成存儲器電路，其特征在于用于一個所述鎖存器的第一和第二導電通路長度實質上等于用于另一個鎖存器的第一和第二導電通路。
38.如權利要求37所述的集成存儲器電路，其特征在于第一和第二導電通路對于所有所述鎖存器長度實質上是相等的。
39.一個處理系統(tǒng)，包含一個用于處理數(shù)據(jù)的處理器；以及一個與所述處理器相連的存儲器設備；包含一個數(shù)據(jù)捕捉電路的所述處理器和存儲器設備中的至少一個，所述數(shù)據(jù)捕捉電路包含至少一個用于接收一個外部施加的數(shù)據(jù)信號的數(shù)據(jù)終端；一個用于接收一個外部施加的時鐘信號的時鐘終端；至少一個用于依據(jù)在所述時鐘終端處接收的時鐘信號，鎖存在所述至少一個數(shù)據(jù)終端處接收的數(shù)據(jù)的鎖存器；至少一個連接所述至少一個數(shù)據(jù)終端到所述鎖存器的第一導電通路；以及至少一個連接所述時鐘終端到所述至少一個鎖存器的第二導電通路；所述至少一個第一和第二導電通路長度是近似相等的。
40.如權利要求39所述的處理系統(tǒng)，進一步包含多個用于分別接收外部施加的數(shù)據(jù)信號的數(shù)據(jù)終端，多個用于依據(jù)在所述時鐘終端處接收的時鐘信號，鎖存在相應的數(shù)據(jù)終端處接收的數(shù)據(jù)信號的鎖存器；多個把相應的數(shù)據(jù)終端和相應的鎖存器相連的第一導電通路；多個把所述時鐘終端和一個相應的鎖存器相連的第二導電通路；用于所述鎖存器的該第一和第二導電通路長度是近似相等的。
41.如權利要求40所述的處理系統(tǒng)，其特征在于 用于一個所述鎖存器的第一和第二導電通路長度上近似相等于用于另一個鎖存器的第一和第二導電通路。
42.如權利要求40所述的處理系統(tǒng)，其特征在于用于一個所述鎖存器的第一和第二導電通路長度上不近似相等于用于另一個鎖存器的第一和第二導電通路。
43.如權利要求40所述的處理系統(tǒng)，其特征在于在所述至少一個處理器和存儲器設備內(nèi)，在靠近所述鎖存器連接的相應數(shù)據(jù)終端的位置處提供所述鎖存器。
44.如權利要求40所述的處理系統(tǒng)，其特征在于在所述至少一個處理器和存儲器設備內(nèi)，在遠離所述鎖存器連接的相應數(shù)據(jù)終端的位置處提供所述鎖存器。
45.如權利要求44所述的處理系統(tǒng)，其特征在于所述鎖存器中的至少一個位于在所述時鐘終端和一個相應數(shù)據(jù)終端之間的大致中間。
46.如權利要求45所述的處理系統(tǒng)，其特征在于所述鎖存器中的每一個位于在所述時鐘終端和一個相應數(shù)據(jù)終端之間的大致中間。
47.如權利要求41所述的處理系統(tǒng)，其特征在于 第一和第二導電通路對于所有所述鎖存器長度都是近似相等的。
48.如權利要求40所述的處理系統(tǒng)，其特征在于 所述第一和所述導體中的至少某些形成一條蛇形導電通路。
49.如權利要求47所述的處理系統(tǒng)，其特征在于所述第一和所述導體中的至少某些形成一條蛇形導電通路。
50.如權利要求48所述的處理系統(tǒng)，其特征在于所有所述鎖存器沿著在所述至少一個處理器和存儲器設備中的一條線性通路排列。
51.如權利要求49所述的處理系統(tǒng)，其特征在于所有所述鎖存器沿著在所述至少一個處理器和存儲器設備中的一條線性通路排列。
52.如權利要求40所述的處理系統(tǒng)，其特征在于所有所述鎖存器都沒有沿著所述至少一個處理器和存儲器設備中的一條線性通路排列。
53.如權利要求47所述的處理系統(tǒng)，其特征在于所有所述鎖存器都沒有沿著所述至少一個處理器和存儲器設備中的一條線性通路排列。
54.如權利要求39所述的處理系統(tǒng)，其特征在于和所述至少一個鎖存器連接的所述至少一條第一導電通路中的一部分和連接所述至少一個鎖存器的所述至少一條第二導電通路的一部分共線。
55.如權利要求39和40中任何一個所述的處理系統(tǒng)，其特征在于所述至少一個第一和第二導電通路長度實質上是相等的。
56.如權利要求41所述的處理系統(tǒng)，其特征在于用于一個所述鎖存器的第一和第二導電通路長度實質上等于用于另一個鎖存器的第一和第二導電通路。
57.如權利要求46所述的處理系統(tǒng)，其特征在于第一和第二導電通路對于所有所述鎖存器長度實質上是相等的。
58.一個集成電路存儲器設備，包含至少一個數(shù)據(jù)終端，用于使用一個外部施加的數(shù)據(jù)信號用于存儲在所述存儲器電路的一個存儲陣列中；一個用于接收一個外部施加的時鐘信號的時鐘終端；至少一個鎖存器，用于依據(jù)在所述終端處接收的一個時鐘信號鎖存在所述至少一個數(shù)據(jù)終端處接收的數(shù)據(jù)，以及具有一個輸出用于提供一個數(shù)據(jù)信號到所述存儲陣列；至少一個連接所述至少一個數(shù)據(jù)終端到所述鎖存器的第一導電通路；以及至少一個連接所述時鐘終端到所述至少一個鎖存器的第二導電通路；其中所述第一和第二導電通路中的每一個的一部分，其是所述通路連接到所述至少一個鎖存器的地方，是共線的。
59.如權利要求58所述的集成數(shù)字設備，進一步包含多個用于分別接收外部施加的數(shù)據(jù)信號的數(shù)據(jù)終端，多個用于依據(jù)一個在所述時鐘終端處接收的時鐘信號鎖存在相應數(shù)據(jù)終端處接收的數(shù)據(jù)信號的鎖存器；多個把一個相應的數(shù)據(jù)終端和一個相應的鎖存器相連的第一導電通路；多個把所述時鐘終端和一個相應的鎖存器相連的第二導電通路；其中所述第一和第二導電通路中的每一個的一部分，在所述通路連接到一個給定鎖存器的地方，是共線的。
60.一個存儲器模塊，包含一個安裝襯底；以及多個在所述襯底提供的存儲設備，所述存儲設備中的至少一個包含至少一個數(shù)據(jù)終端，用于使用一個外部施加的數(shù)據(jù)信號用于存儲在所述存儲器電路的一個存儲陣列中；一個用于接收一個外部施加的時鐘信號的時鐘終端；至少一個鎖存器，用于依據(jù)在所述終端處接收的一個時鐘信號鎖存在所述至少一個數(shù)據(jù)終端處接收的數(shù)據(jù)，以及具有一個輸出用于提供一個數(shù)據(jù)信號到所述存儲陣列；至少一個連接所述至少一個數(shù)據(jù)終端到所述鎖存器的第一導電通路；以及至少一個連接所述時鐘終端到所述至少一個鎖存器的第二導電通路；所述至少一個第一和第二導電通路長度是近似相等的。
61.如權利要求60所述存儲器模塊，其特征在于所述至少一個存儲器設備進一步包含多個用于分別接收外部施加的數(shù)據(jù)信號的數(shù)據(jù)終端，多個用于依據(jù)一個在所述時鐘終端處接收的時鐘信號鎖存在相應數(shù)據(jù)終端處接收的數(shù)據(jù)信號的鎖存器；多個把一個相應的數(shù)據(jù)終端和一個相應的鎖存器相連的第一導電通路；多個把所述時鐘終端和一個相應的鎖存器相連的第二導電通路；用于一個所述鎖存器的第一和第二導電通路長度是近似相等的。
62.如權利要求61所述的存儲器模塊，其特征在于 用于一個所述鎖存器第一和第二導電通路長度近似相等于用于另一個鎖存器的第一和第二導電通路。
63.如權利要求61所述的存儲器模塊，其特征在于在所述集成存儲器電路內(nèi)，在遠離所述鎖存器連接的相應數(shù)據(jù)終端的位置處提供所述鎖存器。
64.如權利要求63所述的存儲器模塊，其特征在于所述鎖存器中的至少一個在所述設備的一個預定方向中，位于在所述時鐘終端和一個相應的數(shù)據(jù)終端之間的大致中間。
65.如權利要求64所述的存儲器模塊，其特征在于所述鎖存器中的每一個在所述設備的一個預定方向中，位于在所述時鐘終端和一個相應的數(shù)據(jù)終端之間的大致中間。
66.如權利要求64所述的存儲器模塊，其特征在于第一和第二導電通路對于所有所述鎖存器長度是近似相等的。
67.如權利要求63和64任何一個所述的存儲器模塊，其特征在于所述至少一個第一和第二導電通路長度實質上是相等的。
68.如權利要求64所述的存儲器模塊，其特征在于用于一個所述鎖存器的第一和第二導電通路長度實質上等于用于另一個鎖存器的第一和第二導電通路。
69.如權利要求38所述的存儲器模塊，其特征在于第一和第二導電通路對于所有所述鎖存器長度實質上是相等的。
70.一種制造一個用于一個集成電路的數(shù)據(jù)捕捉電路的方法，所述方法包含在所述集成電路內(nèi)形成一個鎖存電路；形成一個用于接收一個外部施加的時鐘信號的時鐘終端；形成至少一個連接所述至少一個數(shù)據(jù)終端到所述至少一個鎖存器的第一導電通路；形成所述至少一個連接所述時鐘終端到所述至少一個鎖存器的第二導電通路；把所述形成的第一和第二導電通路的通路長度布置為是近似相等的。
71.如權利要求70所述的方法，進一步包含形成多個用于分別接收外部施加的數(shù)據(jù)信號的數(shù)據(jù)終端；形成多個用于依據(jù)在所述時鐘終端處接收的時鐘信號鎖存在相應數(shù)據(jù)終端處接收的數(shù)據(jù)信號的鎖存器；形成多個把一個相應的數(shù)據(jù)終端和一個相應的鎖存器相連的第一導電通路；形成多個把所述時鐘終端和相應的鎖存器相連的第二導電通路；把用于一個鎖存器的所述第一和第二導電通路布置為長度近似相等。
72.如權利要求71所述的方法，進一步包含把用于一個所述鎖存器第一和第二導電通路布置為長度近似相等于用于另一個鎖存器的第一和第二導電通路。
73.如權利要求71所述的方法，進一步包含把用于一個所述鎖存器第一和第二導電通路布置為長度近似相等于用于另一個鎖存器的第一和第二導電通路。
74.如權利要求71所述的方法，進一步包含把所述鎖存器布置在所述集成電路內(nèi)、靠近所述鎖存器連接的相應數(shù)據(jù)終端的位置處。
75.如權利要求71所述的方法，進一步包含把所述鎖存器布置在所述集成電路內(nèi)、遠離所述鎖存器連接的相應數(shù)據(jù)終端的位置處。
76.如權利要求75所述的方法，進一步包含把所述鎖存器中的至少一個布置為大致位于所述時鐘終端和一個相應的數(shù)據(jù)終端的中間。
77.如權利要求76所述的方法，進一步包含把所述鎖存器中的每一個布置為大致位于所述時鐘終端和一個相應的數(shù)據(jù)終端的中間。
78.如權利要求73所述的方法，進一步包含把第一和第二導電通路布置為對于所有所述鎖存器長度都是近似相等的。
79.如權利要求72所述的方法，進一步包含把所述第一的和所述導線中的至少某些布置在一個蛇形導電通路中。
80.如權利要求78所述的方法，進一步包含把所述第一的和所述導線中的至少某些布置在一個蛇形導電通路中。
81.如權利要求79所述的方法，進一步包含沿著在所述集成電路內(nèi)的一條線性通路布置所述鎖存器。
82.如權利要求80所述的方法，進一步包含沿著在所述集成電路內(nèi)的一條線性通路布置所有所述鎖存器。
83.如權利要求72所述的方法，其特征在于所述集成電路是一個集成的存儲器電路。
84.如權利要求70所述的方法，進一步包含把所述至少一個和所述至少一個鎖存器相連的第一導電通路的一部分布置為和所述至少一個和所述至少一個鎖存器相連的第二導電通路的一部分共線。
85.如權利要求70和71中任何一個所述的方法，進一步包含把至少一個第一和第二導電通路布置為長度實質上是相等的。
86.如權利要求72所述的方法，進一步包含把用于一個所述鎖存器第一和第二導電通路布置為長度實質上地相等于用于另一個鎖存器的第一和第二導電通路。
87.如權利要求78所述的方法，進一步包含把第一和第二導電通路布置為對于所有所述鎖存器長度實質上是相等的。
全文摘要
公開了一個用于一個集成電路的數(shù)據(jù)捕捉電路，其包含在鎖存器和時鐘終端之間以及在一個鎖存器和一個相關數(shù)據(jù)終端之間提供相應的數(shù)據(jù)通路，用于一個給定鎖存設備的每一個通路的長度是近似相等的。
文檔編號H01L21/70GK1503935SQ02808628
公開日2004年6月9日 申請日期2002年2月1日 優(yōu)先權日2001年2月23日
發(fā)明者B·凱斯, C·G·馬丁, B 凱斯, 馬丁 申請人:微米技術有限公司