專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及構成MOS晶體管的柵極電極的側壁結構和該側壁的形成方法。
圖7(a)是現有的MOS晶體管，是示出了其柵極電極端部附近的半導體襯底的剖面圖。在硅等半導體襯底111上，形成有由硅的熱氧化膜等構成的柵極絕緣膜112，在其上形成有柵極電極113。在半導體襯底111的表面區(qū)域上形成有源極/漏極區(qū)域116。柵極電極113，用由硅氧化膜構成的柵極保護絕緣膜(側壁氧化層)114把其側面和上表面被覆起來，被柵極保護絕緣膜114被覆起來的側面，被由硅氮化膜等構成的柵極側壁絕緣膜(側壁襯墊)115被覆起來。在這樣構成的MOS晶體管中，在柵極電極113與源極/漏極擴散區(qū)域116(包括其布線)之間，以柵極保護絕緣膜114和柵極側壁絕緣膜115為電介質形成寄生電容。
寄生電容，會使晶體管的動作速度下降。特別是，在柵極長度為0.2微米或以下的微細晶體管中，該寄生電容，由于會顯著地降低動作速度，故成了一個大的問題。
此外，圖7(b)所示的隆起源極/漏極結構的MOS晶體管，在源極/漏極區(qū)域116的上面與柵極側壁絕緣膜115相接連地具有源極/漏極隆起層117。由于把該柵極保護絕緣膜114和柵極側壁絕緣膜115挾持起來的柵極電極113和源極/漏極隆起層117(及其布線)之間的寄生電容大，故動作速度下降的問題也很顯著。柵極側壁絕緣膜的材料，在以前一直使用硅氧化物，近些年來，由于歸因于后述的理由而使用高介電常數的硅氮化物，故該寄生電容的問題就變得更加深刻了。
其次，如圖8(d)所示，用離子注入法在半導體襯底121中形成源極/漏極擴散區(qū)域127。這時，由于半導體襯底121表面已經粗糙化，故結果變成為在元件間擴散區(qū)域的形狀不均一，歸因于此，就存在著元件動作特性的不均一增大的問題。其次，如圖9(a)所示，用稀氫氟酸除去柵極電極123上部的氧化膜。這時，雖然柵極保護絕緣膜114和柵極側壁絕緣膜115的一部分也將被除去，但是取決于要在半導體襯底121上形成的晶體管元件，也有幾乎不存在側壁部分的絕緣膜126的。其次，如圖9(b)所示，用濺射法在整個面上形成鈷層128。其次，如圖9(c)所示，用燈泡加熱法在柵極電極123的上部和源極/漏極區(qū)域127的上部形成鈷硅化物層129。然后，除去未反應的鈷層。這時，由于幾乎未剩下柵極側壁部分的絕緣膜的晶體管元件，通過鈷硅化物層129使柵極電極123和源極/漏極區(qū)域127短路，故存在著成品率降低的問題。
為了解決把硅氧化物用做這樣的柵極側壁絕緣膜的情況下的那些問題，近些年來，如

圖10和圖11所示，作為柵極側壁絕緣膜使用的是硅氮化膜。在硅等的半導體襯底131上形成柵極氧化膜132之后，形成由多晶硅膜等構成的柵極電極133(圖10(a))。其次，使柵極電極133的露出面進行熱氧化以形成柵極保護絕緣膜134。然后，用離子注入法在半導體襯底131中形成源極/漏極擴散區(qū)域的一部分135(圖10(b))。其次，在用CVD法向整個面上沉積上硅氮化膜之后，用RIE法除去平坦部分的硅氮化膜，在柵極電極133的側面形成由硅氮化膜構成的柵極側壁絕緣膜136。
用該方法，如圖10(c)所示，由于可以防止半導體襯底131的露出面的粗糙化，故如圖10(d)所示，源極/漏極擴散區(qū)域137的形狀，在元件間不會有不均一。因此，倘采用該方法，則可以減少元件動作特性的不均一。此外，如圖11(a)所示，由于在稀氫氟酸處理時柵極側壁絕緣膜不會被除去，如圖11(c)所示，由于柵極電極133和源極/漏極區(qū)域137不會短路，故可以防止成品率的降低。但是，用該方法，由于柵極側壁絕緣膜的介電常數與現有的硅氧化膜比較為大約2倍，故存在著寄生電容將增大到約2倍從而使動作速度顯著地降低的問題。該晶體管元件，首先用濺射法在半導體襯底131整個面上形成鈷層138(圖11(b))。然后，用燈泡加熱法，在柵極電極133的上部和源極/漏極區(qū)域137的上部形成鈷硅化物層139(圖11(c))。除去未反應的鈷層。
上述那些問題，在圖12所示的隆起源極/漏極結構的晶體管元件的情況下也是同樣的。圖12示出了用硅氧化物形成柵極側壁絕緣膜的情況下的晶體管元件的制造方法。
首先，如圖12(a)所示，在硅等半導體襯底141上形成柵極氧化膜142之后，用逐次CVD法沉積多晶硅層和硅氮化膜層，用RIE法進行加工依次形成柵極電極143和硅氮化膜144。其次，如圖12(b)所示，在將柵極電極143的露出面熱氧化形成柵極保護膜145之后，用離子注入法在硅襯底141中形成源極/漏極擴散區(qū)域的一部分146。其次，如圖12(c)所示，在用CVD法向半導體襯底141的整個面上沉積上硅氧化膜之后，用RIE法除去平坦部分的硅氧化膜以形成柵極側壁絕緣膜147。這時，由于硅半導體襯底的一部分露了出來而被離子撞擊，故形成粗糙的露出面。其次，如圖12(d)所示，用硅的外延生長法形成源極/漏極隆起層148。這時，在硅氧化膜側壁(柵極側壁絕緣膜147)與隆起層148之間，將形成被稱之為小平面的空隙。其次，用離子注入法在半導體襯底141中形成源極/漏極擴散區(qū)域149。這時，小平面的下部的擴散區(qū)域由于形成得深，故存在著難于用短溝道效應進行晶體管閾值的控制的問題。
在要解決該問題的情況下，如圖13所示，可以用使用硅氮化膜的制造方法。圖13是隆起源極/漏極結構的晶體管元件的工序剖面圖。如圖13(a)所示，在硅等半導體襯底151上形成了柵極氧化膜152之后，用逐次CVD法沉積多晶硅層和硅氮化膜層，用RIE法進行加工依次形成柵極電極153和硅氮化膜154。其次，如圖13(b)所示，在將柵極電極153的露出面熱氧化形成柵極保護膜155之后，用離子注入法在半導體襯底151中形成源極/漏極擴散區(qū)域的一部分156。其次，如圖13(c)所示，在用CVD法向半導體襯底151的整個面上沉積硅氮化膜之后，用RIE法除去平坦部分的硅氮化膜以形成柵極側壁絕緣膜157。
若用該方法，則要形成擴散區(qū)域的半導體襯底表面不會粗糙化，而且，如圖13(d)所示，在硅氮化膜(柵極側壁絕緣膜157)側壁與隆起層158之間也不會形成被稱之為小平面的空隙。因此，由于可以按照設計那樣地形成源極/漏極擴散區(qū)域，故晶體管閾值的控制就變得容易起來。但是，若用該方法，由于柵極側壁絕緣膜的介電常數與現有的硅氧化膜比較為大約2倍，故存在著寄生電容將增大到約2倍從而使元件動作速度顯著地降低的問題。
如上所述，為了降低源極/漏極擴散區(qū)域的形狀不均一和防止硅化物形成時的短路，微細晶體管的柵極電極側壁的至少一部分可以使用硅氮化物。此外，在隆起源極/漏極結構的晶體管中，為了防止隆起層形成時的小平面，可以使用硅氮化物的側壁。再有，在向源極/漏極區(qū)域進行布線層形成時，為了防止挖出半導體襯底，晶體管元件可以用由硅氮化膜構成的所謂的襯里膜被覆起來。
在這些晶體管元件的周邊存在的硅氮化物，由于與硅氧化物比較起來介電常數高，故因寄生電容增加而會使晶體管的動作速度顯著地降低。此外，由于歸因于在硅氮化膜中存在的捕獲電荷、應力、含有的氫等而產生晶體管特性的變動，故變成為使器件可靠性降低的根源。
本發(fā)明，就是歸因于這樣的事情而發(fā)明的，目的在于提供具有可以減小柵極電極與源極/漏極擴散區(qū)域(及其布線)間的寄生電容，可以高速動作的柵極結構的半導體器件及其制造方法。
本發(fā)明的特征在于作為在半導體襯底上形成的柵極電極上或在被柵極保護絕緣膜被覆起來的柵極電極的側面上形成的側壁絕緣膜由含氯的硅氧化膜構成。可以減小柵極電極與源極/漏極區(qū)域(包括其布線)之間的寄生電容，元件可進行高速動作。
此外，本發(fā)明的特征在于在柵極電極側壁部分上設置含氯的硅氮化膜以形成晶體管元件，然后，把該硅氮化膜變換成含有氯的硅氧化膜，作為柵極側壁絕緣膜使用?？梢詻]有元件特性的不均一或短路地形成低寄生電容的晶體管元件。
就是說，本發(fā)明的半導體器件，其特征在于，具備半導體襯底；在上述半導體襯底主面上形成的源極/漏極區(qū)域；在上述半導體襯底主面上形成的柵極絕緣膜；在上述源極/漏極區(qū)域的一部分和在該區(qū)域間的上面配置的上述柵極絕緣膜上形成的柵極電極；在上述柵極電極的側面上形成的柵極側壁絕緣膜，上述柵極側壁絕緣膜由含有0.1原子％或以上的氯的硅氧化物構成。
此外，本發(fā)明的半導體器件，其特征在于，具備半導體襯底；在上述半導體襯底主面上形成的源極/漏極區(qū)域；在上述半導體襯底主面上形成的柵極絕緣膜；在上述源極/漏極區(qū)域的一部分和在該區(qū)域間的上面配置的上述柵極絕緣膜上形成，并用柵極保護絕緣膜被覆起來的柵極電極；在上述柵極電極的側面上形成的柵極側壁絕緣膜，上述柵極側壁絕緣膜由含有0.1原子％以上的氯的硅氧化物構成。上述柵極保護絕緣膜，也可以做成為由含0.1原子％以上的氯的硅氧化物構成。上述柵極電極的柵極長度也可以做成為0.2微米或以下。上述源極/漏極區(qū)域，也可以做成為具有隆起源極/漏極結構。在上述柵極電極上部和上述源極/漏極區(qū)域上部，也可以形成金屬硅化物層。
本發(fā)明的半導體器件的制造方法，其特征在于具備如下的工序在半導體襯底上形成源極/漏極區(qū)域的工序；在上述半導體襯底主面上形成柵極絕緣膜的工序；在配置在上述源極/漏極區(qū)域的一部分和在該區(qū)域間的上面的上述柵極絕緣膜上形成柵極電極的工序；在上述柵極電極的側面上形成由含氯的硅氮化物構成的絕緣膜的工序；通過氧化反應處理使上述硅氮化膜變換成含有0.1原子％或以上的氯的硅氧化物，并使之變成為柵極側壁絕緣膜的工序。向上述硅氧化物的變換，也可以通過以水蒸氣為主要氧化物質的氧化反應或超過大氣壓的加壓狀態(tài)的氧化反應進行。
本發(fā)明的器件，由于柵極電極的側壁絕緣膜部分的介電常數下降，故寄生電容減小，其結果是將顯著地提高晶體管元件的動作速度。此外，若采用本發(fā)明的把硅氮化物變換成硅氧化物的方法，則在可以防止元件間的晶體管特性的不均一或動作不良的同時，還可以抑制寄生電容的增大。此外，若采用本發(fā)明的在柵極電極和源極/漏極區(qū)域上部形成金屬硅化物層的方法，則在可以防止源極/漏極擴散區(qū)域形狀的不均一和柵極電極與源極/漏極區(qū)域的短路的同時，還可以抑制寄生電容的增大。
圖2是本發(fā)明的實施例1的晶體管的平面圖(沿著該圖的A-A’線部分的剖面圖相當于圖1(a))。
圖3是說明硅氧化膜中的氯濃度和含氯的硅氧化膜的介電常數的變化率之間的關系的特性圖。
圖4是說明本發(fā)明的實施例2的晶體管的制造方法的工序剖面圖。
圖5是說明本發(fā)明的實施例2的晶體管的制造方法的工序剖面圖。
圖6是說明本發(fā)明的實施例3的晶體管的制造方法的工序剖面圖。
圖7是說明現有的晶體管的制造方法的工序剖面圖。
圖8是說明現有的晶體管的制造方法的工序剖面圖。
圖9是說明現有的晶體管的制造方法的工序剖面圖。
圖10是說明現有的晶體管的制造方法的工序剖面圖。
圖11是說明現有的晶體管的制造方法的工序剖面圖。
圖12是說明現有的晶體管的制造方法的工序剖面圖。
圖13是說明現有的晶體管的制造方法的工序剖面圖。符號說明11、21、31、111、121、131、141、151… 半導體襯底12、22、32、112、122、132、142、152… 柵極絕緣膜(柵極氧化膜)13、23、33、113、123、133、143、153… 柵極電極14、24、35、114、124、134、145、155… 柵極保持絕緣膜15、26’、37’、115、126、136、147、157… 柵極側壁絕緣膜16、27、39、116、127、137、149、159… 源極/漏極區(qū)域17、38、117、158…源極/漏極隆起層25、36、125、135、146、156…源極/漏極區(qū)域的一部分26、37…柵極側壁氮化膜28、128、138…鈷層29、129、139…鈷硅化物層34、144、154…硅氮化膜首先，參看圖1到圖3說明實施例1。
圖1是在半導體襯底上形成的晶體管元件的概略剖面圖。圖2是已形成了圖1(a)所示的晶體管元件的半導體襯底的平面圖(圖1是沿著圖2的A-A’線的部分的剖面圖)，圖3是說明硅氧化膜中的氯濃度和含氯的硅氧化膜的介電常數的變化率之間的關系的特性圖。
在圖1(a)的半導體器件中，在硅等的半導體襯底11上，形成有由硅的熱氧化膜等構成的柵極絕緣膜12，在其上形成有由多晶硅等構成的柵極電極13。在半導體襯底11的表面區(qū)域上形成有源極/漏極區(qū)域16。柵極電極13的側面和上表面用由硅氧化膜等構成的柵極保護絕緣膜(側壁氧化層)14被覆起來，已用保護絕緣膜14被覆起來的側面用柵極側壁絕緣膜(側壁襯墊)15被覆起來。柵極長度L，例如，為0.2微米或以下。在象這樣地構成的MOS晶體管中，在柵極電極13和源極/漏極擴散區(qū)域16(及其布線)之間，就產生了寄生電容。
此外，在圖1(b)的隆起源極/漏極結構的半導體器件中，在半導體襯底上，在既是源極/漏極區(qū)域16上又與柵極側壁絕緣膜15連接起來形成有例如由硅單晶構成的源極/漏極隆起層17。在把該柵極保護絕緣膜14和柵極側壁絕緣膜15挾持起來的柵極電極13和源極/漏極隆起層17(及其布線)之間存在著寄生電容。
在這里，在圖1(a)和圖1(b)的半導體器件中使用的柵極側壁絕緣膜15，由含氯的硅氧化物構成。例如，可以用添加進使用二氯硅烷(SiH2Cl2)氣體或四氯硅烷((SiCl4)氣體之類的含氯的硅原料氣體與一氧化二氮(N2O)氣體之類的氧原料氣體的等離子體CVD法等，或添加氯氣(Cl2)或氯化氫(HCl)氣的CVD法，可成膜含氯的硅氧化膜。
圖3是說明含氯的硅氧化膜的介電常數的變化率對氯濃度依賴性的特性圖?？v軸表示介電常數的變化率，橫軸表示硅氧化膜中的氯濃度(原子％)。圖3是將表1所示的含氯的硅氧化膜的介電常數和氯濃度的關系的畫成了圖的特性圖。通過把含氯的硅氧化膜的氯濃度設定在0.1原子％或以上，就可以實質上減少該硅氧化膜的介電常數，可以實質上減小柵極電極13和包括布線(未畫出來)的源極/漏極擴散區(qū)域16之間的寄生電容(參看圖1(a))和柵極電極13與源極/漏極隆起層17(包括其布線)間的寄生電容。另外，如果把氯濃度設定為1原子％或以上，由于可以把寄生電容減小5％或以上，故特別是在柵極長度為0.2微米或以下的微細晶體管元件中，可以得到顯著的效果。
如上所述，由于若用本發(fā)明，則可以減少寄生電容，故可以減小柵極側壁絕緣膜的厚度，使得可以進行元件的進一步微細化。此外，通過使構成被覆柵極電極露出部分的柵極保護絕緣膜的硅氧化膜中含有氯，則可以減小柵極電極與源極/漏極區(qū)域或源極/漏極隆起層之間的寄生電容，這是不言而喻的。
另外，原理上說在硅氧化膜中含有的氯濃度沒有上限。但是，當氯濃度增加時，硅氧化物的吸濕性將變得顯著起來，取決于元件形成的方法，有時候介電常數反而會增加。因此，實質上優(yōu)選把硅氧化膜中的氯濃度做成為30原子％或以下。
另外，為了降低上面所說的介電常數，也可以向硅氧化物中導入氟。但是，由于氟會助長硼的擴散等的原因，對于微細晶體管元件來說會造成不希望的影響，故不適合于取代氯來使用，優(yōu)選根據需要與氯一起適當使用。
表1

其次，參看圖4和圖5說明實施例2。
圖4和圖5是說明半導體器件的制造工序的工序剖面圖。用熱氧化處理等在硅等的半導體襯底21的主面上形成柵極氧化膜22。然后，用CVD法沉積多晶硅層，用RIE法進行加工形成柵極電極23。其次，如圖4(b)所示，將柵極電極23的露出面熱氧化以形成柵極保護絕緣膜24。然后，用離子注入法在半導體襯底21中形成源極/漏極擴散區(qū)域的一部分25。其次，如圖4(c)所示，用使用六氯二硅烷(Si2Cl6)氣體和氨氣(NH3)的減壓CVD法，在整個襯底上沉積硅氮化膜。成膜條件是，例如，溫度為400℃、六氯二硅烷氣體流量為1000sccm，氨氣流量為10sccm，壓力為180Pa。使用2次離子質量分析法確認了在該硅氮化膜中含有10原子％左右的氯和氫。
然后，用RIE法除去平坦部分的硅氮化膜以形成柵極側壁氮化膜26。這時，通過將柵極氧化膜22的RIE蝕刻速度設定為比柵極側壁氮化膜26的RIE蝕刻速度更慢，就可以防止半導體襯底的表面粗糙化。其次，如圖4(d)所示，用離子注入法在半導體襯底21中形成源極/漏極擴散區(qū)域27。這時，由于已經防止半導體襯底的表面粗糙化，故可以抑制元件間的擴散區(qū)域形狀的不均一。為此，元件間元件動作特性不均一達到不成為問題的水平。
其次，如圖5(a)所示，用稀氫氟酸除去柵極電極23的上部和源極/漏極區(qū)域27的上部的柵極氧化膜。這時，硅氮化膜由于幾乎不會被蝕刻，故所有的元件的柵極側壁氮化膜26都以所希望的形狀殘存下來。其次，如圖5(b)所示，用濺射法在襯底整個面上形成鈷層28。其次，如圖5(c)所示，用燈泡加熱法在柵極電極23的上部和源極/漏極區(qū)域27的上部形成鈷硅化物層29。
然后，除去未反應的鈷層。這時，由于已形成了柵極側壁氮化膜26，故柵極電極23和源極/漏極區(qū)域27不會短路，實質上不會發(fā)生成品率下降的問題。其次，如圖5(d)所示，通過在水蒸氣氣氛中進行退火，可把柵極側壁氮化膜26變換成含氯的硅氧化膜，并使之變成為柵極側壁絕緣膜26’。退火條件是，例如，溫度為150℃，壓力為2個氣壓。由2次離子質量分析法進行確認了在該硅氧化膜中含有1原子％左右的氯和氫。
然后，用眾所周知的方法，在半導體襯底上形成層間絕緣膜、布線層等，完成MOS晶體管。在這里，柵極側壁絕緣膜，由于已變換成硅氧化膜，故柵極電極23和包括布線的源極/漏極擴散區(qū)域27之間的寄生電容減小，因而不會招致元件動作速度的下降。
上面所說的從硅氮化膜向硅氧化膜的變換，即便是不用在水蒸氣氣氛中的退火，例如，在氧氣、臭氧等的氧化氣氛中，或它們的混合氣氛中也是可能的。但是，在可以在低溫下進行變換這一點上說水蒸氣氣氛是合適的。此外，退火壓力，雖然在1個氣壓或以下也是可能的，但是，為了降低退火溫度，優(yōu)選加壓退火。
其次，參看圖6說明實施例3。
圖6是制造半導體器件，就是說制造在該實施例中要說明的隆起源極/漏極結構的晶體管的工序剖面圖。首先，如圖6(a)所示，在硅等的半導體襯底31上形成了硅氧化膜等柵極絕緣膜32。之后，用逐次CVD法沉積多晶硅層和將成為RIE加工用的掩模的硅氮化膜34，用RIE法進行加工多晶硅以形成柵極電極33。其次，將柵極電極33的露出面熱氧化形成柵極保護膜35。之后，用離子注入法在半導體襯底31中形成源極/漏極擴散區(qū)域的一部分36。其次，如圖6(b)所示，通過使用六氯二硅烷(Si2Cl6)氣體和氨氣(NH3)的減壓CVD法向襯底整個面上沉積硅氮化膜。成膜條件是，例如，溫度為400℃、六氯二硅烷氣體流量為1000sccm，氨氣流量為10sccm，壓力為180Pa。其次，用RIE法除去平坦部分的硅氮化膜以形成柵極側壁氮化膜37。這時，采用把柵極氧化膜32的RIE蝕刻速度設定為比柵極側壁氮化膜37的RIE蝕刻速度更慢的辦法，就可以防止半導體襯底31的表面粗糙化。
其次，如圖6(c)所示，用外延生長法形成硅的源極/漏極隆起層38。形成條件是，例如，溫度為600℃，二氯硅烷(SiH2Cl2)氣體流量為300sccm，鍺烷(GeH4)氣體流量為10sccm，氯化氫氣體流量100sccm，氫氣流量1500sccm，壓力為2kPa。這時，由于與硅側壁氮化膜37相鄰，故不會形成被稱之為小平面的空隙。另外，在形成隆起層38時，之所以混合進鍺烷氣體，是為了要降低形成溫度。因為要是在高溫下形成的話，就會因硅氮化膜致密化而使得后邊進行的向硅氧化膜的變換變得困難起來。
其次，用離子注入法在硅襯底中形成源極/漏極擴散區(qū)域39。這時，由于已防止了小平面的形成，故可以抑制元件間的擴散區(qū)域形狀的不均一。為此，晶體管的閾值的控制是容易的。其次，如圖6(d)所示，通過在水蒸氣氣氛中進行退火，把硅側壁氮化膜37變換成含氯的硅氧化膜，把它變換成柵極側壁絕緣膜37’。退火條件是，例如，為溫度400℃，壓力為1個氣壓。使用2次離子質量分析法確認了在該硅氮化膜中含有0.1原子％左右的氯和氫。
然后，用眾所周知的方法在半導體襯底上形成層間絕緣膜、布線層等，完成MOS晶體管。在這里，柵極側壁絕緣膜，由于已變換成硅氧化膜，故柵極電極33和包括布線的源極/漏極隆起層38之間的寄生電容減小，因而不會招致元件動作速度的下降。
在上述的實施例之外，也可以在完成了元件形成之后，把在晶體管元件的周邊以不論什么理由存在著的硅氮化膜變換成硅氧化膜。如果相這樣地變換成氧化物，則可以防止起因于介電常數高的硅氮化膜的晶體管的動作速度的降低或器件可靠性的降低等。
權利要求
1.一種半導體器件，其特征在于，具備半導體襯底；在上述半導體襯底主面上形成的源極/漏極區(qū)域；在上述半導體襯底主面上形成的柵極絕緣膜；在上述源極/漏極區(qū)域的一部分和在該區(qū)域間的上面配置的上述柵極絕緣膜上形成的柵極電極；在上述柵極電極的側面上形成的柵極側壁絕緣膜，上述柵極側壁絕緣膜由含有0.1原子％或以上的氯的硅氧化物構成。
2.一種半導體器件，其特征在于，具備半導體襯底；在上述半導體襯底主面上形成的源極/漏極區(qū)域；在上述半導體襯底主面上形成的柵極絕緣膜；在上述源極/漏極區(qū)域的一部分和在該區(qū)域間的上面配置的上述柵極絕緣膜上形成的，并用柵極保護絕緣膜被覆起來的柵極電極；在上述柵極電極的側面上形成的柵極側壁絕緣膜，上述柵極側壁絕緣膜由含有0.1原子％或以上的氯的硅氧化物構成。
3.根據權利要求2所述的半導體器件，其特征在于上述柵極保護絕緣膜，由含0.1原子％或以上的氯的硅氧化物構成。
4.根據權利要求1到3中的任何一項權利要求所述的半導體器件，其特征在于上述柵極電極的柵極長度為0.2微米或以下。
5.根據權利要求1到3中的任何一項權利要求所述的半導體器件，其特征在于上述源極/漏極區(qū)域，具有隆起源極/漏極結構。
6.根據權利要求1到3中的任何一項權利要求所述的半導體器件，其特征在于在上述柵極電極上部和上述源極/漏極區(qū)域上部，形成有金屬硅化物層。
7.一種半導體器件的制造方法，其特征在于具備如下的工序在半導體襯底上形成源極/漏極區(qū)域的工序；在上述半導體襯底主面上形成柵極絕緣膜的工序；在配置在上述源極/漏極區(qū)域的一部分和在該區(qū)域間的上面的上述柵極絕緣膜上形成柵極電極的工序；在上述柵極電極的側面上形成由含氯的硅氮化物構成的絕緣膜的工序；和通過氧化反應處理使上述硅氮化膜變換成含有0.1原子％或以上的氯的硅氧化物，并使之作為柵極側壁絕緣膜的工序。
8.根據權利要求7所述的半導體器件的制造方法，其特征在于向上述硅氧化物的變換，是通過以水蒸氣為主要氧化物質的氧化反應進行的。
9.根據權利要求7所述的半導體器件的制造方法，其特征在于向上述硅氧化物的變換，是通過用超過大氣壓的加壓狀態(tài)的氧化反應進行的。
全文摘要
本發(fā)明提供具有可以減小柵極電極與源極/漏極擴散區(qū)域(包括其布線)之間的寄生電容、可以進行高速動作的柵極結構的半導體器件及其制造方法。作為在半導體襯底11上形成的柵極電極13或被柵極保護絕緣膜14被覆起來的柵極電極13的側面上形成的側壁絕緣膜15，使用含氯的硅氧化物?？梢詼p小柵極電極和包括布線的源極/漏極區(qū)域之間的寄生電容，器件的高速動作成為可能。在柵極電極側壁部分上設置含氯的硅氮化膜以形成晶體管元件，然后把該硅氮化膜變換成含氯的硅氧化膜，作為柵極側壁絕緣膜使用?？梢詿o元件特性的不均一或短路地形成低寄生電容的晶體管元件。
文檔編號H01L29/78GK1431715SQ0310029
公開日2003年7月23日 申請日期2003年1月9日 優(yōu)先權日2002年1月10日
發(fā)明者小澤良夫, 田中正幸, 宮野清孝, 齋田繁彥 申請人:株式會社東芝