專利名稱：Esd保護(hù)電路元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)，提供一種由基納二極管(Zener diode)構(gòu)成的ESD保護(hù)電路元件，尤指一種結(jié)合護(hù)墊(pad)與基納二極管的ESD保護(hù)電路元件。
背景技術(shù)：
靜電放電(electrostatic discharge，簡稱ESD)現(xiàn)象是半導(dǎo)體制程中一種常見的現(xiàn)象，其所帶來的過量電荷，會在極短的時(shí)間內(nèi)經(jīng)由集成電路的I/O接腳(pin)傳入集成電路中，而破壞集成電路的內(nèi)部電路(internal circuit)。為了解決此一問題，廠商通常在內(nèi)部電路與I/O接腳之間設(shè)置一保護(hù)電路，該保護(hù)電路必須在靜電放電的脈沖(pulse)未到達(dá)內(nèi)部電路之前先行啟動，以迅速地消除過高的電壓，進(jìn)而減少ESD現(xiàn)象所導(dǎo)致的破壞。
習(xí)知避免靜電脈沖造成靜電崩潰(electrostatic breakdown)的方法，是利用一N型井-P型基底構(gòu)成的二極管(n well-p substrate diode)或是一金屬氧化半導(dǎo)體場效晶體管(MOSFET)構(gòu)成的寄生二極管(parasitic)作為ESD保護(hù)電路元件。請參閱圖1，圖1為習(xí)知一金屬氧化半導(dǎo)體二極管(MOD diode)作為ESD保護(hù)電路元件的結(jié)構(gòu)示意圖。該金屬氧化半導(dǎo)體二極管形成于一P型基底10上，P型基底10的表層形成有一N型井11區(qū)域，且N型井11中包含有一P型源極12以及一P型漏極14。一由多晶硅(polycrystalline silicon)構(gòu)成的柵極導(dǎo)電層16形成于一柵極氧化層18之上，且位于N型井11區(qū)域表面的源極12與漏極14之間，因此構(gòu)成一PMOS晶體管。一高摻雜濃度的n+收集區(qū)域(n+pickupregion)20相鄰于P型源極12，且N型收集區(qū)域20與P型源極12之上形成有一共用的源極電極(common source electrode)22。
相對地，于P型基底10另一端的表層形成有一P型井31區(qū)域，且P型井31中包含有一N型源極32以及一N型漏極34。一由多晶硅(polycrystallinesilicon)構(gòu)成的柵極導(dǎo)電層36形成于一柵極氧化層38之上，且位于P型井31區(qū)域表面的源極32與漏極34之間，因此構(gòu)成一NMOS晶體管。一高摻雜濃度的p+收集區(qū)域(p+pickup region)40相鄰于N型源極32，且p+收集區(qū)域40與N型源極32之上形成有一共用的源極電極(common source electrode)42。一漏極電極44同時(shí)與PMOS的P型漏極14以及NMOS的N型漏極34接觸，并且與電路的輸入(input)與輸出(output)端相連。其中，P型基底10中的P型井31區(qū)域與N型漏極34構(gòu)成一P型井-N型漏極二極管(p well-n drain diode)45，而N型井11區(qū)域與P型漏極14則構(gòu)成一N型井-P型漏極二極管(n well-p draindiode)46。二極管45、46構(gòu)成一ESD保護(hù)電路元件，以避免來自輸入與輸出端的靜電脈沖(electrostatic pulses)造成靜電崩潰。
然而，由于二極管45、46具有很高的內(nèi)電阻(internal resistance)，所以需要一較大的二極管面積(diode area)，以充分承收該電路的輸入與輸出(I/O)端所導(dǎo)入的靜電脈沖(electrostatic pulses)。因此習(xí)知技術(shù)不僅需要利用一較繁復(fù)制程來制作上述結(jié)構(gòu)復(fù)雜的二極管ESD保護(hù)電路元件，并且這種ESD保護(hù)電路元件亦會占據(jù)大幅的布局面積(layout area)。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的即在提供一種由基納二極管所構(gòu)成的ESD保護(hù)電路元件，且該基納二極管形成于一護(hù)墊之下，以解決上述制程繁復(fù)與布局面積過大所造成的問題。
在本發(fā)明的最佳實(shí)施例中，該ESD保護(hù)電路元件包含有一基納二極管，設(shè)于一半導(dǎo)體晶片的基底中；一介電層，設(shè)于該基底上；一護(hù)墊金屬(pad metal)，設(shè)于該基納二極管上方的該介電層表面；至少一第一接觸插塞(comtact plug)，設(shè)于該介電層之中，并電連接該護(hù)墊金屬與該基納二極管；一保護(hù)層，覆蓋于該半導(dǎo)體晶片表面，并暴露該護(hù)墊金屬的部分表面；至少一摻雜區(qū)域，設(shè)于該基納二極管的外的基底中；至少一電力線(power line)，設(shè)于該半導(dǎo)體晶片的該保護(hù)層上；以及至少一第二接觸插塞，用來電連接該摻雜區(qū)域以及該電力線。
由于本發(fā)明提供的ESD保護(hù)電路元件，是直接將一基納二極管形成于一護(hù)墊之下，因此可以節(jié)省習(xí)知技術(shù)中金屬氧化半導(dǎo)體二極管(MOS diode)在晶片上所占具的大幅面積，同時(shí)該基納二極管更可以通過該護(hù)墊的反光罩來形成，以有效簡化半導(dǎo)體制程。


圖1為習(xí)知一金屬氧化半導(dǎo)體二極管(MOS diode)的結(jié)構(gòu)示意圖；圖2至圖5為本發(fā)明制作一種利用基納二極管的ESD保護(hù)電路元件的方法示意圖；圖6為本發(fā)明的ESD保護(hù)電路元件的剖面結(jié)構(gòu)示意圖。
圖示的符號說明10基底 11N型井 12、32源極 14、34漏極16、36柵極導(dǎo)電層 18、38柵極氧化層20n+收集區(qū)域 31P型井 40p+收集區(qū)域 42源極電極44漏極電極 45、46二極管 60半導(dǎo)體晶片 61硅基底62介電層64第一光阻層 65接觸洞66第一接觸插塞 68護(hù)墊金屬 70保護(hù)層 72第二光阻層73護(hù)墊開口74基納二極管 75摻雜區(qū)76第二接觸插塞 78電力線具體實(shí)施方式
請參閱圖2至圖5，圖2至圖5為本發(fā)明制作一種由基納二極管所構(gòu)成的ESD保護(hù)電路元件的方法示意圖。如圖2所示，該ESD保護(hù)電路元件形成于一半導(dǎo)體晶片60的一P型硅基底(silicon substrate)61之上。本發(fā)明先于半導(dǎo)體晶片表面依序形成一介電層62以及一第一光阻層64，然后利用一黃光暨蝕刻制程于介電層62中形成復(fù)數(shù)個(gè)接觸洞(contact hole)65。
如圖3所示，在去除半導(dǎo)體晶片60表面的第一光阻層64之后，接著于半導(dǎo)體晶片60表面沉積一第一金屬層(未顯示)填滿接觸洞65，并利用一化學(xué)機(jī)械研磨或回蝕刻制程，以形成復(fù)數(shù)個(gè)接觸插塞(contact plug)66。隨后沉積一第二金屬層，并進(jìn)行一黃光暨蝕刻制程，以于各接觸插塞66上方，形成至少一相對應(yīng)的護(hù)墊金屬(pad metal)68，然后于半導(dǎo)體晶片60表面形成一保護(hù)層(passivation layer)70并覆蓋于護(hù)墊金屬68上方。其中，接觸插塞66以及護(hù)墊金屬68亦可以利用雙鑲嵌(dual damascene)制程來加以形成。
然后如圖4所示，于半導(dǎo)體晶片60表面形成一第二光阻層72，并進(jìn)行一黃光暨蝕刻制程以于各護(hù)墊金屬68上方的保護(hù)層70中定義并形成一護(hù)墊開口(pad open)73。隨后依序進(jìn)行一第一及第二離子布植制程，該第一離子布植制程為一N型或P型離子布植制程，而該第二離子布植制程為一P型或N型離子布植制程，然后利用一不同的布值能量或是不同摻質(zhì)重量以選擇性地于基底中形成一N型摻雜區(qū)域在上，而P型摻雜區(qū)域在下，或是一P型摻雜區(qū)域在上，而N型摻雜區(qū)域在下的基納二極管74，如圖5所示。其中基納二極管74中的N摻質(zhì)劑量約為E13～E14cm-2，P摻質(zhì)劑量約為E13～E14cm-2。
值得注意的是，上述本發(fā)明的制作一種由基納二極管所構(gòu)成的ESD保護(hù)電路元件的方法，僅提供一最佳制程實(shí)施例，也就是說，該第一離子布植制程或該第二離子布植制程亦可實(shí)施于介電層62的沉積步驟或各接觸洞65的制程之前，甚至先進(jìn)行其中的一的離子布植制程，然后于形成護(hù)墊開口73之后，再進(jìn)行另外一離子布植制程，以于護(hù)墊金屬68下方形成基納二極管74。
請參考圖6，圖6為本發(fā)明的ESD保護(hù)電路元件的剖面結(jié)構(gòu)示意圖。ESD保護(hù)電路元件包含有形成于一半導(dǎo)體晶片60的P型硅基底61的基納二極管74，基納二極管74上方形成有一護(hù)墊金屬(pad metal)68，護(hù)墊金屬68與基納二極管74之間設(shè)有一介電層62來加以分隔，且介電層62中形成有復(fù)數(shù)個(gè)第一接觸插塞66以電連接基納二極管74與護(hù)墊金屬68，而護(hù)墊金屬68上另設(shè)有一輸入與輸出(I/O)端(未顯示)，以接受外來的正負(fù)脈波。此外，護(hù)墊金屬68上方另設(shè)有一保護(hù)層70，用來保護(hù)半導(dǎo)體晶片60所有的內(nèi)部電路，其上并形成有復(fù)數(shù)個(gè)護(hù)墊開口(pad open)73以暴露各護(hù)墊金屬68的位置。此外，與基納二極管74相鄰的硅基底61中另外形成有復(fù)數(shù)個(gè)P型摻雜區(qū)75，且各P型摻雜區(qū)75上方形成有復(fù)數(shù)個(gè)接觸插塞76，用來電連接后續(xù)形成于半導(dǎo)體晶片60中的電力線(power line)78；該電力線用來排出(sink)護(hù)墊金屬所承受的靜電脈沖的電流。
當(dāng)一正脈波(positive pulse)從護(hù)墊金屬68輸入時(shí)，該正脈波會經(jīng)由各接觸插塞66而被傳遞至基納二極管74，此時(shí)，對基納二極管74而言，其電性表現(xiàn)為一逆向偏壓區(qū)，且基納二極管74的特征即位于該逆向偏壓區(qū)時(shí)，輸入電壓可以在某一范圍的內(nèi)變動，而不影響一幾乎固定的輸出電壓。而當(dāng)一負(fù)脈波(negative pulse)從護(hù)墊金屬68輸入時(shí)，該負(fù)脈波會經(jīng)由第一接觸插塞66而傳至基納二極管74，此時(shí)，對基納二極管74而言，其電性表現(xiàn)為一順向偏壓區(qū)，且基納二極管74于該順向偏壓區(qū)有一障壁電壓(barrier voltage)，而當(dāng)該負(fù)脈波的電壓未達(dá)該障壁電壓時(shí)，其順向電流便趨近于零，于是便達(dá)到保護(hù)電路的目的。其中，該負(fù)脈波(negative pulse)經(jīng)由接觸插塞76而接地。
反之，當(dāng)本發(fā)明的ESD保護(hù)電路元件形成于一N型硅基底或N型井中時(shí)，此時(shí)，與接觸插塞66電連接的摻雜區(qū)則為一N型摻雜區(qū)，而前述的操作方式便約略相反。此外。本發(fā)明的ESD保護(hù)電路元件亦可將硅基底直接接地，以節(jié)省各該N型或P型摻雜區(qū)、接觸插塞以及電力線所需的制程。
相較于習(xí)知技術(shù)，本發(fā)明提供的ESD保護(hù)電路元件，是將一基納二極管形成于一護(hù)墊之下，因此可以節(jié)省習(xí)知技術(shù)中金屬氧化半導(dǎo)體二極管(MOS diode)在晶片上占了相當(dāng)大的元件空間，同時(shí)該基納二極管可以通過該護(hù)墊的光罩當(dāng)作反光罩而形成，因此可以節(jié)省習(xí)知技術(shù)的繁復(fù)制程。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種ESD保護(hù)電路元件，其特征是該ESD保護(hù)電路元件包含有一基納二極管，設(shè)于一半導(dǎo)體晶片的基底中；一介電層，設(shè)于該基底上；一護(hù)墊金屬，設(shè)于該基納二極管上方的該介電層表面；至少一第一接觸插塞，設(shè)于該介電層之中，并電連接該護(hù)墊金屬與該基納二極管；以及一保護(hù)層，覆蓋于該半導(dǎo)體晶片表面，并暴露該護(hù)墊金屬的部分表面。
2.如權(quán)利要求1所述的ESD保護(hù)電路元件，其特征是另包含有至少一摻雜區(qū)域，設(shè)于該基納二極管的外的基底中；至少一電力線，設(shè)于該半導(dǎo)體晶片的該介電層上；以及至少一第二接觸插塞，用來電連接該摻雜區(qū)域以及該電力線。
3.如權(quán)利要求1所述的EDD保護(hù)電路元件，其特征是該基納二極管由一N型摻雜區(qū)域以及一P型摻雜區(qū)域上、下堆疊所構(gòu)成。
4.如權(quán)利要求3所述的ESD保護(hù)電路元件，其特征是該基底為一P型硅基底。
5.如權(quán)利要求3所述的ESD保護(hù)電路元件，其特征是該基底為一P型井。
6.如權(quán)利要求1所述的ESD保護(hù)電路元件，其特征是該基納二極管由一P型摻雜區(qū)域以及一N型摻雜區(qū)域上、下堆疊所構(gòu)成。
7.如權(quán)利要求6所述的ESD保護(hù)電路元件，其特征是該基底為一N型硅基底。
8.如權(quán)利要求6所述的ESD保護(hù)電路元件，其特征是該基底為一N型井。
9.如權(quán)利要求1所述的ESD保護(hù)電路元件，其特征是該基納二極管由一P型摻雜區(qū)域以及一N型摻雜區(qū)域堆疊構(gòu)成，且該P(yáng)型摻雜區(qū)域以及該N型摻雜區(qū)域的摻質(zhì)劑量均約為E13～E14cm-2。
10.一種ESD保護(hù)電路元件，其特征是該ESD保護(hù)電路元件包含有一基納二極管，設(shè)于一半導(dǎo)體晶片的基底中；以及一護(hù)墊金屬，設(shè)于該基納二極管上方并電連接于該基納二極管。
11.如權(quán)利要求10所述的ESD保護(hù)電路元件，其特征是另包含有一介電層，設(shè)于該基底上；至少一第一接觸插塞，設(shè)于該介電層之中，并電連接該護(hù)墊金屬與該基納二極管；以及一保護(hù)層，覆蓋于該半導(dǎo)體晶片表面，并暴露該護(hù)墊金屬的部分表面；其中該基底處于一接地狀態(tài)，以釋放該護(hù)墊金屬所承受的靜電脈沖。
12.如權(quán)利要求11所述的ESD保護(hù)電路元件，其特征是另包含有至少一摻雜區(qū)域，設(shè)于該基納二極管的外的基底中；至少一電力線，設(shè)于該半導(dǎo)體晶片的該介電層上；以及至少一第二接觸插塞，用來電連接該摻雜區(qū)域以及該電力線；其中該電力線用來排出該護(hù)墊金屬所承受的靜電脈沖的電流。
13.如權(quán)利要求10所述的ESD保護(hù)電路元件，其特征是該基納二極管由一N型摻雜區(qū)域以及一P型摻雜區(qū)域上、下堆疊所構(gòu)成。
14.如權(quán)利要求13所述的ESD保護(hù)電路元件，其特征是該基底為一P型硅基底。
15.如權(quán)利要求13所述的ESD保護(hù)電路元件，其特征是該基底為一P型井。
16.如權(quán)利要求10所述的ESD保護(hù)電路元件，其特征是該基納二極管由一P型摻雜區(qū)域以及一N型摻雜區(qū)域上、下堆疊所構(gòu)成。
17.如權(quán)利要求16所述的ESD保護(hù)電路元件，其特征是該基底為一N型硅基底。
18.如權(quán)利要求16所述的ESD保護(hù)電路元件，其特征是該基底為一N型井。
19.如權(quán)利要求10所述的ESD保護(hù)電路元件，其特征是該基納二極管由一P型摻雜區(qū)域以及一N型摻雜區(qū)域堆疊構(gòu)成，且該P(yáng)型摻雜區(qū)域以及該N型摻雜區(qū)域的摻質(zhì)劑量均約為E13～E14cm-2。
全文摘要
一種由基納二極管所構(gòu)成的ESD保護(hù)電路元件，包含有一基納二極管，設(shè)于一半導(dǎo)體晶片的基底中；一介電層，設(shè)于該基底上；一護(hù)墊金屬，設(shè)于該基納二極管上方的該介電層表面；至少一第一接觸插塞，設(shè)于該介電層之中，并電連接該護(hù)墊金屬與該基納二極管；一保護(hù)層，覆蓋于該半導(dǎo)體晶片表面，并暴露該護(hù)墊金屬的部分表面；至少一摻雜區(qū)域，設(shè)于該基納二極管的外的基底中；至少一電力線，設(shè)于該半導(dǎo)體晶片的該保護(hù)層上；以及至少一第二接觸插塞，用來電連接該摻雜區(qū)域以及該電力線；因本發(fā)明將一基納二極管形成于一護(hù)墊之下，可節(jié)省習(xí)知技術(shù)中MOS二極管在晶片上所占的元件空間，同時(shí)該基納二極管可通過該護(hù)墊的光罩當(dāng)作反光罩而形成，能節(jié)省習(xí)知技術(shù)的繁復(fù)制程。
文檔編號H01L23/60GK1518102SQ0310033
公開日2004年8月4日 申請日期2003年1月14日 優(yōu)先權(quán)日2003年1月14日
發(fā)明者唐天浩, 陳孝賢 申請人:聯(lián)華電子股份有限公司