專利名稱：用于邏輯集成電路的嵌入式電容結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種垂直三維金屬絕緣金屬電容結(jié)構(gòu)，特別是有關(guān)一種在邏輯集成電路中，整合銅鑲嵌制程并與銅鑲嵌制程相容的垂直三維金屬絕緣金屬電容結(jié)構(gòu)的制作方法。
(2)背景技術(shù)精密的電容對(duì)于互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS，complementary metal oxidesemiconductor)模擬應(yīng)用一般為金屬絕緣金屬電容(MIM capacitor structure，metal-insulator-metal capacitor)或是多晶硅絕緣多晶硅電容(PIP capacitor，polysilicon-insulator-polysilicon capacitor)。
然而，多晶硅絕緣多晶硅電容較少使用是由于在互補(bǔ)式金屬氧化物半導(dǎo)體的應(yīng)用中產(chǎn)生許多的問(wèn)題。特別地是，多晶硅絕緣多晶硅電容一般是執(zhí)行在互補(bǔ)式金屬氧化物半導(dǎo)體之前，加熱及氧化循環(huán)會(huì)在互補(bǔ)式金屬氧化物半導(dǎo)體制程過(guò)程中發(fā)生而降低多晶硅-絕緣-多晶硅電容的效能。另外，模擬電路的精密度的改善需要降低電容量的變化且最好是維持大約為25百萬(wàn)分之一的電壓下。然而，多晶硅絕緣層多晶硅電容經(jīng)由輸送消耗是隨著通過(guò)多晶硅絕緣多晶硅電容的表面電壓的改變而改變電容量。因此，多晶硅絕緣多晶硅電容并不能維持目前精密模擬電路一致性的需求。另外，多晶硅絕緣多晶硅電容通常在使用時(shí)會(huì)將電荷補(bǔ)捉在絕緣層內(nèi)。
因此，在互補(bǔ)式金屬氧化物半導(dǎo)體制程之后，經(jīng)常使用金屬絕緣金屬電容，且對(duì)于模擬式電路，金屬絕緣金屬電容較常被利用。然而，金屬絕緣金屬電容也會(huì)發(fā)生在制程上的問(wèn)題。特別是在傳統(tǒng)的金屬絕緣金屬電容以二氧化硅作為絕緣層時(shí)，并不能使用銅鑲嵌金屬導(dǎo)線，這是由于銅金屬會(huì)擴(kuò)散通過(guò)電容結(jié)構(gòu)且會(huì)造成漏電流的問(wèn)題。在其他方面來(lái)說(shuō)，銅在傳統(tǒng)的電容結(jié)構(gòu)中并非為一個(gè)良好的電極。因此，傳統(tǒng)的金屬絕緣金屬電容結(jié)構(gòu)僅僅只能用于鋁金屬導(dǎo)線中。但在銅鑲嵌導(dǎo)線逐漸被廣泛應(yīng)用在互補(bǔ)式金屬氧化物半導(dǎo)體技術(shù)時(shí)，與鋁導(dǎo)線相比較，銅導(dǎo)線的成本不僅較低且具有較簡(jiǎn)單的制程步驟及良好的導(dǎo)電性及電致遷移阻力。因此，需要一個(gè)金屬絕緣金屬電容能與銅鑲嵌導(dǎo)線相容的制程及結(jié)構(gòu)。
現(xiàn)今在半導(dǎo)體混合模式集成電路制程的″金屬絕緣金屬電容″結(jié)構(gòu)皆屬于傳統(tǒng)平板狀電容結(jié)構(gòu)(plate capacitor structure)，因此常需占用極大的線路設(shè)計(jì)面積才能達(dá)到所需的設(shè)計(jì)電容量要求。另外傳統(tǒng)制作平板狀電容結(jié)構(gòu)常需另外使用三層光罩才能形成所需電容結(jié)構(gòu)，如圖1所示。根據(jù)傳統(tǒng)平板狀電容結(jié)構(gòu)中包含嵌入底材100的第一金屬線Mx 102，其中下標(biāo)x表示第x層的金屬導(dǎo)線。平板狀電容結(jié)構(gòu)包含位于底材100上方的下電極板104、位于下電極板104上方的下介電層106、位于下介電層106上方的上電極板(第二電極板)108及位于上電極板108上方的上介電層110。在平板狀電容結(jié)構(gòu)中的第二層金屬導(dǎo)線Mx+1 112是連接部份曝露的第一金屬線Mx 102，其中下標(biāo)x+1是表示第x+1層金屬線。在傳統(tǒng)的平板狀電容結(jié)構(gòu)中，金屬絕緣金屬電容需要大的晶粒面積以符合所設(shè)計(jì)的電容量需求。另外，傳統(tǒng)的平板狀電容結(jié)構(gòu)需要三個(gè)額外的光罩以各別形成下電極板104、介電層106及上電極板108，并且平板狀的電容制程很難與銅鑲嵌制程相容。
(3)發(fā)明內(nèi)容鑒于上述的發(fā)明背景中，傳統(tǒng)的平板狀金屬絕緣金屬電容結(jié)構(gòu)所產(chǎn)生的諸多缺點(diǎn)，根據(jù)本發(fā)明，是提供一種在邏輯集成電路中，整合銅鑲嵌制程，制作垂直三維電容的結(jié)構(gòu)與方法，且制程與銅鑲嵌結(jié)構(gòu)制程可以相容，使得在邏輯集成電路中金屬絕緣金屬電容的面積在達(dá)到相同電容量時(shí)可以大幅的減少。
本發(fā)明的主要目的，是在底材上提供一種垂直三維金屬絕緣金屬電容結(jié)構(gòu)，且此結(jié)構(gòu)可以減少在邏輯集成電路上晶粒的空間結(jié)構(gòu)。
本發(fā)明的另一目的，是在底材上提供一種垂直三維金屬絕緣金屬電容結(jié)構(gòu)以增加在邏輯集成電路中電容的密度。
本發(fā)明的又一目的，是減少制作垂直三維金屬絕緣金屬電容結(jié)構(gòu)的制程步驟。
本發(fā)明的再一目的，是在底材上制造與銅鑲嵌導(dǎo)線結(jié)構(gòu)制程相容且具有高電容密度的垂直三維金屬絕緣金屬電容結(jié)構(gòu)。
根據(jù)以上所述的目的，本發(fā)明的一種用于邏輯集成電路的嵌入式電容，如垂直三維金屬絕緣金屬電容結(jié)構(gòu)在底材上形成，其中底材包含一剩余的硬光罩層以及先前的金屬導(dǎo)線，在此，部份的先前的金屬導(dǎo)線是作為垂直三維金屬絕緣金屬電容結(jié)構(gòu)中的第一金屬電極板。根據(jù)本發(fā)明的方法，垂直三維金屬絕緣金屬電容包含一第二金屬電極板，此第二金屬電極板與第一金屬電極板利用中間接觸窗結(jié)構(gòu)電性耦接，其中，中間接觸窗結(jié)構(gòu)位于曝露于底材的第一金屬電極板上方。同時(shí)，一銅鑲嵌結(jié)構(gòu)位于底材上并鄰近于垂直三維金屬絕緣金屬電容結(jié)構(gòu)，同樣地，銅鑲嵌結(jié)構(gòu)與部份的先前的金屬導(dǎo)線電性耦接。由于此金屬絕緣金屬電容結(jié)構(gòu)為垂直三維的型態(tài)位于底材上，使得在邏輯集成電路中，晶粒上的電容結(jié)構(gòu)空間可以大幅的縮小。
根據(jù)以上所述的種種目的，在一邏輯集成電路整合銅鑲嵌制程中，一垂直三維金屬絕緣金屬電容結(jié)構(gòu)的制程相容于銅鑲嵌導(dǎo)線制程流程。根據(jù)本發(fā)明在一底材上形成垂直三維金屬絕緣金屬電容結(jié)構(gòu)的方法包含依序形成一第一覆蓋層、一第一介電層及一第一硬光罩層于底材上。接著，分別利用兩次光學(xué)微影步驟，分別形成一銅鑲嵌結(jié)構(gòu)的第一層的插銷開口(via opening)與溝槽開口(trench opening)及垂直三維金屬絕緣金屬電容結(jié)構(gòu)中的中間接觸窗結(jié)構(gòu)(middle contact structure)。其中，中間接觸窗結(jié)構(gòu)是與部份位于底材內(nèi)的第一金屬電極板電性耦接。然后，第一銅金屬層沉積以填滿銅鑲嵌結(jié)構(gòu)中第一層的插銷開口及溝槽開口以形成銅鑲嵌的第一層結(jié)構(gòu)，并同時(shí)形成中間接觸窗結(jié)構(gòu)中的部份結(jié)構(gòu)。
接著，將第二覆蓋層形成在上述的結(jié)構(gòu)上。然后，一第三光阻層覆蓋于銅鑲嵌結(jié)構(gòu)，利用蝕刻步驟，使得在中間接觸窗結(jié)構(gòu)中形成一開口。當(dāng)?shù)谌庾鑼右瞥?，一毯式絕緣層沉積在第二覆蓋層上方且不會(huì)被移除，并且同時(shí)沉積在垂直三維金屬絕緣金屬電容結(jié)構(gòu)的開口的側(cè)壁上。接著，一第二銅金屬層沉積并填滿開口以形成一倒U型的接觸窗結(jié)構(gòu)，并且利用研磨步驟將多余的第二銅金屬層移除，并且將第二銅金屬層平坦化。然后，在第二銅金屬層平坦化之后，將一第二介電層及一第二硬光罩層依序形成在上述的結(jié)構(gòu)上方。接著，一第二金屬電極板及銅鑲嵌結(jié)構(gòu)的第二層同時(shí)利用傳統(tǒng)的銅鑲嵌技術(shù)形成。接著，在上述的結(jié)構(gòu)中再形成一第三覆蓋層。因此，由于垂直三維金屬絕緣金屬電容結(jié)構(gòu)的制程步驟相容于銅鑲嵌結(jié)構(gòu)流程，使得在形成垂直三維金屬絕緣金屬電容結(jié)構(gòu)時(shí)的光罩步驟可以被簡(jiǎn)化。
其它的目地、優(yōu)點(diǎn)及本發(fā)明較突出的特征將由以下所表示的圖示且與本發(fā)明所揭示的實(shí)施例詳細(xì)的描述中得以更清楚理解。
(4)


圖1為使用傳統(tǒng)的技術(shù)，在形成傳統(tǒng)平板式金屬絕緣電容金屬(plate MIMcapacitor，plate metal-insulator-metal capacitor)結(jié)構(gòu)時(shí)的各步驟結(jié)構(gòu)示意圖；圖2到圖4是根據(jù)本發(fā)明所揭示的技術(shù)，同時(shí)在底材上形成一垂直三維金屬絕緣金屬電容結(jié)構(gòu)的中間接觸窗結(jié)構(gòu)且位于一第一介電層內(nèi)，并同時(shí)形成第一層的銅鑲嵌結(jié)構(gòu)的各步驟的示意圖。
圖5至圖8是根據(jù)本發(fā)明所揭示的技術(shù)，同時(shí)構(gòu)成第二層的銅鑲嵌結(jié)構(gòu)與垂直三維金屬絕緣金屬電容結(jié)構(gòu)的中間接觸窗結(jié)構(gòu)，且與第一金屬電極板電性耦接的各步驟示意圖；及圖9至圖10是根據(jù)本發(fā)明所揭示的技術(shù)，構(gòu)成一垂直三維金屬絕緣金屬電容結(jié)構(gòu)相容于銅鑲嵌結(jié)構(gòu)流程的各步驟的示意圖。
(5)具體實(shí)施方式
本發(fā)明的一些實(shí)施例將詳細(xì)描述如下。然而，除了詳細(xì)描述外，本發(fā)明還可以廣泛地在其他的實(shí)施例施行，且本發(fā)明的范圍不受其限定，而是以權(quán)利要求所限定范圍為準(zhǔn)。
根據(jù)本發(fā)明，是在底材上提供一混合模式邏輯集成電路元件，在混合模式邏輯集成電路元件中包含一垂直三維金屬絕緣金屬電容結(jié)構(gòu)(verticalthree-dimensional MIM capacitor，vertical three-dimensional metal-insulator-metal capacitor structure)及一銅鑲嵌結(jié)構(gòu)(copper dualdamascene structure)，其中底材具有一先前的金屬導(dǎo)線及一剩余的硬光罩層。在本發(fā)明其中的一的實(shí)施例中，部份的先前的金屬導(dǎo)線是作為垂直三維金屬絕緣金屬電容結(jié)構(gòu)的第一金屬電極板(first metalel ectrode plate)，另一部份的先前的金屬導(dǎo)線則與銅鑲嵌結(jié)構(gòu)相互電性耦接。
在本發(fā)明的實(shí)施例中，垂直三維金屬絕緣金屬電容層結(jié)構(gòu)包含一中間結(jié)構(gòu)位于第一介電層內(nèi)且介于第一金屬電極板與第二金屬電極板之間，并電性耦接于第一及第二金屬電極板。其垂直三維金屬絕緣金屬電容結(jié)構(gòu)中的中間結(jié)構(gòu)包含一接觸窗位于曝露于底材的第一金屬電極板上、一絕緣層位于接觸窗的側(cè)壁上方及一倒U型的接觸窗位于絕緣層及接觸窗上方。垂直三維金屬絕緣金屬電容結(jié)構(gòu)中的第二金屬電極板包含一金屬層且位于垂直三維金屬絕緣金屬電容結(jié)構(gòu)的中間接觸窗結(jié)構(gòu)上方。因此，一垂直三維金屬絕緣金屬電容結(jié)構(gòu)是由一第一金屬電極板、一中間接觸窗結(jié)構(gòu)及一第二金屬電極板所組成，使得在邏輯集成電路中，電容的空間結(jié)構(gòu)可以縮小而提高電容密度。
此外，根據(jù)本發(fā)明的實(shí)施例，在一底材上形成垂直三維金屬絕緣金屬電容結(jié)構(gòu)的制程與銅鑲嵌制作流程相容，使得垂直三維金屬絕緣金屬電容結(jié)構(gòu)在晶粒上所定義的空間可以遠(yuǎn)小于傳統(tǒng)平板式的金屬絕緣金屬電容結(jié)構(gòu)。
參考圖2，將一第一覆蓋層(cap layer)16沉積在底材10上方，其中底材10具有一先前的金屬導(dǎo)線12且部份的先前的金屬導(dǎo)線12作為垂直三維金屬絕緣金屬電容結(jié)構(gòu)的第一金屬電極板，并有一剩余的硬光罩層(hard masklayer)14嵌入底材10內(nèi)。上述第一覆蓋層16的材料可以是氮化硅(SiN)或是碳化硅(SiC)。接著，一第介電層18及厚度為100至1000埃(A，angstrom)的第一光罩層20依序沉積在第一覆蓋層16上方。在此，第一介電層18的材質(zhì)可以是二氧化硅、FSG、低介電常數(shù)的介電層或是超低介電常數(shù)的介電層。另外，由于上述的低介電材料如FSG及一些化學(xué)氣相沉積低介電常數(shù)的介電材料可以被化學(xué)機(jī)械研磨(CMP，chemical mechanical polishing)且其介電材料的特性并不會(huì)因?yàn)榕c研磨液接觸而改變，使得在制程中可以不需要使用硬光罩層來(lái)作為研磨銅金屬層時(shí)的終止層。因此，在制造垂直三維金屬絕緣金屬電容結(jié)構(gòu)時(shí)，沉積硬光罩層是為一可選擇性的制程步驟。
接下來(lái)，參考圖3至圖4，分別利用兩次光學(xué)微影技術(shù)在第一覆蓋層16的上方形成銅鑲嵌結(jié)構(gòu)的第一層中的插銷開口(via opening)24與溝槽開口(trench opening)22及在垂直三維金屬絕緣金屬電容結(jié)構(gòu)的中間結(jié)構(gòu)的開口26。在圖4中，將第一襯層(liner layer)28沉積在開口26的側(cè)壁上及插銷24與溝槽22的側(cè)壁上以防止在后續(xù)沉積于開口26內(nèi)、插銷開口24及溝槽開口22內(nèi)的金屬銅會(huì)因?yàn)閿U(kuò)散作用而擴(kuò)散至附近的介電層，造成電子元件的材料崩潰(breakdown)及漏電流(leakage current)的問(wèn)題發(fā)生。接著，第一銅金屬層沉積以填滿銅鑲嵌結(jié)構(gòu)中第一層的溝槽開口22及插銷開口24以及填滿垂直三維金屬絕緣金屬電容結(jié)構(gòu)中的開口26以形成一接觸窗(contact)30、32，并用以電性耦接于曝露于底材10的第一金屬電極板12。接著，利用第一研磨制程步驟如化學(xué)機(jī)械研磨制程(CMP，chemical mechanical polishing)將多余的第一銅金屬層去除，并且停止在第一硬光罩層20上，其中第一硬光罩層20是作為研磨制程中的停止層(stop layer)。然后，將第二覆蓋層34形成在第一研磨制程步驟之后的結(jié)構(gòu)上。
接著，參考圖5，一第三光阻層40覆蓋在部份圖4的結(jié)構(gòu)上方。然后，將部份的第二覆蓋層34、第一硬光罩層20及第一介電層18依序蝕刻移除以形成一倒U型接觸窗開口44。接著，參考圖6，在移除剩余的第三光阻層40之后，將一毯狀式絕緣層46沉積在第二覆蓋層34上方及倒U型接觸窗開口44的側(cè)壁上方。在此，絕緣層46的材料可以是氧化物或是氮化硅。對(duì)于本發(fā)明的實(shí)施例來(lái)說(shuō)，絕緣層46的最佳材料可以是高介電常數(shù)的介電材料。由于高介電常數(shù)的介電層具有高耦合率且可以提高電容結(jié)構(gòu)的電容密度。在此，高介電常數(shù)的介電材料可以是五氧化二鉭(Ta2O5)、三氧化二鋁(Al2O3)及鋇鍶鈦氧化物(BSTO)(barium strontium titanium oxide)。
然后，參考圖7，利用物理氣相沉積法(PVD，physical vapor depositionmethod)或是化學(xué)氣相沉積法(CVD，chemical vapor deposition method)在絕緣層46上方且同時(shí)在倒U型接觸窗開口44上形成一第二襯層48。接著，利用電鍍的方式將第二銅金屬層50填滿倒U型接觸窗開口44以形成一倒U型接觸窗52。接著，利用第二次研磨制程將位于第二襯層48上方多余的第二銅金屬層50去除并且停止在第二襯層48上方，如圖8所示。
接著，參考圖9，將第二介電層54沉積在圖8中且經(jīng)過(guò)第二次研磨步驟之后的結(jié)構(gòu)上，并且沉積第二硬光罩層56于第二介電層54上方。接著，如圖10所示，利用一般的銅鑲嵌技術(shù)形成垂直三維金屬絕緣金屬電容結(jié)構(gòu)的第二金屬電極板及第二層的銅鑲嵌結(jié)構(gòu)。接著，第三銅金屬層沉積以填滿第二層的銅鑲嵌結(jié)構(gòu)60以及在垂直三維金屬絕緣金屬電容結(jié)構(gòu)中的第二金屬電極板58。然后，在利用第三次研磨步驟將多余的第三銅金屬層移除，且停止在第二硬光罩層56上方之后形成一第三覆蓋層62位于上述的結(jié)構(gòu)上方。
根據(jù)以上的描述，可以得到本發(fā)明的以下優(yōu)點(diǎn)第一、根據(jù)本發(fā)明的電容結(jié)構(gòu)是在一邏輯集成電路元件上提供整合銅鑲嵌制程且垂直于底材的三維金屬絕緣金屬電容結(jié)構(gòu)，此電容結(jié)構(gòu)可以縮小在晶粒上的空間結(jié)構(gòu)，及提高電容結(jié)構(gòu)的電容量。
第二、根據(jù)圖2至圖9形成的垂直三維金屬絕緣金屬電容結(jié)構(gòu)中，垂直三維金屬絕緣金屬電容結(jié)構(gòu)的制程相容于銅鑲嵌制程的流程，使得制程步驟可以化簡(jiǎn)。
第三、根據(jù)圖2至圖9，垂直三維金屬絕緣金屬電容結(jié)構(gòu)中的第二金屬電極板與第二層的銅鑲嵌結(jié)構(gòu)可同時(shí)被形成，使得在制程中只需一額外的光罩步驟，且與銅鑲嵌制程流程完全相容。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用以限定本發(fā)明的申請(qǐng)專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或等效替換，均應(yīng)包含在下述的權(quán)利要求所限定的范圍內(nèi)。
權(quán)利要求
1.一種用于邏輯集成電路中的嵌入式電容元件，其特征在于，包含一底材；一電容結(jié)構(gòu)是垂直于該底材上；及一鑲嵌結(jié)構(gòu)位于該底材上且鄰近于該電容結(jié)構(gòu)。
2.如權(quán)利要求1所述的嵌入式電容元件，其特征在于，所述電容結(jié)構(gòu)可以是一垂直三維金屬絕緣金屬電容結(jié)構(gòu)。
3.如權(quán)利要求2所述的嵌入式電容元件，其特征在于，所述電容結(jié)構(gòu)包含一中間接觸窗結(jié)構(gòu)，電性耦接于曝露在底材上方的部份的金屬導(dǎo)線，其中該部份的該金屬導(dǎo)線可以是一第一金屬電極板；及一第二金屬電極板位于該中間接觸窗結(jié)構(gòu)的上方并與該中間接觸窗結(jié)構(gòu)電性耦接。
4.如權(quán)利要求3所述的嵌入式電容元件，其特征在于，所述中間接觸窗結(jié)構(gòu)包含一接觸窗并位于該金屬導(dǎo)線且曝露于該底材上方。
5.如權(quán)利要求4所述的嵌入式電容元件，其特征在于，還包含一絕緣層位于該接觸窗側(cè)壁上。
6.如權(quán)利要求5所述的嵌入式電容元件，其特征在于，還包含一倒U型接觸窗位于該絕緣層上方。
7.如權(quán)利要求1所述的嵌入式電容元件，其特征在于，所述鑲嵌結(jié)構(gòu)電性耦接于曝露在該底材上方的該部份的該金屬導(dǎo)線。
8.一種在邏輯集成電路中的垂直三維金屬絕緣金屬電容結(jié)構(gòu)，其特征在于，包含一底材；一第一開口位于部份曝露于該底材的一金屬導(dǎo)線上方；一第一金屬層位于該第一開口內(nèi)以形成一接觸窗且電性耦接于部份該金屬導(dǎo)線；一第二開口鄰近于該第一開口；一絕緣層位于該第二開口的側(cè)壁上；一第二金屬層位于該絕緣層上方以形成一倒U型接觸窗；及一第二金屬電極板位于該倒U型接觸窗上方并電性耦接于該倒U型接觸窗。
9.如權(quán)利要求8所述的在邏輯集成電路中的垂直三維金屬絕緣金屬電容結(jié)構(gòu)，其特征在于，還包含一鑲嵌結(jié)構(gòu)位于該底材上方且鄰近于該垂直三維金屬絕緣金屬電容結(jié)構(gòu)。
10.一種制作整合于鑲嵌結(jié)構(gòu)的垂直三維金屬絕緣金屬電容結(jié)構(gòu)的方法，其特征在于，包含提供一底材；沉積一第一介電層位于該底材的上方；利用微影技術(shù)同時(shí)形成一鑲嵌結(jié)構(gòu)中第一層的一插銷開口與一溝槽開口及位于該第一介電層內(nèi)的一開口；沉積一第一銅金屬層以填滿該鑲嵌結(jié)構(gòu)的該第一層的該插銷開口及該溝槽開口以形成該鑲嵌結(jié)構(gòu)的一第一層，且同時(shí)填滿該開口以形成一第一接觸窗；形成一光阻層覆蓋于該鑲嵌結(jié)構(gòu)上；蝕刻該第一介電層以形成一倒U型開口；移除該光阻層；沉積一毯式絕緣層位于該倒U型開口的側(cè)壁上；形成一第二銅金屬層以填滿該倒U型開口；平坦化該第二銅金屬層以形成一倒U型接觸窗；沉積一第二介電層位于該部份的倒U型接觸窗及位于該鑲嵌結(jié)構(gòu)上方；及形成該鑲嵌結(jié)構(gòu)的一第二層位于該鑲嵌結(jié)構(gòu)的該第一層的上方且同時(shí)形成一第二金屬電極板位于該倒U型接觸窗的上方。
11.如權(quán)利要求10所述的方法，其特征在于，所述介電層的材料可以是低介電常數(shù)的介電材料。
12.如權(quán)利要求10所述的方法，其特征在于，所述絕緣層的材料可以是高介電常數(shù)的介電材料。
13.如權(quán)利要求12所述的方法，其特征在于，所述高介電常數(shù)的介電材料是由五氧化二氮、三氧化二鋁及鋇鍶鈦氧化物中選出。
14.如權(quán)利要求10所述的方法，其特征在于，所述形成第二金屬層的方法包含一電鍍法。
15.如權(quán)利要求10所述的方法，其特征在于，所述形成該鑲嵌結(jié)構(gòu)的該第二層與形成該第二金屬電極板可以是相同制程步驟。
全文摘要
一種制作垂直三維金屬絕緣金屬電容結(jié)構(gòu)(MIMcapacitor structure，metainsulator－metal capacitor structure)的方法。本方法是利用在一底材上制作一垂直三維金屬絕緣金屬電容結(jié)構(gòu)且與銅鑲嵌結(jié)構(gòu)相容，以減少在相等的電容量時(shí)，在邏輯電路中電容結(jié)構(gòu)的面積，因此，可以提高垂直三維電容結(jié)構(gòu)的電容密度。此外，在本發(fā)明中提供一種在邏輯集成電路中整合銅鑲嵌制程，制作垂直三維金屬絕緣金屬電容結(jié)構(gòu)的方法，且其制程相容于銅鑲嵌結(jié)構(gòu)的制程，使得形成電容結(jié)構(gòu)時(shí)所需的光罩?jǐn)?shù)目可以減少，即減少制程步驟。
文檔編號(hào)H01L21/02GK1459858SQ0310096
公開日2003年12月3日 申請(qǐng)日期2003年1月2日 優(yōu)先權(quán)日2002年5月17日
發(fā)明者蔡騰群, 許嘉麟, 鄭懿芳, 林義雄 申請(qǐng)人:聯(lián)華電子股份有限公司