專利名稱：設有偽單元的薄膜磁性體存儲裝置的制作方法
技術領域：
本發(fā)明涉及薄膜磁體裝置，具體涉及設有帶磁隧道結(MJTMagneticTunnel Junction)存儲單元的可隨機存取的薄膜磁性體存儲裝置。
背景技術：
作為可作低耗電非易失數(shù)據(jù)存儲的存儲裝置，MRAM(Magnetic RandomAccess Memory)器件正在為人們所關注。MRAM器件是一種利用在半導體集成電路上形成的多個薄膜磁體進行非易失數(shù)據(jù)存儲的，可分別對各薄膜磁性體進行隨機存取的存儲裝置。
特別是，近年發(fā)表的文獻表明，通過以利用磁隧道結的隧道磁電阻元件作為存儲單元，MRAM器件的性能有了飛躍發(fā)展。設有含磁隧道結的薄膜磁體的存儲單元的MRAM器件公開于如下技術文獻“一種各單元采用磁隧道結與FET開關的10ns讀寫非易失存儲陣列”(“A 10ns Readand Write Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell”，ISSCC Digest of TechnicalPapers，TA7.2，F(xiàn)eb.2000.)；“基于磁隧道結單元的非易失RAM”(“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”，ISSCC Digest of Technical Papers，TA7.3，F(xiàn)eb.2000.)以及“一種256kb 3.0VLT1MTJ非易失磁致電阻RAM”(NonvolatileMagnetoresistive RAM”，ISSCC Digest of Technical Papers，TA7.6，F(xiàn)eb.2001.)。
圖25是含磁隧道結的存儲單元(以下也簡稱為“MTJ存儲單元”)的結構示意圖。
參照圖25，MTJ存儲單元包含電阻值按照存儲數(shù)據(jù)的數(shù)據(jù)電平變化的隧道磁致電阻元件TMR和存取晶體管ATR。存取晶體管ATR由場效應晶體管形成，連接在隧道磁致電阻元件TMR和接地電壓VSS之間。
為MTJ存儲單元設有用以指示數(shù)據(jù)寫入的寫入字線WWL，用以指示數(shù)據(jù)讀出的讀出字線RWL，以及用以在數(shù)據(jù)讀出與數(shù)據(jù)寫入時傳送對應于存儲數(shù)據(jù)電平的電信號的數(shù)據(jù)線即位線BL。
圖26是說明從MTJ存儲單元中進行數(shù)據(jù)讀出動作的示意圖。
首先，就隧道磁致電阻元件TMR的結構進行說明。
參照圖26，隧道磁致電阻元件具有電阻根據(jù)磁性體的磁化方向而變化的MR(MAGNETO-RESISTIVE磁致電阻)效應。隧道磁致電阻元件TMR的特征在于，在常溫下MR效應顯著，具有高MR比(對應于磁化方向的電阻比)。
隧道磁致電阻元件TMR包含鐵磁性材料膜FL與VL與絕緣膜(隧道膜)TB。隧道磁致電阻元件TMR中，流過夾于鐵磁性材料膜FL、VL之間的絕緣膜TB的隧道電流的大小，隨由鐵磁性材料膜FL、VL的磁化方向確定的電子自旋的方向而變化。由于鐵磁性材料膜FL、VL內的自旋電子可取的狀態(tài)數(shù)，因磁化方向不同而異，如鐵磁性材料膜FL、VL的磁化方向相同，則隧道電流變大，如二者的磁化方向相反，則隧道電流變小。
利用該現(xiàn)象，將鐵磁性材料膜FL的磁化方向固定，而使鐵磁性材料膜VL的磁化方向對應于存儲數(shù)據(jù)變化，這樣通過檢測流過隧道膜TB的隧道電流的大小即隧道磁致電阻元件TMR的電阻，就可將該隧道磁致電阻元件TMR作為進行1比特數(shù)據(jù)存儲的存儲單元使用。鐵磁性材料膜FL的磁化方向，由反鐵磁材料等固定，一般將它們稱為「自旋閥(SpinValve)」。
再有，以下將具有固定磁化方向的鐵磁性材料膜FL稱為固定磁化膜FL，將具有對應于存儲數(shù)據(jù)的磁化方向的鐵磁性材料膜VL稱為自由磁化膜VL。并且，將隧道磁致電阻元件TMR中，與位線BL電氣上連接的自由磁化膜VL側稱為正極(+)，與存取晶體管ATR電氣上連接的固定磁化膜FL側稱為負極(-)。
數(shù)據(jù)讀出時，存取晶體管ATR響應讀出字線RWL的激活而導通。結果，在位線BL～隧道磁致電阻元件TMR～存取晶體管ATR～接地電壓VSS的電流通路中，流過來自控制電路(未作圖示)的作為恒定電流供給的讀出電流Is。
如上所述，隧道磁致電阻元件TMR的電阻值，對應于固定磁化膜FL和自由磁化膜VL之間的磁化方向的相對關系而變化。具體而言，固定磁化膜FL的磁場方向與寫入了自由磁化膜VL的磁場方向相同時，和二者的磁場方向不同時相比，隧道磁致電阻元件TMR的電阻值變小。以下，本說明書中將對應于存儲數(shù)據(jù)「1」與「0」的隧道磁致電阻元件的電阻值分別表示為Rmax與Rmin。這里，設Rmax＞Rmin，且Rmax＝Rmin+ΔR。
這樣，隧道磁致電阻元件TMR的電阻值，對應于從外部施加的磁場發(fā)生變化。因此，基于隧道磁致電阻元件TMR的電阻值變化特性，可以實現(xiàn)數(shù)據(jù)存儲。一般來說，用于MRAM器件的隧道磁致電阻元件TMR的電阻值為數(shù)十Ω左右。
因讀出電流Is而在隧道磁致電阻元件TMR中發(fā)生的電壓變化，因自由磁化膜VL中記憶的磁場方向而異。由此，如果一旦位線BL被預充電至高電壓狀態(tài)后就開始供給讀出電流Is，則可通過監(jiān)測位線BL的電壓電平的變化讀出MTJ存儲單元中存儲數(shù)據(jù)的電平。
圖27是說明對MTJ存儲單元的數(shù)據(jù)寫入動作的示意圖。
參照圖27，數(shù)據(jù)寫入時，讀出字線RWL被去激活，存取晶體管ATR被截止。該狀態(tài)下，用以將磁場寫入自由磁化膜VL的數(shù)據(jù)寫入電流分別流過寫入字線WWL與位線BL。自由磁化膜VL的磁場方向，由分別流過寫入字線WWL與位線BL的數(shù)據(jù)寫入電流的方向的組合決定。
圖28是說明數(shù)據(jù)寫入時數(shù)據(jù)寫入電流的方向和磁場方向之間的關系的示意圖。
參照圖28，縱軸上所示的磁場Hy，表示由流過位線BL的數(shù)據(jù)寫入電流產(chǎn)生的磁場H(BL)的方向。另一方面，橫軸所示的磁場Hx，表示由流過寫入字線WWL的數(shù)據(jù)寫入電流產(chǎn)生的磁場H(WWL)的方向。
只有當磁場H(BL)與H(WWL)之和到達圖中所示的星形特性線的外側的區(qū)域時，自由磁化膜VL中記憶的磁場方向才被重新寫入。換言之，如施加了相當于星形特性線的內側區(qū)域的磁場，自由磁化膜VL中記憶的磁場方向并不被更新。
因此，為了通過寫入動作更新隧道磁致電阻元件TMR的存儲數(shù)據(jù)，需要在寫入字線WWL與位線BL中流過電流。一旦被存儲的隧道磁致電阻元件TMR的磁場方向即存儲數(shù)據(jù)，在進行新的數(shù)據(jù)寫入之前，一直保持非易失狀態(tài)。
數(shù)據(jù)讀出動作時，位線BL中通過讀出電流Is。但是，由于讀出電流Is一般設定得比上述的數(shù)據(jù)寫入電流大約小1～兩個數(shù)位，由于讀出電流Is的影響使數(shù)據(jù)讀出時MTJ存儲單元的存儲數(shù)據(jù)被誤改寫的可能性很小。
上述技術文獻中，公開了將這樣的MTJ存儲單元集成在半導體基片上，構成作為隨機存取存儲器的MRAM器件的技術。
圖29是表示行列狀集成并設置的MTJ存儲單元的示意圖。
參照圖29，通過在半導體基片上行列狀設置MTJ存儲單元，可以實現(xiàn)高集成度的MRAM器件。圖29示出了n行×m列(n、m自然數(shù))地設置MTJ存儲單元的情況。對應于行列狀設置的n×m個MTJ存儲單元，布置n條寫入字線WWL1～WWLn與讀出字線RWL1～RWLn，以及m條位線BL1～BLm。
數(shù)據(jù)讀出時，有選擇地激活讀出字線RWL1～RWLn中的1條，屬于被選的存儲單元行的存儲單元，被分別電氣上連接在各位線BL1～BLm和接地電壓VSS之間。結果，各位線BL1～BLm中的通過電流量，按照對應的存儲單元的存儲數(shù)據(jù)電平變化。
因此，用讀出放大器等將對應被選的存儲單元列的位線的通過電流跟預定的參考通過電流進行比較，就可讀出被選的存儲單元的存儲數(shù)據(jù)電平。
另一方面，所述的參考通過電流一般采用偽電阻來產(chǎn)生。
為了產(chǎn)生所要求的通過電流作為參考通過電流，偽電阻最好設定在相當于與被選存儲單元的存儲數(shù)據(jù)對應的電阻值Rmax與Rmin的中間值的電阻值上。
但是，為了將偽電阻設定在中間的電阻值上，需要特定的制造工序，從而使工藝復雜化。并且，必須考慮制造工藝造成的偏差等因素，因此很難簡易地制造偽電阻。
并且，舉例說明了用偽單元作為所述偽電阻，來設計理想的中間電阻值的方式，但偽單元的電阻值會因加在偽單元兩端的施加電壓即偏置電壓而變動。也就是，由于構成偽單元的隧道磁致電阻元件有電壓依存性，實際的偽單元的電阻值和理想的中間的電阻值之間存在偏差，很難產(chǎn)生高精度的參考通過電流。結果，存在難以進行高速且穩(wěn)定的數(shù)據(jù)讀出的問題。

發(fā)明內容
本發(fā)明的目的在于通過設計考慮了對隧道磁致電阻元件的偏置電壓的依存性的偽單元產(chǎn)生高精度的參考通過電流，提供可進行高速且穩(wěn)定的數(shù)據(jù)讀出的薄膜磁性體存儲裝置。
依據(jù)本發(fā)明的一個方面的薄膜磁性體存儲裝置包括保持磁寫入的存儲數(shù)據(jù)的多個存儲單元，第一與第二數(shù)據(jù)線，偽單元，以及數(shù)據(jù)讀出電路。各存儲單元包含具有對應于存儲數(shù)據(jù)的、第一電阻和比第一電阻大的第二電阻中的一個電阻的磁致電阻元件。各第一與第二電阻均具有按照加在磁致電阻元件兩端的電壓變化的特性。數(shù)據(jù)讀出時，第一數(shù)據(jù)線跟第一電壓連接，同時經(jīng)由多個存儲單元中的選擇存儲單元跟第二電壓連接，接受數(shù)據(jù)讀出電流的供給。偽單元設計成具有第一和第二電阻之間的電阻。數(shù)據(jù)讀出時，第二數(shù)據(jù)線跟第一電壓連接，同時經(jīng)由偽單元跟第二電壓連接，接受數(shù)據(jù)讀出電流的供給。數(shù)據(jù)讀出電路，基于第一與第二數(shù)據(jù)線的通過電流差產(chǎn)生讀出數(shù)據(jù)。偽單元包含各自具有和磁致電阻元件基本相同的特性的多個偽磁致電阻元件。各偽磁致電阻元件，經(jīng)由串聯(lián)連接的另一偽磁致電阻元件跟第二數(shù)據(jù)線連接；在各偽磁致電阻元件的兩端施加的電壓，比磁致電阻元件小。
因此，本發(fā)明的主要優(yōu)點在于，由多個偽磁致電阻元件構成偽單元，將在各偽磁致電阻元件的兩端施加電壓設計得小于存儲單元的磁致電阻元件，具有第一和第二電阻之間的電阻。于是，在存儲單元的磁致電阻元件具有根據(jù)兩端施加電壓變化的特性的場合，由于可根據(jù)該特性設計中間電阻，可以設定理想的中間電阻值，從而可穩(wěn)定且高速進行數(shù)據(jù)讀出。
依據(jù)本發(fā)明另一方面的薄膜磁性體存儲裝置包括被行列狀設置的各自保持磁寫入的存儲數(shù)據(jù)的多個存儲單元，多條讀出字線，多條第一數(shù)據(jù)線，第二數(shù)據(jù)線，偽單元，以及數(shù)據(jù)讀出電路。多條讀出字線，分別對應多個存儲單元行設置，在數(shù)據(jù)讀出時被有選擇地激活。多條第一數(shù)據(jù)線，分別對應多個存儲單元的列設置，數(shù)據(jù)讀出時與多個存儲單元中的選擇存儲單元有選擇地連接，同時接受數(shù)據(jù)讀出電流的供給。各存儲單元包含具有對應于存儲數(shù)據(jù)的、第一電阻和比第一電阻大的第二電阻中的一個電阻的磁致電阻元件，以及在對應的第一數(shù)據(jù)線和預定電壓之間與磁致電阻元件串聯(lián)連接的、響應對應的讀出字線的激活而導通的存取元件。第一與第二電阻各自具有按照磁致電阻元件的兩端所加電壓變化的特性。偽單元設計成具有第一和第二電阻之間的的中間電阻。數(shù)據(jù)讀出時，第二數(shù)據(jù)線與偽單元連接，同時讓數(shù)據(jù)讀出電流通過。數(shù)據(jù)讀出電路基于多個第一數(shù)據(jù)線中的一條和第二數(shù)據(jù)線之間的通過電流差，產(chǎn)生讀出數(shù)據(jù)。各偽單元沿列方向設置，以與多個的存儲單元共有存儲單元行，而且各偽單元包含被按預定個數(shù)分為多個組的多個偽單元構件(dummy cell unit)。各偽單元構件對應于存儲單元行設置，以共有第二數(shù)據(jù)線。各偽單元構件包括連接在第二數(shù)據(jù)線和內部節(jié)點之間的第一偽磁致電阻元件，以及響應對應的讀出字線的激活而導通的、電氣上連接在預定電壓和第一偽磁致電阻元件之間的偽存取元件。內部節(jié)點跟屬于多個組中的同一組的另一偽單元構件內的各內部節(jié)點電氣上連接。
因此，本發(fā)明的優(yōu)點在于，各偽單元這樣構成，它包含為共有存儲單元行而沿列方向設置的多個的偽單元構件中預定個數(shù)的偽單元構件。并且，屬于預定構件數(shù)的組的偽單元構件內的內部節(jié)點與另一偽單元構件的內部節(jié)點電氣上連接。由此，能夠共有以預定個數(shù)的存儲單元行為一組設置的偽磁致電阻元件來構成偽單元。因此，無需為設置偽單元而在每個存儲單元行設置多個偽磁致電阻元件，通過共有偽磁致電阻元件，可以縮小偽單元的存儲陣列面積。


圖1是表示本發(fā)明實施例1的MRAM器件的總體結構的概略框圖。
圖2是表示實施例1的存儲陣列及其周邊電路之結構的示圖。
圖3是數(shù)據(jù)讀出電路的電路結構圖。
圖4是本發(fā)明實施例1的偽單元的結構圖。
圖5是表示電阻值Rmax與Rmin的電阻特性的示圖。
圖6A、6B、6C是表示本發(fā)明的實施例1的偽單元的改型的示圖。
圖7A、7B、7C是表示另一偽單元的改型的示圖。
圖8是表示本發(fā)明實施例1的變形例的偽單元的結構圖。
圖9是依據(jù)本發(fā)明的實施例2的偽單元的結構圖。
圖10是依據(jù)實施例2的變形例的偽單元的結構圖。
圖11是將實施例1所說明的偽單元設于存儲陣列時的布局圖。
圖12是將實施例2所說明的偽單元設于存儲陣列時的布局圖。
圖13是在存儲陣列中預先設置存儲單元行的結構中的偽單元的方框示意圖。
圖14是表示依據(jù)本發(fā)明實施例5的MTJ存儲單元的第一配置例的示意圖。
圖15是存儲單元MC的斷面圖。
圖16是圖14所示的偽單元的模型圖。
圖17是偽單元的斷面圖。
圖18是偽單元的斷面圖。
圖19是表示隧道磁致電阻元件之間的連接關系中，相互在同一方向磁化的固定磁化層被電氣上連接時的斷面圖。
圖20是表示依據(jù)實施例5的變形例的偽單元的布局圖形的示圖。
圖21是實施例5的變形例所說明的偽單元的模型圖。
圖22是偽單元DMC的斷面圖。
圖23是對隧道磁致電阻元件施加正、負方向的偏置電壓時的MR比特性圖。
圖24是依據(jù)本發(fā)明實施例6的偽單元的電路圖。
圖25是表示有磁隧道結的存儲單元的結構的概略圖。
圖26是說明從MTJ存儲單元進行數(shù)據(jù)讀出動作的示意圖。
圖27是說明對MTJ存儲單元進行數(shù)據(jù)寫入動作的示意圖。
圖28是說明數(shù)據(jù)寫入時數(shù)據(jù)寫入電流的方向和磁場方向之間的關系的示意圖。
圖29是表示行列狀集成并設置的MTJ存儲單元的示意圖。
具體實施例方式
以下，參照附圖就本發(fā)明的實施例作詳細說明。圖中相同或相當?shù)牟糠志捎猛环?，不再重復說明。(實施例1)參照圖1，依據(jù)本發(fā)明的實施例1，MRAM器件1響應來自外部的控制信號CMD與地址信號ADD進行隨機存取，以及寫入數(shù)據(jù)DIN的輸入與讀出數(shù)據(jù)DOUT的輸出。
MRAM器件1包括響應控制信號CMD控制MRAM器件1整體動作的控制電路5，以及有行列狀設置的多個MTJ存儲單元的存儲陣列10。分別對應于MTJ存儲單元的行設置多條寫入字線WWL與讀出字線RWL，并且，分別對應MTJ存儲單元的列設置位線BL。存儲陣列10的詳細結構將在后面說明。
MRAM器件1還包括行解碼器20，列解碼器25，字線驅動器30，字線電流控制電路40，以及讀出寫入控制電路50、60。
行解碼器20，按照由地址信號ADD表示的行地址RA，進行存儲陣列10上的行選擇。列解碼器25，按照地址信號ADD表示的列地址CA，進行存儲陣列10上的列選擇。字線驅動器30，根據(jù)行解碼器20的行選擇結果，有選擇地激活讀出字線RWL或寫入字線WWL。通過行地址RA與列地址CA，表示被指定為數(shù)據(jù)讀出或數(shù)據(jù)寫入動作對象的選擇存儲單元。
字線電流控制電路40的設置，是為了在數(shù)據(jù)寫入時讓數(shù)據(jù)寫入電流流過寫入字線WWL。例如，通過字線電流控制電路40將各寫入字線WWL與接地電壓VSS連接，可以讓數(shù)據(jù)寫入電流通過由字線驅動器30有選擇地和電源電壓VCC連接的寫入字線。為了在數(shù)據(jù)讀出與數(shù)據(jù)寫入時，讓數(shù)據(jù)寫入電流與讀出電流(數(shù)據(jù)讀出電流)通過位線，在鄰接于存儲陣列10的區(qū)域設置的電路等，統(tǒng)稱為讀出寫入控制電路50、60。
圖2中，主要表示了與數(shù)據(jù)讀出有關的結構。
如圖2所示，存儲陣列10被設置成n行×m列，它包含具有圖25所示結構的MTJ存儲單元MC(以下，簡稱為「存儲單元MC」)。對應于MTJ存儲單元的行(以下，簡稱為「存儲單元行」)，分別設置讀出字線RWL1～RWLn與寫入字線WWL1～WWLn。對應于MTJ存儲單元的列(以下，簡稱為「存儲單元列」)，分別設置位線BL1～BLm。
并且，存儲陣列10包含多個偽單元DMC，構成偽單元列。對應于該偽單元列設置參考位線BLref，并對應于參考位線BLref與各行設置各偽單元。
圖2中代表性地表示了，與第一、二行與第n行和第一、二列與第m列對應的寫入字線WWL1、WWL2、WWLn，讀出字線RWL1、RWL2、RWLn與位線BL1，BL2，BLm，以及參考位線BLref和一部分存儲單元與偽單元。
以下，在一般表示寫入字線、讀出字線與位線的場合，分別用符號WWL、RWL與BL來表示。而在表示特定的寫入字線、讀出字線與位線的場合，則在這些符號上附加數(shù)字表示，如RWL1、WWL1、BL1。另外，信號或信號線的高電壓狀態(tài)(電源電壓VCC)與低電壓狀態(tài)(接地電壓VSS)，分別稱為H電平與L電平。
字線驅動器30，根據(jù)數(shù)據(jù)讀出時行地址RA的解碼結果，即行選擇結果，將讀出字線RWL1～RWLn中的1條激活至H電平。對此作出響應，在屬于被選的存儲單元行的各存儲單元中，由于存取晶體管ATR導通，存儲單元MC中的隧道磁致電阻元件TMR被電氣上連接于對應的位線BL和源側電壓之間。并且，在屬于被選的存儲單元行的偽單元中也一樣，由于存取晶體管ATR導通，偽單元中的隧道磁致電阻元件被電氣上連接于參考位線Blref和源側電壓之間。圖2舉例表示了，源側電壓設定于接地電壓VSS的情況。
在鄰接存儲陣列10的區(qū)域，沿和讀出字線RWL與寫入字線WWL同一的方向設置數(shù)據(jù)總線DB、/DB。分別對應存儲單元列，設置進行列選擇的列選擇線。根據(jù)列地址CA的解碼結果即列選擇結果，列解碼器25在數(shù)據(jù)讀出時，將列選擇線中的一條和對應于偽單元列的列選擇線分別激活至H電平。上述的符號「/」表示反相、否定、互補等意義，以下也如此。
在數(shù)據(jù)總線DB和位線BL1～BLm之間，分別設置列選擇柵CSG1～CSGm。并且，在數(shù)據(jù)總線/DB和參考位線BLref之間，設置列選擇柵CSGr。各列選擇柵，響應對應的列選擇線的激活而導通。因此，數(shù)據(jù)總線DB跟于被選的存儲單元列對應的位線電氣上連接。并且，數(shù)據(jù)總線/DB跟與偽單元列對應的參考位線電氣上連接。
再有，列選擇柵CSG1～CSGm總稱為列選擇柵CSG。
數(shù)據(jù)讀出電路51根據(jù)數(shù)據(jù)總線DB、/DB的電壓，輸出讀出數(shù)據(jù)DOUT。
如圖3所示，數(shù)據(jù)讀出電路51包含差動放大器60和產(chǎn)生固定的基準電壓Vref的基準電壓發(fā)生電路55。
差動放大器60中有連接于節(jié)點N0和數(shù)據(jù)總線DB之間的N溝道MOS晶體管61，連接于節(jié)點/N0和數(shù)據(jù)總線/DB之間的N溝道MOS晶體管62，連接于節(jié)點Nsp和節(jié)點N0之間的P溝道MOS晶體管63，連接于節(jié)點Nsp和節(jié)點/N0之間的P溝道MOS晶體管64，連接于電源電壓VCC和節(jié)點Nsp之間的N溝道MOS晶體管65。
在晶體管65的柵極上，輸入由行解碼器20在數(shù)據(jù)讀出動作時激活至「L」電平的讀出使能信號/SE。晶體管65響應讀出使能信號/SE的激活(「L」電平)供給動作電流，使差動放大器60動作。
晶體管63與64的各柵極跟節(jié)點/N0連接。晶體管63與64構成電流反射鏡電路，分別對節(jié)點N0與/N0供給同一電流。
在晶體管61與62的各柵極，輸入基準電壓發(fā)生電路55產(chǎn)生的固定的基準電壓Vref。晶體管61與62將數(shù)據(jù)總線DB與/DB保持在基準電壓以下，同時將數(shù)據(jù)總線DB與/DB的通過電流差放大，變換成節(jié)點N0和/N0之間的電壓差。從節(jié)點N0輸出讀出數(shù)據(jù)DOUT。
如圖4所示，依據(jù)本分明實施例1的偽單元包含隧道磁致電阻元件TR1、TR2、TM1、TM2，以及存取晶體管ATR。
在依據(jù)本發(fā)明實施例1的偽單元中，設置全部具有初始狀態(tài)的電阻值Rmin的電阻特性的隧道磁致電阻元件。
如圖4與圖5所示，在各隧道磁致電阻元件TR1(TR2)與隧道磁致電阻元件TM1(TM2)上所加的偏置電壓Vdy1與Vdy2將成為相等，并被設定于Vdata/2。因此，各隧道磁致電阻元件的電阻值被設定為相等。
于是，該偽單元的合成電阻值Rda，相當于在具有電阻值Rmin的電阻特性的一個隧道磁致電阻元件上加上了施加電壓Vdata/2時的電阻值。
如圖5所示，該值可被設定于在選擇存儲單元上施加了偏置電壓Vdata時的的電阻值Rmax和Rmin之間大致所要的中間電阻值上。
這樣一來，通過考慮隧道磁致電阻元件的電阻特性來設計偽單元，可以設定高精度的中間電阻值。通過采用該偽單元，可以確保偽單元和選擇存儲單元之間足夠的電阻差即通過電流差，并可實現(xiàn)高速且穩(wěn)定的數(shù)據(jù)讀出動作。
圖6A中，示出了和圖4相同的偽單元。圖4的偽單元，全部設置了具有電阻值Rmin的電阻特性的隧道磁致電阻元件，而這里至少一個隧道磁致電阻元件被改寫而設置為具有電阻值Rmax的電阻特性的隧道磁致電阻元件。圖6B中，隧道磁致電阻元件TR1被改寫而設定于電阻值Rmax的電阻特性。隨之，合成電阻值將成為比圖6A所示的偽單元高的阻值。如圖6C所示，隧道磁致電阻元件TM1被改寫而設定于具有電阻值Rmax的電阻特性。隨之，合成電阻值將成為具有比圖6B所示的偽單元高的阻值。
按照上述的結構，通過4個隧道磁致電阻元件中的至少一個被設定在具有電阻值Rmax的電阻特性的隧道磁致電阻元件，可使偽單元的合成電阻值Rda加大并得以調整。
如圖7A～圖7C所示，本例中在圖6A～C所示的偽單元上增設了晶體管GT。晶體管GT設置在，隧道磁致電阻元件TR1與TM1的連接節(jié)點NA和隧道磁致電阻元件TR2與隧道磁致電阻元件TM2的連接節(jié)點NB之間，其柵極接受控制信號Ctr的輸入。
本例中，通過輸入控制信號Ctr，連接節(jié)點NA與NB被電氣上連接。也就是，節(jié)點NA與節(jié)點NB被設定于同一電壓電平。隨之，隧道磁致電阻元件TR1與TR2被并聯(lián)連接。并且，另一組隧道磁致電阻元件TM1與TM2也被并聯(lián)連接，這些被并聯(lián)連接的隧道磁致電阻元件組被串聯(lián)連接。
在圖7A所示的偽單元的結構中，即使輸入控制信號Ctr后，合成電阻也不發(fā)生變化。在圖7B所示的偽單元的結構中，輸入控制信號Ctr后合成電阻發(fā)生變化，可對圖6B中設定的合成電阻值進一步加以調整。并且，在圖7C所示的偽單元的結構中也同樣，輸入了控制信號Ctr后合成電阻發(fā)生變化，可對圖6C中設定的合成電阻值進一步加以調整。
在上述結構中，通過輸入控制信號Ctr，以及電氣上連接連接節(jié)點NA與NB，可使合成電阻變化，對偽單元的合成電阻值Rda進一步加以調整。(實施例1的變形例)本發(fā)明的實施例1的變形例中，就能夠應付制造上產(chǎn)生的電阻特性的偏差的偽單元的結構進行說明。
圖8是依據(jù)本發(fā)明實施例1的變形例的偽單元的結構圖。
如圖8所示，依據(jù)本發(fā)明實施例1的變形例的偽單元具有這樣的結構在Y#方向串聯(lián)連接n個具有電阻值Rmin的電阻特性的隧道磁致電阻元件，并在X#方向將與這些串聯(lián)連接的n個隧道磁致電阻元件n個并聯(lián)地設置。
這種結構的偽單元的合成電阻Rda，相當于具有電阻值Rmin的電阻特性的一個隧道磁致電阻元件的電阻值，將偏置電壓Vdata的1/n的電壓加到各隧道磁致電阻元件上。
舉例加以說明，因制造上的偏差而使具有電阻值Rmin的電阻特性的隧道磁致電阻元件的電壓依存性變小的場合，即如圖5所示的電阻值Rmin#的電阻特性那樣變化率(斜率)變緩的情況。
例如，通過設n＝3，這里可以將偽單元的合成電阻Rda設定于一個具有偏置電壓Vdata的1/3的隧道磁致電阻元件的電阻值上。在具有圖5所示的電阻值Rmin#的電阻特性的場合，通過設n＝3，可以將合成電阻值Rda設定在接近理想的中間電阻值的值上。
也就是，通過調整具有電阻值Rmin的電阻特性的隧道磁致電阻元件的個數(shù)n，可以調整加在每個隧道磁致電阻元件上的偏置電壓，將合成電阻值Rda設定在接近理想的中間電阻值的值上。
由此，可以調整與制造中產(chǎn)生的電阻特性的偏差相對應的偽單元的合成電阻值，確保偽單元和選擇存儲單元之間有足夠的電阻差即通過電流差，并能實現(xiàn)高速且穩(wěn)定的數(shù)據(jù)讀出動作。(實施例2)
本發(fā)明的實施例2中，就按照跟實施例1的偽單元不同的方式設定中間電阻值的偽單元的結構進行說明。
如圖9所示，依據(jù)本發(fā)明實施例2的偽單元包含隧道磁致電阻元件TM1，隧道磁致電阻元件TR1～TRn，以及存取晶體管ATR。并且，隧道磁致電阻元件TR1～TRn與TM1均具有初始狀態(tài)的電阻值Rmin的電阻特性。
隧道磁致電阻元件TR1～TRn分別相互并聯(lián)地連接。并且，這些并聯(lián)連接的隧道磁致電阻元件TR1～TRn與隧道磁致電阻元件TM1串聯(lián)連接。
這里，依據(jù)本發(fā)明的實施例2的偽單元的合成電阻Rdb，設定于隧道磁致電阻元件TR1～TRn的合成電阻Rdm1與隧道磁致電阻元件TM1的電阻值Rdm2之和。合成電阻Rdm1的電阻值相當于一個隧道磁致電阻元件的電阻值Rmin的1/n。
數(shù)據(jù)讀出時對選擇存儲單元加上了偏置電壓Vdata后，按合成電阻Rdm1與Rdm2的電阻的比例分配的電壓，被分別加到并聯(lián)連接的各隧道磁致電阻元件TR1～TRn與隧道磁致電阻元件TM1上。
這里，n＝1的場合，也就是隧道磁致電阻元件TR1與TM1串聯(lián)連接的結構中，分別對隧道磁致電阻元件加上偏置電壓Vdata/2。如圖5所示，合成電阻Rdb相當于合成電阻Rdm1與Rdm2之和，被設定在對應于偏置電壓Vdata/2的電壓的電阻值的2倍的值上。
另一方面，n＝∞的場合，合成電阻Rdm1成為0(＝Rmin/n)。因此，合成電阻Rdb相當于電阻Rdm2。隨之，隧道磁致電阻元件TM1被加上相當于偏置電壓Vdata的電壓。如圖5所示，合成電阻Rdb相當于在一個具有電阻值Rmin的電阻特性的隧道磁致電阻元件加上了偏置電壓Vdata后的電阻值。
因此，通過調整并聯(lián)設置的隧道磁致電阻元件的個數(shù)，合成電阻值Rdb可以設定于從在一個隧道磁致電阻元件上加偏置電壓Vdata/2的電壓時的電阻值的加倍值，到加偏置電壓Vdata時的電阻值的范圍內。
也就是，通過將并聯(lián)連接的隧道磁致電阻元件TR1～TRn的個數(shù)設定于預定的個數(shù)，可將合成電阻值Rdb的值設定于選擇存儲單元被加上偏置電壓Vdata時的電阻值Rmax和Rmin之間的理想的中間電阻值上。
隨之，可以精確地調整具有電壓依存性的偽單元的中間電阻值，從而可確保偽單元和選擇存儲單元之間足夠的電阻差即通過電流差，實現(xiàn)高速且穩(wěn)定的數(shù)據(jù)讀出動作。(實施例2的變形例)實施例2中說明了，通過將并聯(lián)連接的隧道磁致電阻元件設定于預定的個數(shù)，將偽單元的合成電阻Rdb設定于理想的中間電阻值的結構，但是，上述電阻值Rmax與Rmin的電阻特性在制造階段會有偏差產(chǎn)生。
圖10是依據(jù)實施例2的變形例的偽單元的結構圖。
如圖10所示，依據(jù)實施例2的變形例的偽單元具有這樣的結構，在圖9所示的所設置的n個隧道磁致電阻中再并聯(lián)連接k個(k自然數(shù))隧道磁致電阻元件。
通過這種結構，可以在設計階段預先將偽單元的合成電阻值Rdb，設定在比所要的理想的中間電阻值低的值上。
隨之，通過將至少一個具有初始狀態(tài)電阻值Rmin的電阻特性的隧道磁致電阻元件改寫為具有電阻值Rmax的電阻特性的隧道磁致電阻元件，可以在設計階段調整合成電阻值Rdb的值來進行微調整。
因此，通過預先將合成電阻值Rdb設定于低的值上，可以應對制造階段中的偏差；并且可比實施例2更高精度地調整具有電壓依存性的偽單元的中間電阻值。由此，可以確保偽單元與選擇存儲單元中的足夠電阻差，即通過電流差，實現(xiàn)高速且穩(wěn)定的數(shù)據(jù)讀出動作。(實施例3)和圖2的存儲陣列相比，依據(jù)本分明實施例3的圖11所示的存儲陣列的不同點在于，分別對應參考位線BLref與各存儲單元行，取代偽單元而設置偽單元構件DMCU。其他各點均相同，因此不再作重復的詳細說明。
分別對應于參考位線BLref與讀出字線RWL1、RWL2與RWLn，設置偽單元構件DMCU1、DMCU2與DMCUn(以下，總稱為偽單元構件DMCU)。
偽單元構件DMCU1包含隧道磁致電阻元件TR1、TM1與存取晶體管ATRd1。偽單元構件DMCU1包含由串聯(lián)連接的隧道磁致電阻元件TR1與TM1構成的磁致電阻部分DTM1。并且，磁致電阻部分DTM1與存取晶體管ATRd1串聯(lián)連接在參考位線Blref和接地電壓VSS之間。并且，存取晶體管ATRd1的柵極，跟對應的讀出字線RWLL電氣上連接。并且，偽單元構件DMCU2包含，由串連連接的隧道磁致電阻元件TR2與TM2構成的磁致電阻部分DTM2。并且，磁致電阻部分DTM2與存取晶體管ATRd2串聯(lián)地設置在參考位線Blref和接地電壓之間。并且，存取晶體管ATRd2的柵極，與對應的讀出字線RWL2電氣上連接。其他偽單元構件具有相同的結構，不再重復作詳細說明。
再有，以下將隧道磁致電阻元件TR1～TRn與TM1～TMn分別統(tǒng)稱為隧道磁致電阻元件TR與TM。并且，將磁致電阻部分DTM1～DTMn統(tǒng)稱為磁致電阻部分DTM。
這里，例如以鄰接的兩個存儲單元行為一組，并將對應的偽單元構件DMCU的兩個磁致電阻部分DTM并聯(lián)地電氣上連接。圖11中，以分別對應于讀出字線RWL1、RWL2的存儲單元行為一組，對應的偽單元構件DMCU1、DMCU2所包含的磁致電阻部分DTM1、DTM2被并聯(lián)地電氣上連接。也就是，偽單元構件DMCU具有為鄰接的磁致電阻部分所相互共有的結構。這樣，通過設置成鄰接磁致電阻部分相互共有的結構，可以高效并簡單地將圖4中說明的偽單元DMC設置于各存儲單元行。
以上說明了這樣的結構以偽單元構件DMCU共有存儲單元行的方式在多個沿列方向設置的結構中，以每兩個偽單元構件DMCU為一組，將屬于一組的磁致電阻部分電氣連接，形成偽單元；但是，一組并不限于兩個偽單元構件DMCU，以更多個的預定個數(shù)的偽單元構件DMCU為一組構成偽單元也同樣適用。
由此，可以縮小偽單元DMC的布局面積。(實施例3的變形例)跟圖11的存儲陣列比較，依據(jù)本分明實施例3的變形例的圖12的存儲陣列的不同點在于，以鄰接的n個存儲單元行為一組，且對應的n個偽單元構件DMCU的各磁致電阻部分DTM的一部分被電氣上連接。其他方面相同，不再作詳細說明。
圖12中，以分別對應于讀出字線RWL1、RWL2～RWLn的n個存儲單元行為一組，偽單元構件DMCU1、DMCU2～DMCUn以共有存儲單元行的方式分別設置。偽單元構件DMCU1、DMCU2～DMCUn所分別包含的各磁致電阻部分DTM1、DTM2～DTMn中，隧道磁致電阻元件TR和隧道磁致電阻元件TM之間的連接節(jié)點跟鄰接的磁致電阻部分DTM的連接節(jié)點電氣上連接。也就是，構成屬于同一組的偽存儲單元構件DMCU的n個磁致電阻部分DTM中，相互共有鄰接的隧道磁致電阻元件TR。
這樣，通過在n個磁致電阻部分DTM中、相互共有鄰接的隧道磁致電阻元件TR的構成，可以高效且簡單地在各存儲單元行設置圖9中說明的偽單元DMC。由此，可以縮小偽單元DMC的布局面積。
再有，本實施例3的變形例中，以偽單元DMC的隧道磁致電阻元件TR的個數(shù)為n個進行說明；但是可任意地設定該個數(shù)，可以如實施例2中說明的那樣，根據(jù)隧道磁致電阻元件的合成電阻Rdb的電壓依存性進行該個數(shù)的設計。(實施例4)以上，就實施例3的變形例的構成中，通過共有n個鄰接的偽單元構件DMCU的磁致電阻部分的一部分，高效且容易地實現(xiàn)圖4中說明的偽單元的布局的結構作了說明。
本實施例4中，將就對應于存儲單元行設置的偽單元構件的個數(shù)，跟用以構成偽單元而共有的偽單元構件的所要的個數(shù)不一致時的存儲陣列的布局結構進行說明。
例如，考慮這樣來構成偽單元，即在存儲陣列上預先設置256行的存儲單元行的結構中，以按照共有存儲單元行的方式設置的5個(n＝5)鄰接的偽單元構件DMCU為1組。
圖13是表示在存儲陣列上預先設置存儲單元行R1～R256的結構中，5個偽單元構件為一組的偽單元結構的方框示意圖。
如圖13所示，構成偽單元DS1的5個偽單元構件DMCU，對應于存儲單元行R1～R5設置。同樣地，如依次設置偽單元構件DMCU，則構成偽單元DS52的5個偽單元構件，除了對應于存儲單元行R256的1個偽單元構件，剩余的4個不能對應于存儲單元行設置。
在本實施例4的結構中，對應于形成一組的偽單元構件所要的個數(shù)預先設置冗余的存儲單元行。
如圖13所示，分別對應于構成偽單元DS52的剩余的4個偽單元構件，設置冗余存儲單元行RM1～RM4。
也就是，如預先設定的存儲單元行的個數(shù)為P，共有的偽單元構件的個數(shù)為Q，則將P/Q的余數(shù)作為冗余存儲單元行的個數(shù)進行設置。
通過設置對應于偽單元構件的余數(shù)的冗余存儲單元行，可以高效地利用存儲陣列的區(qū)域。并且，由于構成存儲陣列的存儲單元行由連續(xù)的重復單位構成，可以簡化存儲陣列的制造工藝。(實施例5)圖14表示依據(jù)本發(fā)明實施例5的第1行、第一列至第4行、第二列的存儲單元MC與偽單元DMC。圖中，代表性地示出了對應于這些存儲單元與偽單元的讀出字線RWL1～RWL4、寫入字線WWL1～WWL4與位線BL1、BL2，以及參考位線BLref。
各存儲單元MC中，隧道磁致電阻元件TMR的一個端部與位線BL電氣上連接，另一端部經(jīng)由接觸孔130與下層的晶體管電氣上連接。
如圖15所示，在存儲單元MC的Z-Z#的斷面圖中，半導體基片120上的P型區(qū)122上形成存取晶體管ATR。存取晶體管ATR包含作為N型區(qū)的源漏區(qū)123、124，柵區(qū)與讀出字線RWL1電氣上連接。漏區(qū)124供給用以在數(shù)據(jù)讀出時形成讀出電流(數(shù)據(jù)讀出電流)通路的接地電壓VSS。寫入字線WWL1采用由第一金屬布線層M1形成的金屬布線。位線BL1采用由第三金屬布線層M3形成的金屬布線。隧道磁致電阻元件TMR，設置在位線BL1即第三金屬布線層M3和第二金屬布線層M2之間。接觸孔130經(jīng)第一金屬布線層M1，將漏區(qū)域123與第二金屬布線層M2電氣上連接。
接著，就偽單元DMC的布局進行說明。再參照圖14，偽單元DMC包含偽單元構件DMCU1與DMCU2。
圖16所示的偽單元DMC，具有圖10的實施例4中說明的偽單元相同的結構，但是，在串聯(lián)連接的隧道磁致電阻元件TR1與TM1的連接關系中，同極性地相互連接，具體說就是負極同負極電氣連接。
如圖17所示，在圖14所示的偽單元DMC上的X-X#斷面圖中，跟用圖15說明的相同，半導體基片120上的P型區(qū)122形成存取晶體管ATRd1。存取晶體管ATRd1通過經(jīng)由第一與第二金屬布線層M1與M2連接的接觸孔140，將漏區(qū)域123與第三金屬布線層M3電氣連接。隧道磁致電阻元件TM1，設置在第三金屬布線層M3和第二金屬布線層M2之間。通過該第三金屬布線層M3，鄰接的偽單元構件DMCU1與DMCU2電氣上連接。
如圖18所示，在圖14所示的偽單元DMC的Y-Y#的斷面圖中，隧道磁致電阻元件TM1與TR1經(jīng)由第二金屬布線層M2相互在負極之間電氣上連接。
并且，在與隧道磁致電阻元件TR1連接的第三金屬布線層M3上，形成參考位線BLref。又在第二金屬布線層的下層形成的第一金屬布線層M1上，設置寫入字線WWL1，并在下層設置與晶體管的柵極連接的讀出字線RWL1。
隧道磁致電阻元件TM1與TR1的連接關系中，在不同的電極即正極和負極之間電氣連接時，如圖19所示，經(jīng)由接觸孔128使第二金屬布線層M2與第三金屬布線層與電氣連接，隧道磁致電阻元件TM1須設置在第三金屬布線層和第二金屬布線層M2之間。再經(jīng)由接觸孔129使第二金屬布線層M2與第三金屬布線層M3電氣連接。也就是，這時需新設置接觸孔128與129以跟第三金屬布線層連接。
因此，采用圖19所示的結構，圖18中說明的本實施例的布局可以無需設置不必要的接觸孔，從而可簡易地設計偽單元構件。由此，可以實現(xiàn)偽單元DMC的簡易設計。(實施例5的變形例)依據(jù)實施例5的變形例的圖20所示的布局圖形(layout pattern)，跟圖14所示的布局圖形相比，在偽單元的結構上有差別。其他的方面均相同，因此不再作重復的詳細說明。
參照圖21所示的實施例5的變形例中說明的偽單元的模型圖，這里就共有的偽單元構件的個數(shù)為n＝2的情況進行說明。具體而言，隧道磁致電阻元件TR1和TM1之間的連接節(jié)點和隧道磁致電阻元件TR2和TM2之間的連接節(jié)點相互電氣上連接。
再參照圖20，采用斜線區(qū)域所示的第二金屬布線層，使偽單元構件DMCU1與DMCU2電氣上連接。
參照圖22，圖20所示的偽單元DMC的X-X#斷面圖中，跟圖17所示的斷面圖比較，第三金屬布線層M3將隧道磁致電阻元件TM1與TM2電氣上被分隔。其他方面跟圖17中說明的相同，不再作重復說明。并且，Y-Y#斷面圖跟圖18中說明的相同。
因此，采用依據(jù)實施例5的變形例的偽單元的結構，可以同樣簡易地進行偽單元構件的設計。并且，由此可實現(xiàn)簡易的偽單元DMC的設計。(實施例6)以上說明了上述的實施例5中的偽單元構件的布局，具體說就是在串聯(lián)連接的隧道磁致電阻元件TR1與TM1的連接關系中同極之間電氣連接的結構。
另一方面，由于制造階段的偏差，對隧道磁致電阻元件在正向施加偏置電壓時的MR比在特性上會跟負向施加偏置電壓時的MR比有差別。
參照圖23，正向和負向的偏置電壓的MR比特性是非對稱的。再有，MR比用(Rmax-Rmin)/Rmin表示。
在這樣的場合，即上述實施例5中所示的串聯(lián)連接的隧道磁致電阻元件TR1與TM1的連接關系中同極之間電氣連接的場合，正、負偏置電壓中的一個與另一個被加到隧道磁致電阻元件上。于是，該隧道磁致電阻元件TR1與TM1的電阻值按照其互不相同的MR比特性轉變，中間電阻值設定時很難進行微調整。
因此，在MR比特性在正、負偏置電壓中為非對稱的場合，在隧道磁致電阻元件TR1與TM1的連接關系中，以相互施加正或負的偏置電壓為目的而連接。具體而言，就是在隧道磁致電阻元件TR1與TM1的相互不同的正極之間和負極之間電氣連接。
參照圖24，采用依據(jù)本發(fā)明實施例6偽單元的結構，由于隧道磁致電阻元件TR1與TM1的電阻值按照MR比特性的同一側特性轉變，因此可以使中間電阻值的設計變得容易。
再有，本實施例6的隧道磁致電阻元件TR1與TM1采用跟實施例5相同的布局結構時，其斷面構造圖跟圖19中說明的Y-Y#的斷面構造圖相同。
權利要求
1.一種薄膜磁性體存儲裝置，其中設有保持磁寫入存儲數(shù)據(jù)的多個存儲單元，各所述存儲單元包含磁致電阻元件，該元件對應于所述存儲數(shù)據(jù)而具有第一電阻和比所述第一電阻大的第二電阻這二者之一的電阻，各所述第一與第二電阻具有按照加于所述磁致電阻元件兩端的電壓變化的特性；還設有數(shù)據(jù)讀出時，在連接第一電壓的同時，經(jīng)由所述多個存儲單元中的選擇存儲單元跟第二電壓連接，接受數(shù)據(jù)讀出電流供給的第一數(shù)據(jù)線，設計成具有所述第一和第二電阻之間的中間電阻的偽單元，所述數(shù)據(jù)讀出時，與所述第一電壓連接的同時，經(jīng)由所述偽單元跟所述第二電壓連接，接受所述數(shù)據(jù)讀出電流供給的第二數(shù)據(jù)線，以及根據(jù)所述第一與第二數(shù)據(jù)線的通過電流差產(chǎn)生讀出數(shù)據(jù)的數(shù)據(jù)讀出電路；所述偽單元包含多個其各自特性和所述磁致電阻元件基本相同的偽磁致電阻元件；各所述偽磁致電阻元件，經(jīng)由串聯(lián)連接的另一偽磁致電阻元件跟所述第二數(shù)據(jù)線連接，所述數(shù)據(jù)讀出時，在各所述偽磁致電阻元件兩端施加的電壓，比加于所述磁致電阻元件的小。
2.如權利要求1所述的薄膜磁性體存儲裝置，其特征在于各所述偽磁致電阻元件，保持與各所述存儲單元的所述第一電阻對應的存儲數(shù)據(jù)。
3.如權利要求1所述的薄膜磁性體存儲裝置，其特征在于所述偽單元中設有連于所述第二數(shù)據(jù)線的相互并聯(lián)連接的L個(L不小于2的整數(shù))電阻組，各所述電阻組中有相互串聯(lián)連接的L個所述偽磁致電阻元件。
4.如權利要求3所述的薄膜磁性體存儲裝置，其特征在于所述偽單元還設有連接控制元件，用以將各所述電阻組所包含的相互串聯(lián)連接的L個各所述偽磁致電阻元件的連接節(jié)點中的一個，跟另一所述電阻組所包含的相互串聯(lián)連接的L個各所述偽磁致電阻元件中的連接節(jié)點中的一個電氣連接。
5.如權利要求1所述的薄膜磁性體存儲裝置，其特征在于所述偽單元所包含的所述多個偽磁致電阻元件中至少有一個，保持與各所述存儲單元的所述第二電阻對應的存儲數(shù)據(jù)；剩余的各偽磁致電阻元件，保持與各所述存儲單元的所述第一電阻對應的存儲數(shù)據(jù)。
6.如權利要求1所述的薄膜磁性體存儲裝置，其特征在于所述多個偽磁致電阻元件中的一個預定的偽磁致電阻元件，保持與各所述存儲單元的所述第一電阻對應的存儲數(shù)據(jù)；所述多個偽磁致電阻元件中剩余的偽磁致電阻元件相互并聯(lián)連接，并各自跟所述一個預定的偽磁致電阻元件串聯(lián)連接。
7.如權利要求6所述的薄膜磁性體存儲裝置，其特征在于在所述剩余的各偽磁致電阻元件保持與各所述存儲單元的所述第一電阻對應的存儲數(shù)據(jù)的場合，所述剩余的偽磁致電阻元件的配置個數(shù)，按照使所述多個偽磁致電阻元件的合成電阻值比所述偽單元的電阻設計值小的要求加以設定。
8.如權利要求6所述的薄膜磁性體存儲裝置，其特征在于所述剩余的偽磁致電阻元件中，至少有一個保持與各所述存儲單元的所述第二電阻對應的存儲數(shù)據(jù)；其他的所述剩余的偽磁致電阻元件，保持與各所述存儲單元的所述第一電阻對應的存儲數(shù)據(jù)；所述剩余的偽磁致電阻元件的配置個數(shù)，按照使所述多個偽磁致電阻元件的合成電阻值成為所述偽單元的電阻設計值的要求加以設定。
9.如權利要求1所述的薄膜磁性體存儲裝置，其特征在于各所述偽磁致電阻元件與各所述磁致電阻元件中有，具有固定磁化方向的第一磁性體層，對應于所述存儲數(shù)據(jù)，沿與所述第一磁性體層同一方向和相反方向中的一個方向被磁化的第二磁性體層，在所述第一和第二磁性體層之間形成的絕緣層；所述薄膜磁性體存儲裝置還設有，用以將各所述偽磁致電阻元件的所述第一磁性體層，跟串聯(lián)連接的另一偽磁致電阻元件的所述第一磁性體層電氣連接的導體布線。
10.如權利要求1所述的薄膜磁性體存儲裝置，其特征在于各所述偽磁致電阻元件與各所述磁致電阻元件中設有，具有固定磁化方向的第一磁性體層，對應于所述存儲數(shù)據(jù)，沿與所述第一磁性體層同一方向和相反方向中的一個方向磁化的第二磁性體層，在所述第一和第二磁性體層之間形成的絕緣層；所述薄膜磁性體存儲裝置還設有，用以將各所述偽磁致電阻元件的所述第一磁性體層，跟串聯(lián)連接的另一偽磁致電阻元件的所述第二磁性體層電氣連接的導體布線。
11.一種薄膜磁性體存儲裝置，其中設有行列狀配置的各自保持磁寫入的存儲數(shù)據(jù)的多個的存儲單元，分別對應所述多個的存儲單元的行設置的、數(shù)據(jù)讀出時有選擇地被激活的多條讀出字線，分別對應所述多個存儲單元的列設置的、在所述數(shù)據(jù)讀出時跟所述多個存儲單元中的選擇存儲單元有選擇地連接，同時接受數(shù)據(jù)讀出電流供給的多條第一數(shù)據(jù)線；各所述存儲單元包含，對應于所述存儲數(shù)據(jù)，具有第一電阻和比所述第一電阻大的第二電阻這二者之一的電阻的磁致電阻元件，在對應的第一數(shù)據(jù)線和預定電壓之間與所述磁致電阻元件串聯(lián)連接的、響應對應的讀出字線的激活而導通的存取元件；各所述第一與第二電阻具有按照加于所述磁致電阻元件兩端的電壓變化的特性；所述薄膜磁性體存儲裝置包括，按照具有所述第一和第二電阻之間的中間電阻的要求設計的偽單元，所述數(shù)據(jù)讀出時與所述偽單元連接，同時使所述數(shù)據(jù)讀出電流通過的第二數(shù)據(jù)線，根據(jù)所述多條第一數(shù)據(jù)線中的一條和所述第二數(shù)據(jù)線之間的通過電流差產(chǎn)生讀出數(shù)據(jù)的數(shù)據(jù)讀出電路；各所述偽單元包含按共有所述多個存儲單元與存儲單元行之目的，沿列方向設置的多個偽單元構件中被分為多個組的預定個數(shù)的偽單元構件；各所述偽單元構件，按共有所述第二數(shù)據(jù)線之目的，對應于存儲單元行設置；各所述偽單元構件中有連接在所述第二數(shù)據(jù)線和內部節(jié)點之間的第一偽磁致電阻元件，以及響應對應的讀出字線的激活而導通的、跟所述預定電壓與所述第一偽磁致電阻元件電氣連接的偽存取元件；所述內部節(jié)點，跟屬于所述多個組中的同一組的另一偽單元構件內的各所述內部節(jié)點電氣連接。
12.如權利要求11所述的薄膜磁性體存儲裝置，其特征在于各所述偽單元構件包含設置于所述內部節(jié)點和所述偽存取元件之間的第二偽磁致電阻元件。
13.如權利要求11所述的薄膜磁性體存儲裝置，其特征在于所述多個偽單元構件的設置個數(shù)，多于各所述列所包含的所述存儲單元的個數(shù)；所述薄膜磁性體存儲裝置中還設有，在鄰接所述多個偽單元構件和所述多個存儲單元的區(qū)域行列狀設置的，用以補救所述多個存儲單元中的缺陷存儲單元的多個冗余存儲單元，所述多個冗余存儲單元，構成在每行設置的冗余存儲單元行，各所述冗余存儲單元行對應于沿列方向冗余地設置的各所述偽單元構件而設置。
全文摘要
偽單元(DMC)中設置具有和磁致電阻元件(TMR)相同特性(即隨兩端施加電壓而變化的特性)的多個偽磁致電阻元件(TR、TM)。并且，使加在各偽磁致電阻元件兩端的施加電壓小于加在存儲單元(MC)的磁致電阻元件兩端的施加電壓，由此，偽單元被設計成具有第一與第二電阻之間的中間電阻。
文檔編號H01L21/8246GK1463009SQ0310346
公開日2003年12月24日 申請日期2003年1月27日 優(yōu)先權日2002年5月30日
發(fā)明者谷崎弘晃, 辻高晴, 大石司 申請人:三菱電機株式會社, 三菱電機工程株式會社