專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明還涉及一種半導(dǎo)體器件及其制造方法，特別涉及一種在相同基片上具有n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件，以及一種適用于制造該器件的技術(shù)。
背景技術(shù)：
作為安裝在半導(dǎo)體器件上的場效應(yīng)晶體管，已知有一種稱為“MISFET”(金屬絕緣半導(dǎo)體場效應(yīng)晶體管)的絕緣柵極場效應(yīng)晶體管。由于MISFET的特征使其容易進(jìn)行高度集成，因此它被廣泛地用作為構(gòu)成集成半導(dǎo)體器件的電路元件。
無論是n溝道導(dǎo)電型場效應(yīng)晶體管還是p溝道導(dǎo)電型場效應(yīng)晶體管，MISFET通常具有一個溝道形成區(qū)、柵絕緣膜、柵極、源區(qū)和漏區(qū)。柵絕緣膜被置于半導(dǎo)體芯片的電路形成表面(在主表面上)的一個元件形成區(qū)中，并且它例如由氧化硅膜所形成。該柵極隔著柵絕緣膜被置于該半導(dǎo)體基片的電路形成表面的電路形成表面上，它例如由能夠防止雜質(zhì)進(jìn)入的多晶膜所形成。該溝道形成區(qū)被置于與柵極相對的半導(dǎo)體基片的一個區(qū)域中(正好在柵極的下方的區(qū)域)。該源區(qū)和漏區(qū)被形成在半導(dǎo)體區(qū)中(雜質(zhì)擴(kuò)散區(qū))，該半導(dǎo)體區(qū)被設(shè)置在該溝道形成區(qū)的溝道長度方向的兩側(cè)上。
具有氧化硅膜作為柵絕緣膜的MISFET通常被稱為“MOSFET”(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。該術(shù)語“溝道形成區(qū)”是指要形成連接源區(qū)和漏區(qū)的電流通道(溝道)。允許電流在半導(dǎo)體基片的厚度方向上(深度方向)流動的MISFET被稱為“垂直型”，而允許電流在半導(dǎo)體基片的平面方向上流動的MISFET被稱為“水平型”。允許在源區(qū)和漏區(qū)(在柵極的下方)之間的溝道形成區(qū)中形成電子溝道(導(dǎo)電路徑)的MISFET被稱為n型(或n溝道導(dǎo)電型)，而允許形成電子空穴的溝道被稱為p型(或者p溝道導(dǎo)電型)。

發(fā)明內(nèi)容
在0.1微米級別的超精細(xì)CMIS(互補(bǔ)的MIS)中，由于新材料的應(yīng)用以及MISFET的短溝道效應(yīng)的抑制使得溫度被設(shè)置為較低。在該元件中保留處理產(chǎn)生的剩余應(yīng)力。在處理中產(chǎn)生的剩余應(yīng)力作用在半導(dǎo)體基片的電路形成表面的表面層部分上，即，MISFET的溝道形成區(qū)。
在通常采用的CMIS(互補(bǔ)MIS)處理中，用于在半導(dǎo)體基片的電路形成表面上形成層間絕緣膜的材料在n溝道導(dǎo)電型MISFET和p溝道導(dǎo)電型MISFET之間是相同的。結(jié)果，那些作用在溝道形成區(qū)上的應(yīng)力在一個芯片中基本上是相同的。通常要減小在n溝道導(dǎo)電型MISFET和p溝道導(dǎo)電型MISFET的溝道形成區(qū)上的應(yīng)力。
對于根據(jù)溝道形成區(qū)的應(yīng)力而導(dǎo)致半導(dǎo)體特性的改變，當(dāng)應(yīng)力施加在類似于漏極電流(Id)的方向上(柵極長度方向)時，已知(1)由于壓縮應(yīng)力而導(dǎo)致n溝道導(dǎo)電型MISFET的漏極電流減小，由于伸張應(yīng)力導(dǎo)致漏極電流增加，以及(2)由于壓縮應(yīng)力導(dǎo)致p溝道導(dǎo)電型MISFET的漏極電流增加，由于伸張應(yīng)力導(dǎo)致漏極電流減小。
但是該改變僅僅為百分之幾或更少(參見參考文獻(xiàn)IEEETRANSACTIONS ON ELECTRON DEVICES，38(4)，4月，p898-900(1991))。在1微米的柵極長度尺寸的級別上，這種小的百分比部分地是由于在高溫下長時間地進(jìn)行退火的結(jié)果。
本發(fā)明人研究表明當(dāng)MISFET的柵極長度小到0.1微米左右并且在低溫下進(jìn)行該工藝時，剩余應(yīng)力變大，并且在溝道形成區(qū)中的應(yīng)力對晶體管的特性具有較大的影響。
例如，當(dāng)在形成MISFET之后在變化的條件下形成用于自對準(zhǔn)接觸的等離子體操CVD氮化膜(由等離子體CVD所形成的氮化膜)，該薄膜還作為一個層間絕緣膜，在該薄膜中的應(yīng)力表現(xiàn)出從壓縮方向向著伸張方向的改變，導(dǎo)致MISFET的晶體管特性的較大改變。該改變在圖2中示出為漏極電流變化率(％)與薄膜應(yīng)力的關(guān)系。在該圖中的應(yīng)力數(shù)值不是MISFET的溝道形成區(qū)的內(nèi)部應(yīng)力，而是在被層間絕緣膜所覆蓋之后在晶片的翹曲中發(fā)現(xiàn)的該層間絕緣膜本身的數(shù)值。
該應(yīng)力的影響表現(xiàn)出與上述參考文獻(xiàn)中相類似的傾向，但是漏極電流的百分比變化率為±10至20％，單個數(shù)位的增加。根據(jù)薄膜的應(yīng)力，n溝道導(dǎo)電型MISFET和p溝道導(dǎo)電型MISFET的漏極電流表現(xiàn)出相反的傾向。簡而言之，當(dāng)前者增加時，后者減小，反之亦然。
相應(yīng)地，當(dāng)內(nèi)部應(yīng)力的強(qiáng)度隨著層間絕緣膜的形成條件而改變時，n溝道導(dǎo)電型MISFET和p溝道導(dǎo)電型MISFET的漏極電流表現(xiàn)出互為相反的流動方向。不能夠在兩個元件中同時實(shí)現(xiàn)漏極電流的改進(jìn)。
在0.1微米級別上和之后，由于該應(yīng)力而導(dǎo)致漏極電流的百分比變化率達(dá)到±10至20％或更大，導(dǎo)致n溝道導(dǎo)電型MISFET和p溝道導(dǎo)電型MISFET的漏極電流的平衡改變。
本發(fā)明的一個目的是提供一種能夠增加每個n溝道導(dǎo)電型MISFET和p溝道導(dǎo)電型MISFET的漏極電流的技術(shù)(增加電流驅(qū)動能力)。
本發(fā)明的另一個目的是提供能夠自由地設(shè)置n溝道導(dǎo)電型MISFET與p溝道導(dǎo)電型MISFET之間的漏極電流的比率的一種技術(shù)。
下面將簡要描述由本申請所公開的發(fā)明的概述。
本發(fā)明的主要思想在于通過薄膜的應(yīng)力控制作用在每個n溝道導(dǎo)電型MISFET和p溝道導(dǎo)電型MISFET的溝道形成區(qū)上的應(yīng)力，以增加它們的漏極電流。在n溝道導(dǎo)電型場效應(yīng)晶體管中，到伸張應(yīng)力的沿著漏極電流的流動方向(柵極長度方向)作用在溝道形成區(qū)上時，漏極電流增加。在p溝道導(dǎo)電型場效應(yīng)晶體管中，當(dāng)壓縮應(yīng)力沿著漏極電流的流動方向(柵極長度方向)作用在溝道形成區(qū)上時，漏極電流增加。換句話說，薄膜的應(yīng)力被用于控制在漏極電流方向上的伸張應(yīng)力，以作用在n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)上。例如，這可以通過下述方法或設(shè)備來實(shí)現(xiàn)。
(1)一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋這些晶體管的柵極，并且用一個絕緣膜覆蓋p溝道導(dǎo)電型場效應(yīng)晶體管的柵極和半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域；(b)通過蝕刻有選擇地除去在p溝道導(dǎo)電型場效應(yīng)晶體管上的第一絕緣膜；(c)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，用于在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋該晶體管的柵極；以及(d)有選擇地除去在n溝道導(dǎo)電型場效應(yīng)晶體管上的第二絕緣膜。
(2)一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋該晶體管的柵極，并且用一個絕緣膜覆蓋n溝道導(dǎo)電型場效應(yīng)晶體管的柵極和半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域；(b)通過蝕刻有選擇地除去在n溝道導(dǎo)電型場效應(yīng)晶體管上的第一絕緣膜；(c)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上有選擇地形成第二絕緣膜，用于在n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋該晶體管的柵極；以及(d)有選擇地除去在p溝道導(dǎo)電型場效應(yīng)晶體管上的第二絕緣膜。
(3)在上述(1)或(2)中所述的方法，其中覆蓋該半導(dǎo)體區(qū)域的絕緣膜包括形成在每個柵極的側(cè)壁上的側(cè)壁襯墊和覆蓋該側(cè)壁襯墊的淀積膜。
(4)在上述(1)或(2)中所述的方法，其中覆蓋該半導(dǎo)體區(qū)的絕緣膜包括形成在每個柵極的側(cè)壁上的側(cè)壁襯墊以及覆蓋該側(cè)壁襯墊的淀積膜；以及在該半導(dǎo)體區(qū)域的表面上，按照與側(cè)壁襯墊相對準(zhǔn)的方式淀積一個金屬半導(dǎo)體反應(yīng)層。
(5)在上述(1)或(2)中所述的方法，其中覆蓋半導(dǎo)體區(qū)域的絕緣膜包括形成在柵極的側(cè)壁上的側(cè)壁襯墊以及形成在該側(cè)壁襯墊和元件隔離區(qū)之間的熱氧化膜。
(6)在上述(1)或(2)中所述的方法，其中覆蓋半導(dǎo)體區(qū)域的絕緣膜包括形成在柵極的側(cè)壁上的側(cè)壁襯墊以及形成在該側(cè)壁襯墊和元件隔離區(qū)之間的熱氧化膜；以及在該半導(dǎo)體區(qū)域的表面上，按照與側(cè)壁襯墊相對準(zhǔn)的方式淀積一個金屬半導(dǎo)體反應(yīng)層。
(7)在上述(1)或(2)中所述的方法，其中第一和第二絕緣膜分別為通過LP-CVD(低壓化學(xué)汽相淀積)方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
(8)一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的每個柵極與半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域上形成第一側(cè)壁襯墊；(b)在該半導(dǎo)體區(qū)域的表面上，按照與第一側(cè)壁襯墊相對準(zhǔn)的方式形成一個金屬半導(dǎo)體反應(yīng)層；(c)在該金屬半導(dǎo)體反應(yīng)層上，按照與第一側(cè)壁襯墊相對準(zhǔn)的方式形成第二側(cè)壁襯墊；(d)在n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋該晶體管的柵極；(e)通過蝕刻有選擇地除去在p溝道導(dǎo)電型場效應(yīng)晶體管上的第一絕緣膜；(f)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，用于在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋該晶體管的柵極；以及(g)有選擇地除去在n溝道導(dǎo)電型場效應(yīng)晶體管上的第二絕緣膜。
(9)一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的每個柵極與半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域上形成第一側(cè)壁襯墊；(b)在該半導(dǎo)體區(qū)域的表面上，按照與第一側(cè)壁襯墊相對準(zhǔn)的方式形成一個金屬半導(dǎo)體反應(yīng)層；(c)在該金屬半導(dǎo)體反應(yīng)層上，按照與第一側(cè)壁襯墊相對準(zhǔn)的方式形成第二側(cè)壁襯墊；(d)在n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋該晶體管的柵極；(e)通過蝕刻有選擇地除去在n溝道導(dǎo)電型場效應(yīng)晶體管上的第一絕緣膜；(f)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，用于在n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋該晶體管的柵極；以及(g)有選擇地除去在p溝道導(dǎo)電型場效應(yīng)晶體管上的第二絕緣膜。
(10)在上述(8)或(9)中所述的方法，其中第一和第二絕緣膜分別為通過LP-CVD方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
(11)一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成具有的伸張應(yīng)力的第一絕緣膜，以覆蓋每個晶體管的柵極；(b)在n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，其具有絕對值大于第一絕緣膜的伸張應(yīng)力的壓縮應(yīng)力，以覆蓋每個晶體管的柵極；以及(c)通過蝕刻有選擇地除去在n溝道導(dǎo)電型場效應(yīng)晶體管上的第二絕緣膜。
該第二絕緣膜的壓縮應(yīng)力至少為第一絕緣膜的伸張應(yīng)力的兩倍。
第一和第二絕緣膜分別為通過LP-CVD方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
(12)一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成具有的壓縮應(yīng)力的第一絕緣膜，以覆蓋每個晶體管的柵極；(b)在n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，其具有絕對值大于第一絕緣膜的壓縮應(yīng)力的伸張應(yīng)力，以覆蓋每個晶體管的柵極；以及(c)通過蝕刻有選擇地除去在p溝道導(dǎo)電型場效應(yīng)晶體管上的第二絕緣膜。
該第二絕緣膜的伸張應(yīng)力至少為第一絕緣膜的壓縮應(yīng)力的兩倍。
第一和第二絕緣膜分別為通過LP-CVD方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
(13)一種具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件，其中包括具有伸張應(yīng)力的第一絕緣膜，其在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成，以覆蓋晶體管的柵極，以及具有壓縮應(yīng)力的第二絕緣膜，該壓縮應(yīng)力的絕對值大于第一絕緣膜的伸張應(yīng)力的絕對值，并且形成在p溝道導(dǎo)電型場效應(yīng)晶體管上，以有選擇地覆蓋其柵極。
第二絕緣膜的伸張應(yīng)力至少為第一絕緣膜的壓縮應(yīng)力的兩倍。
第一和第二絕緣膜分別為通過LP-CVD方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
(14)一種具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件，其中包括具有壓縮應(yīng)力的第一絕緣膜，其在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成，以覆蓋晶體管的柵極，以及具有伸張應(yīng)力的第二絕緣膜，該伸張應(yīng)力的絕對值大于第一絕緣膜的壓縮應(yīng)力的絕對值，并且形成在n溝道導(dǎo)電型場效應(yīng)晶體管上，以有選擇地覆蓋其柵極。
第二絕緣膜的壓縮應(yīng)力至少為第一絕緣膜的伸張應(yīng)力的兩倍。
第一和第二絕緣膜分別為通過LP-CVD方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
(15)一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成具有伸張應(yīng)力的第一絕緣膜，以覆蓋晶體管的柵極，以及把一種元素導(dǎo)入到p溝道導(dǎo)電型場效應(yīng)晶體管上的絕緣膜，從而把該絕緣膜轉(zhuǎn)換為能夠在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的薄膜。
該元素與包含在絕緣膜中的元素相同。
元素的導(dǎo)入是通過把該元素垂直于該基片或者把該元素傾斜地注入該基片而實(shí)現(xiàn)的。
該絕緣膜是通過LP-CVD方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
(16)一種具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件，其中包括形成在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上的薄膜，以覆蓋其柵極，該薄膜具有用于在n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的薄膜應(yīng)力的第一部分，以及用于在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的第二部分。
該薄膜的第二部分具有比第一部分更高的元素濃度。
該絕緣膜為通過LP-CVD方法、等離子體CVD方法、或者單晶片熱CVD方法所形成的氮化硅膜。
根據(jù)上述方法，伸張應(yīng)力和壓縮應(yīng)力被分別施加到n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管，根據(jù)作用在每個n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)上的應(yīng)力的強(qiáng)度，導(dǎo)致每個n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的漏極電流的增加，如圖2中所示。
分別作用在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)上的應(yīng)力可以自由地控制n溝道導(dǎo)電型場效應(yīng)晶體管與p溝道導(dǎo)電型場效應(yīng)晶體管的漏極電流的比率。
下面是在本文中所用的一些術(shù)語的定義。
術(shù)語“作用在場效應(yīng)晶體管的溝道形成區(qū)上的伸張應(yīng)力”表示在該溝道形成區(qū)為硅(Si)的情況下，硅的晶格常數(shù)大于其平衡值的應(yīng)力。
術(shù)語“作用在場效應(yīng)晶體管的溝道形成區(qū)上的壓縮應(yīng)力”表示在該溝道形成區(qū)為硅(Si)的情況下，硅的晶格常數(shù)低于其平衡值的應(yīng)力。
術(shù)語“薄膜的伸張應(yīng)力”表示在一個場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的應(yīng)力。
術(shù)語“薄膜的壓縮應(yīng)力”表示在一個場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的應(yīng)力。
因此，本發(fā)明的中心思想在于在該溝道形成區(qū)中的硅原子的原子間距在n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管之間為不同，換句話說，他們在扭曲的大小方面不同；并且在n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中硅原子的原子間距比在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中更大。
從下文參照附圖的詳細(xì)描述中本發(fā)明的上述目的和其他目的將變得更加清楚。
本發(fā)明人在對本發(fā)明的開發(fā)過程中發(fā)現(xiàn)新問題。這些問題將在下文的本發(fā)明所應(yīng)用的實(shí)施例中描述。


圖1為示出根據(jù)本發(fā)明的實(shí)施例1的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖2為示出在漏極電流中的百分比變化率與薄膜應(yīng)力的相互關(guān)系的特性曲線；圖3為示出電流方向和薄膜應(yīng)力方向之間的關(guān)系的截面視圖；圖4為示出電流方向和薄膜應(yīng)力方向之間的關(guān)系的平面視圖；圖5為示出在制造步驟中本發(fā)明的實(shí)施例1的半導(dǎo)體器件的截面視圖；圖6為在圖5之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖7為在圖6之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖8為在圖7之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖9為在圖8之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖10為在圖9之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖11為在圖10之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖12為在圖11之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖13為在圖12之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖14為在圖13之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖15為在圖14之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖16為在圖15之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖17為在圖16之后的制造步驟中的半導(dǎo)體器件的截面視圖；
圖18為在圖17之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖19為在圖18之后的制造步驟中的半導(dǎo)體器件的截面視圖；圖20為由本發(fā)明人在本發(fā)明的開發(fā)過程中所發(fā)現(xiàn)的一個問題的截面視圖；圖21為由本發(fā)明人在本發(fā)明的開發(fā)過程中所發(fā)現(xiàn)的另一個問題的截面視圖；圖22為由本發(fā)明人在本發(fā)明的開發(fā)過程中所發(fā)現(xiàn)的另一個問題的截面視圖；圖23為由本發(fā)明人在本發(fā)明的開發(fā)過程中所發(fā)現(xiàn)的另一個問題的截面視圖；圖24為本發(fā)明的實(shí)施例1的一個變型例子的截面視圖；圖25為示出根據(jù)本發(fā)明的實(shí)施例2的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖26A和26B分別為示出在其制造步驟中的實(shí)施例2的半導(dǎo)體器件的截面視圖；圖27為示出在另一個制造步驟中的實(shí)施例2的半導(dǎo)體器件的截面視圖；圖28為示出根據(jù)實(shí)施例3在其一個制造步驟中的半導(dǎo)體器件的截面視圖；圖29為示出根據(jù)實(shí)施例4在其一個制造步驟中的半導(dǎo)體器件的截面視圖；圖30A和30B分別為示出根據(jù)本發(fā)明的實(shí)施例5的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖31為示出根據(jù)本發(fā)明的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖32為示出根據(jù)本發(fā)明的實(shí)施例6在其一個制造步驟中的半導(dǎo)體器件的截面視33為在圖32之后的一個制造步驟中的半導(dǎo)體器件的截面視圖；圖34為在圖33之后的一個制造步驟中的半導(dǎo)體器件的截面視圖；圖35為在圖34之后的一個制造步驟中的半導(dǎo)體器件的截面視圖；
圖36為示出本發(fā)明的實(shí)施例6的一個變型例子的截面視圖；圖37為示出根據(jù)本發(fā)明的實(shí)施例7的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖38為根據(jù)本發(fā)明的實(shí)施例7在其一個制造步驟中的半導(dǎo)體器件的截面視圖；圖39為在圖38之后的一個制造步驟中的半導(dǎo)體器件的截面視圖；圖40為示出本發(fā)明的實(shí)施例7的一個變型例子的截面視圖；圖41為示出根據(jù)本發(fā)明的實(shí)施例8的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖42為示出根據(jù)本發(fā)明的實(shí)施例9的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖43為沿著圖42的線A-A截取的截面視圖；以及圖44為示出根據(jù)本發(fā)明的實(shí)施例10的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖。
具體實(shí)施例方式
下面根據(jù)附圖詳細(xì)描述本發(fā)明的實(shí)施例。在描述本實(shí)施例的所有附圖中，相同的功能部件由相同的標(biāo)號所表示，并且將省略重復(fù)的描述。為了便于理解附圖，一些交叉部分沒有用陰影線來示出。
(實(shí)施例1)在實(shí)施例1中，將描述把本發(fā)明應(yīng)用于具有從1至1.5V的電源電壓和從0.1至0.14微米的柵極長度的互補(bǔ)MISFET的情況。
圖1為示出根據(jù)本發(fā)明實(shí)施例1的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖；圖2為示出在漏極電流中基于薄膜應(yīng)力的百分比變化率的特性視圖；圖3和4為分別示出電流方向和薄膜應(yīng)力方向之間的關(guān)系的平面視圖和截面視圖；圖5至19分別為在制造步驟過程中圖1的半導(dǎo)體器件的示意截面視圖；以及圖20至23分別為用于說明在本發(fā)明的開發(fā)過程中由本發(fā)明人所發(fā)現(xiàn)的問題的截面視圖。
在圖1和圖5至19中，在左側(cè)示出一個n溝道導(dǎo)電型MISFET(n型MISFET)，而在右側(cè)示出一個p溝道導(dǎo)電型MISFET(p型MISFET)。
如圖1中所示，根據(jù)本實(shí)施例的半導(dǎo)體器件具有一個半導(dǎo)體基片，其主要由例如單晶硅所制成的p型硅基片(在下文中簡稱為“p型基片”)所構(gòu)成。p型基片1的電路形成表面(一個主表面)的上面具有nMIS形成區(qū)(第一元件形成區(qū))1n和pMIS形成區(qū)(第二元件形成區(qū))1p，并且nMIS形成區(qū)1n通過例如淺溝槽隔離(SGI)區(qū)4與pMIS形成區(qū)1p相分離。在nMIS形成區(qū)1n中，形成一個p型阱2和n溝道導(dǎo)電型MISFET(在下文簡稱為“n型MISFET”)，而在pMIS形成區(qū)1p中形成一個n型阱區(qū)3和一個p溝道導(dǎo)電型MISFET(在下文中簡稱為“p型MISFET”)。通過在p型基片1的電路形成表面中制作一個淺溝槽，然后有選擇地把一個絕緣膜(例如，氧化硅膜)嵌入在該淺溝槽內(nèi)部而形成該淺溝槽隔離區(qū)4。本實(shí)施例的n型和p型MISFET分別具有允許電流在p型基片的平面方向上流動的水平結(jié)構(gòu)。
n型MISFET主要具有一個溝道形成區(qū)、柵絕緣膜5、柵極6、側(cè)壁襯墊9、源區(qū)和漏區(qū)。源區(qū)和漏區(qū)具有n型半導(dǎo)體區(qū)(擴(kuò)展區(qū))7和n型半導(dǎo)體區(qū)10。n型半導(dǎo)體區(qū)7被形成為與柵極6自對準(zhǔn)，而n型半導(dǎo)體區(qū)10被形成為與置于柵極6的側(cè)壁上的側(cè)壁襯墊9自對準(zhǔn)。n型半導(dǎo)體區(qū)10被形成為具有比n型半導(dǎo)體區(qū)7更高的雜質(zhì)濃度。
p型MISFET主要具有一個溝道形成區(qū)、柵絕緣膜5、柵極6、側(cè)壁襯墊9、源區(qū)和漏區(qū)。源區(qū)和漏區(qū)具有p型半導(dǎo)體區(qū)(擴(kuò)展區(qū))8和p型半導(dǎo)體區(qū)11。p型半導(dǎo)體區(qū)8被形成為與柵極6自對準(zhǔn)，而p型半導(dǎo)體區(qū)11被形成為與置于柵極6的側(cè)壁上的側(cè)壁襯墊9自對準(zhǔn)。p型半導(dǎo)體區(qū)11被形成為具有比p型半導(dǎo)體區(qū)8更高的雜質(zhì)濃度。
在每個柵極6、n型半導(dǎo)體區(qū)10和p型半導(dǎo)體區(qū)11的表面上，形成有一個硅化物層(金屬半導(dǎo)體反應(yīng)層)12，以降低電阻。硅化物層12被置于柵極6的表面上，置于每個n型半導(dǎo)體區(qū)10和p型半導(dǎo)體區(qū)11的表面上的硅化物層被形成為與置于柵極6的側(cè)壁上的側(cè)壁襯墊9自對準(zhǔn)。硅化物層12例如通過自對準(zhǔn)硅化物(Self Aligned Silicide)技術(shù)而形成。本實(shí)施例的n型和p型MISFET分別具有自對齊硅化物結(jié)構(gòu)。
在p型基片1的電路形成表面上，例如由一個氧化硅膜形成一個層間絕緣膜16。該層間絕緣膜16被形成為覆蓋p型基片1的電路形成表面。在n型MISFET和層間絕緣膜16之間例如形成作為用于在p型基片1的電路形成表面上產(chǎn)生伸張應(yīng)力的第一氮化物膜的氮化硅膜14a。在p型MISFET和層間絕緣膜16之間例如形成作為用于在p型基片1的電路形成表面上產(chǎn)生壓縮應(yīng)力的第二氮化物膜的氮化硅膜14b。在本實(shí)施例中，氮化硅膜14a被有選擇地形成在n型MISFET上，以覆蓋其柵極6，并且氮化硅膜14b被有選擇地形成在p型MISFET上，以覆蓋其柵極6。
在n型MISFET和氮化硅膜14a之間，以及在p型MISFET和氮化硅膜14b之間，形成例如由氧化硅膜所制成的絕緣膜13。該絕緣膜13被形成在p型基片1的電路形成表面上，以覆蓋每個n型和p型MISFET。
在氮化硅膜14a和層間絕緣膜16之間，形成例如由氧化硅膜所制成的絕緣膜15。該絕緣膜15有選擇地形成在氮化硅膜14a上，以覆蓋該氮化硅膜14a。
在n型半導(dǎo)體區(qū)10和p型半導(dǎo)體區(qū)11上，形成從層間絕緣膜16的表面延伸到硅化物層12的用于源極-漏極的通孔18。在用于源極-漏極的通孔18內(nèi)部，嵌入一個導(dǎo)電插塞19。該n型半導(dǎo)體區(qū)10和p型半導(dǎo)體區(qū)11分別通過硅化物層12和導(dǎo)電插塞19電連接到在層間絕緣膜16上延伸的一個互連層20。
盡管未示出，但是在柵極6上形成用于柵極的接觸孔，該孔從層間絕緣膜16的表面延伸到硅化物層12。導(dǎo)電插塞19被嵌入在該柵極接觸孔內(nèi)部。該柵極6通過柵極接觸孔內(nèi)部的硅化物層12和導(dǎo)電插塞19電連接到在層間絕緣膜16上延伸的互連層20。
使用氮化硅膜14a、14b作為阻蝕層，通過SAC(自對準(zhǔn)接觸孔)技術(shù)分別形成源極-漏極接觸孔18和柵極接觸孔。換句話說，氮化硅膜14a、14b作為用于自對準(zhǔn)接觸的絕緣膜。
這些氮化硅膜14a、14b例如通過等離子體CVD(化學(xué)汽相淀積)方法而形成。通過改變這些氮化硅膜14a、14b的形成條件(反應(yīng)氣體、氣壓、溫度、RF功率，等等)而控制要在p型基片1的電路形成表面上產(chǎn)生的應(yīng)力。在本實(shí)施例中，通過在低至300到400W范圍內(nèi)的RF功率的條件下形成氮化硅膜14a而把在p型基片1的電路形成表面上產(chǎn)生的應(yīng)力控制為伸張應(yīng)力。另一方面，通過在高達(dá)600到700W范圍內(nèi)的RF功率的條件下形成氮化硅膜14b而把在p型基片1的電路形成表面上產(chǎn)生的應(yīng)力控制為壓縮應(yīng)力。
分別通過上述方法，從大約+700至+800Mpa的伸張應(yīng)力存在于氮化硅膜14a中，并且從大約-900至-1000Mpa壓縮應(yīng)力存在于氮化硅膜14a中，從而伸張應(yīng)力出現(xiàn)在n型MISFET的溝道形成區(qū)中，并且壓縮應(yīng)力出現(xiàn)在p型MISFET的溝道形成區(qū)中，與不被氮化硅膜14a、14b所覆蓋的情況相比，導(dǎo)致使n型MISFET的漏極電流提高10至15％，以及p型MISFET的漏極電流提高15至20％。如上文所述，這些應(yīng)力被施加在與漏極電流(Id)流過溝道形成區(qū)的方向(即，柵極長度方向)相類似的方向上。
下面使用與本實(shí)施例中所用的附圖略有不同的簡化附圖和參考標(biāo)號描述在MISFET的溝道形成區(qū)中出現(xiàn)的應(yīng)力。圖3和4中所示的MISFET具有類似于本實(shí)施例的硅化物結(jié)構(gòu)。在標(biāo)號30所示的是MISFET的溝道形成區(qū)，31為漏極電流流過溝道形成區(qū)30的方向，32為被形成為與柵極6對準(zhǔn)的半導(dǎo)體區(qū)，33為被形成為與側(cè)壁襯墊9相對準(zhǔn)的半導(dǎo)體區(qū)，34為用于在溝道形成區(qū)30中產(chǎn)生應(yīng)力的薄膜，以及35a和35b分別為一個臺階部分。
如圖3和4中所示，MISFET具有置于柵極6的側(cè)壁上的側(cè)壁襯墊9，以包圍柵極6。該柵極6和側(cè)壁襯墊9從該柵極凸出，從而由它們形成臺階部分(35a、35b)。當(dāng)薄膜34形成在這樣一個結(jié)構(gòu)的MISFET上以覆蓋柵極6，從而在溝道形成區(qū)30中產(chǎn)生應(yīng)力(伸張應(yīng)力或壓縮應(yīng)力)時，應(yīng)力集中在柵極長度方向X中所存在的臺階部分35a的跟腳上，以及集中在柵極寬度方向Y中所存在的臺階部分35b的跟腳上，從而從存在于柵極長度方向X的臺階部分35a的跟腳開始在柵極長度方向上的薄膜應(yīng)力作用在溝道形成區(qū)30上，同時從存在于柵極寬度方向Y的臺階部分35b的跟腳開始在柵極寬度方向上的薄膜應(yīng)力作用在溝道形成區(qū)30上。換句話說，當(dāng)薄膜34的應(yīng)力為伸張應(yīng)力時，該伸張應(yīng)力在柵極長度方向和柵極寬度方向上出現(xiàn)在溝道形成區(qū)30中，并且當(dāng)薄膜34的應(yīng)力為壓縮應(yīng)力時，該壓縮應(yīng)力在柵極長度方向和柵極寬度方向上出現(xiàn)在溝道形成區(qū)30中。
在柵極長度方向X中的柵極6的長度遠(yuǎn)小于在該柵極寬度方向Y上的長度，從而在柵極寬度方向上的伸張應(yīng)力或壓縮應(yīng)力顯著地減小，該應(yīng)力是通過在柵極寬度方向Y上集中在臺階部分35b的跟腳處的伸張應(yīng)力或壓縮應(yīng)力而出現(xiàn)在溝道形成區(qū)30中的應(yīng)力。相應(yīng)地，在溝道形成區(qū)30中由薄膜34所產(chǎn)生的應(yīng)力可以僅僅被認(rèn)為是在柵極長度方向上的伸張應(yīng)力或壓縮應(yīng)力，換句話說，作為沿著漏極電流方向31的伸張應(yīng)力或壓縮應(yīng)力。
有報告表明，當(dāng)在柵極寬度方向上的壓縮應(yīng)力被施加到溝道形成區(qū)30上時，在p型MISFET中出現(xiàn)漏極電流的減小。對于通過薄膜34對溝道形成區(qū)30上的應(yīng)力進(jìn)行控制，可以有效地增加p型MISFET的漏極電流，由于如上文所述，作為在溝道形成區(qū)30中出現(xiàn)的應(yīng)力的在柵極寬度方向上的柵極應(yīng)力被顯著減小。因此，由薄膜34進(jìn)行溝道形成區(qū)30的應(yīng)力控制對于p場效應(yīng)晶體管來說特別有效。
由于當(dāng)薄膜應(yīng)力的開始點(diǎn)與溝道形成區(qū)30相分離時通過薄膜34的應(yīng)力而在溝道形成區(qū)30中造成的應(yīng)力減小，因此需要把薄膜應(yīng)力的開始點(diǎn)盡可能地接近于溝道形成區(qū)30。在上文所述中，應(yīng)力從由柵極6和側(cè)壁襯墊9所產(chǎn)生的臺階部分(35a、35b)的跟腳處開始。在沒有側(cè)壁襯墊9的MISFET的情況中，柵極6的每個側(cè)壁的跟腳變?yōu)楸∧?yīng)力的開始點(diǎn)。
下面根據(jù)圖5至19描述實(shí)施例1的半導(dǎo)體器件的制造方法。
首先，準(zhǔn)備由具有10Ωcm的電阻率的單晶硅所制成的p型基片1，并且在p型基片1的電路形成表面上，有選擇地形成p型阱區(qū)2和n型阱區(qū)3，如圖5中所示。
然后，如圖5中所示，一個淺溝槽隔離區(qū)4被形成在p型基片1的電路形成表面上，用于使nMIS形成區(qū)(第一元件形成區(qū))1n與pMIS形成區(qū)(第二元件形成區(qū))1p相分離的一個元件隔離區(qū)域。通過在p型基片1的電路形成表面上形成一個淺溝槽(例如，大約300[nm]深的溝槽)，通過CVD方法在p型基片1的電路形成表面上形成一個氧化硅膜作為絕緣膜，然后通過CMP(化學(xué)機(jī)械拋光)方法對該絕緣膜進(jìn)行平面化，僅僅把它保留在該淺溝槽內(nèi)，從而形成該淺溝槽隔離區(qū)4。
如圖6中所示，通過熱處理在p型基片1的電路形成表面上的nMIS形成區(qū)1n和pMIS形成區(qū)1p中形成大約2-3納米后的氧化硅膜所制成的柵極絕緣膜5。然后，通過CVD方法在p型基片1的整個電路形成表面上形成大約150至200nm厚的多晶硅膜，然后通過對該多晶硅膜進(jìn)行構(gòu)圖而形成柵極6。在淀積多晶硅膜過程中或之后，導(dǎo)入減小電阻的雜質(zhì)。
如圖6中所示，通過離子注入有選擇地把例如砷(As)這樣的雜質(zhì)導(dǎo)入到?jīng)]有柵極6的p型阱區(qū)2的區(qū)域中而形成一對n型半導(dǎo)體區(qū)(擴(kuò)展區(qū))7，隨后通過離子注入有選擇地把例如二氟化硼(BF2)這樣的雜質(zhì)導(dǎo)入到?jīng)]有柵極6的n型阱區(qū)3的一個區(qū)域中而形成一對p型半導(dǎo)體區(qū)(擴(kuò)展區(qū))8。當(dāng)pMIS形成區(qū)1p被光刻膠掩膜所覆蓋時形成n型半導(dǎo)體區(qū)7，當(dāng)nMIS形成區(qū)1n被光刻膠掩膜所覆蓋時形成p型半導(dǎo)體區(qū)8。在1-5KeV的加速能量和1至2×1015/cm2的劑量的條件下導(dǎo)入砷。在1-5KeV的加速能量和1至2×1015/cm2的劑量的條件下導(dǎo)入二氟化硼。n型半導(dǎo)體區(qū)7和p型半導(dǎo)體區(qū)8被分別形成為與柵極6相對準(zhǔn)。
在導(dǎo)入雜質(zhì)以形成半導(dǎo)體區(qū)(7，8)之后，通過熱處理激活這些半導(dǎo)體區(qū)(7，8)。
如圖6中所示，例如在柵極長度方向上具有大約50-70nm厚度的側(cè)壁襯墊9被形成在柵極6的側(cè)壁上。例如通過CVD方法在p型基片1的整個電路形成表面上形成由氧化硅膜和氮化硅膜所制成的絕緣膜而形成這些側(cè)壁襯墊9，然后使該絕緣膜受到各向異性蝕刻，例如RIE(反應(yīng)離子蝕刻)。這些側(cè)壁襯墊9被形成為與柵極6相對準(zhǔn)。
如圖6中所示，通過離子注入有選擇地把例如砷(As)這樣的雜質(zhì)導(dǎo)入到?jīng)]有柵極6的p型阱區(qū)2的區(qū)域中而形成一對n型半導(dǎo)體區(qū)10，隨后通過離子注入有選擇地把例如二氟化硼(BF2)這樣的雜質(zhì)導(dǎo)入到?jīng)]有柵極6的n型阱區(qū)3的一個區(qū)域中而形成一對p型半導(dǎo)體區(qū)11。當(dāng)pMIS形成區(qū)1p被光刻膠掩膜所覆蓋時形成n型半導(dǎo)體區(qū)10，當(dāng)nMIS形成區(qū)1n被光刻膠掩膜所覆蓋時形成p型半導(dǎo)體區(qū)11。在35-45KeV的加速能量和2至4×1015/cm2的劑量的條件下導(dǎo)入砷。在40-50KeV的加速能量和2至4×1015/cm2的劑量的條件下導(dǎo)入二氟化硼。n型半導(dǎo)體區(qū)10和p型半導(dǎo)體區(qū)11被分別形成為與側(cè)壁襯墊9相對準(zhǔn)。
在導(dǎo)入雜質(zhì)以形成半導(dǎo)體區(qū)(10，11)之后，通過熱處理激活這些半導(dǎo)體區(qū)(10，11)。
通過上述步驟，形成具有與柵極6相對準(zhǔn)的n型半導(dǎo)體區(qū)7以及與側(cè)壁襯墊9相對準(zhǔn)的n型半導(dǎo)體區(qū)10的源區(qū)和漏區(qū)；以及形成具有與柵極6相對準(zhǔn)的p型半導(dǎo)體區(qū)8以及與側(cè)壁襯墊9相對準(zhǔn)的p型半導(dǎo)體區(qū)11的源區(qū)和漏區(qū)。因此，形成水平的n型和p型MISFET。
在通過除去自然氧化膜而暴露柵極6和半體導(dǎo)區(qū)域(10，11)的表面之后，執(zhí)行濺射，以在包括這些表面的p型基片1的整個電路形成表面上形成一個鈷(Co)膜12a，如圖7中所示。然后，如圖8中所示，執(zhí)行熱處理，使得柵極6的硅(Si)與鈷膜12的Co發(fā)生反應(yīng)，從而在柵極6的表面上形成硅化物(CoSix)層12，作為金屬半導(dǎo)體反應(yīng)層；同時，使得半導(dǎo)體區(qū)(10，11)的硅(Si)與鈷膜12a的Co發(fā)生反應(yīng)，從而在半導(dǎo)體區(qū)(10，11)的表面上形成硅化物(CoSix)層12。如圖9中所示，鈷膜12a的未反應(yīng)部分被有選擇地從不形成硅化物層12的一個區(qū)域上除去，隨后通過熱處理激活硅化物層12。
通過上述步驟，被淀積在柵極6的表面上的硅化物層12和淀積在半導(dǎo)體區(qū)(10，11)上的硅化物層12被形成為與側(cè)壁襯墊9相對準(zhǔn)。因此，形成具有自對齊硅化物結(jié)構(gòu)的n型和p型MISFET。
如圖10中所示，通過CVD方法在包括n型和p型MISFET的p型基片1的整個電路形成表面上形成例如由大約5-10nm厚的氧化硅膜所制成的絕緣膜13。通過該步驟，柵極6的硅化物層12、半導(dǎo)體區(qū)(10，11)的硅化物層12以及側(cè)壁襯墊9被絕緣膜13所覆蓋。
如圖11中所示，通過等離子體CVD方法形成大約100至120nm厚的氮化硅膜14a，作為在包括n型和p型MISFET的p型基片1的整個電路形成表面上的絕緣膜。氮化硅膜14a例如在350至400W的RF功率或300至350乇的腔內(nèi)氣壓的條件下形成。
通過上述步驟，n型和p型MISFET被氮化硅膜14a所覆蓋，并且柵極6的硅化物層12、半導(dǎo)體區(qū)(10，11)和側(cè)壁襯墊9隔著絕緣膜13被氮化硅膜14a所覆蓋。
如圖12中所示，通過CVD方法在包括n型和p型MISFET的上表面的p型基片1的整個電路形成表面上形成大約50nm厚的氧化硅膜所制成的絕緣膜15。通過該步驟，氮化硅膜14a被絕緣膜15所覆蓋。
如圖13中所示，有選擇地覆蓋nMIS形成區(qū)1n(n型MISFET)的上表面的光刻膠掩膜RM1被形成在絕緣膜15上。
通過利用該光刻膠掩膜RM1作為蝕刻掩膜，通過蝕刻而順序地從pMIS形成區(qū)1p的上表面(p型MISFET的上表面)上除去絕緣膜15和氮化硅膜14a。為了除去絕緣膜15和氮化硅膜14a，分別采用濕法蝕刻和各向同性干法蝕刻方法。
通過上述步驟，氮化硅膜14a被有選擇地形成在n型MISFET上，以覆蓋其柵極6。由于按照上述方式有選擇地形成氮化硅膜14a，因此有選擇地在n型MISFET的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力。
并且通過該步驟，由于這些硅化物層12和側(cè)壁襯墊9被絕緣膜13所覆蓋，因此可以抑制在除去過程中由于過蝕刻而導(dǎo)致不可避免地腐蝕在柵極6表面上的硅化物層12、p型半導(dǎo)體區(qū)11的表面上的硅化物層12以及側(cè)壁襯墊9的情況。簡而言之，絕緣膜13作為在除去氮化硅膜14a時的阻蝕層。
如果在該步驟中沒有絕緣膜13，則由于在除去時對氮化硅膜14a的過蝕刻而出現(xiàn)問題。下面將描述這種問題。
如圖15中所示，在除去光刻膠掩膜RM1之后，通過等離子CVD方法在包括絕緣膜15的上表面的p型基片1的整個電路形成表面上形成大約100nm厚的氮化硅膜14b，作為絕緣膜。氮化硅膜14b例如在600至700W的RF功率或5至10乇的腔內(nèi)氣壓的條件下形成。
通過上述步驟，n型和p型MISFET被氮化硅膜14b所覆蓋，并且在n型MISFET上的氮化硅膜14a隔著絕緣膜15被氮化硅膜14b所覆蓋。
如圖16中所示，有選擇地覆蓋pMIS形成區(qū)1p(p型MISFET)的上表面的光刻膠掩膜RM2被形成在氮化硅膜14b上。
通過利用該光刻膠掩膜RM2作為蝕刻掩膜，通過蝕刻而從nMIS形成區(qū)1n的上表面(n型MISFET的上表面)上除去氮化硅膜14b。氮化硅膜14b被各向同性干法蝕刻方法所除去。
通過上述步驟，氮化硅膜14b被有選擇地形成在p型MISFET上，以覆蓋其柵極6。由于按照上述方式有選擇地形成氮化硅膜14b，因此有選擇地在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力。
通過該步驟，由于在n型MISFET上的氮化硅膜14a被絕緣膜15所覆蓋，因此可以抑制在除去氮化硅膜14b的過程中由于過蝕刻而導(dǎo)致除去氮化硅膜14a的不便。簡而言之，絕緣膜15作為在除去氮化硅膜14b時的阻蝕層。
在除去光刻膠掩膜RM2之后，通過等離子體CVD方法在包括如圖18中所示的n型和p型MISFET的上表面的p型基片1的整個電路形成表面上形成由氧化硅膜所制成的層間絕緣膜16，隨后通過CMP方法對層間絕緣膜16的表面進(jìn)行平面化。
如圖18中所示，例如Ar、Ge、Si、As、Sb、In或BF2這樣的雜質(zhì)17被導(dǎo)入層間絕緣膜16，以破壞層間絕緣膜16的結(jié)晶性。在該步驟中，層間絕緣膜16的應(yīng)力被釋放，因此可以抑制層間絕緣膜16的應(yīng)力對MISFET的溝道形成區(qū)的影響。當(dāng)觀察層間絕緣膜16的截面時，清楚地保留破壞的痕跡。
如圖19中所示，然后在半導(dǎo)體區(qū)(11，12)上形成從層間絕緣膜16的表面延伸到硅化物層12的源極-漏極接觸孔18。這些源極-漏極接觸孔18由SAC技術(shù)使用氮化硅膜(14a、14b)作為阻蝕層而形成。具體來說，具有用于該接觸孔的開孔圖案的光刻膠掩膜被形成在層間絕緣膜16上處于與半導(dǎo)體區(qū)(10，11)相對的位置處。利用該光刻膠掩膜作為蝕刻掩膜，通過各向異性蝕刻順序地蝕刻層間絕緣膜16、絕緣膜15、氮化硅膜(14a、14b)和絕緣膜13。在使得層間絕緣膜16和絕緣膜15對氮化硅膜(14a、14b)具有蝕刻選擇性的條件下對層間絕緣膜16和絕緣膜15進(jìn)行蝕刻。在使得氮化硅膜(14a、14b)對絕緣膜13具有蝕刻選擇性的條件下對氮化硅膜(14a、14b)進(jìn)行蝕刻。在使得絕緣膜13對硅化物層12和p型基片1具有蝕刻選擇性的條件下對絕緣膜13進(jìn)行蝕刻。在除去氮化硅膜(14a、14b)之后，絕緣膜13可能被過蝕刻。
按照與形成源極-漏極接觸孔18的方法相類似的方法，從層間絕緣膜16的表面延伸到硅化物層12的柵極接觸孔被形成在柵極6上，但是這未在圖中示出。
然后，通過在源極-漏極接觸孔18的內(nèi)部和柵極接觸孔的內(nèi)部嵌入導(dǎo)電材料，接著在層間絕緣膜16上形成互連層20而形成一個導(dǎo)電插塞19，從而可以形成如圖1中所示的結(jié)構(gòu)。
在下面，將描述本發(fā)明以及在本發(fā)明的開發(fā)過程中由本發(fā)明人所發(fā)現(xiàn)的問題。
由于在執(zhí)行各向異性干法蝕刻時沿著側(cè)壁襯墊9的側(cè)壁延伸的氮化硅膜14a看起來很厚，因此在通過各向異性干法蝕刻除去在p型MISFET上的氮化硅膜14a之后，一部分氮化硅膜14a被保留在側(cè)壁襯墊9的側(cè)壁上，如圖20中所示。如果氮化硅膜14b被形成在p型MISFET上而不除去氮化硅膜14a的部分，則氮化硅膜14b的應(yīng)力集中在由柵極6、側(cè)壁襯墊9和如圖21中所示的氮化硅膜14a的部分所形成的臺階部分35a的跟腳處，由于保留在側(cè)壁襯墊9的側(cè)壁上的氮化硅膜14a使得氮化硅膜14b的應(yīng)力開始點(diǎn)與p型MISFET的溝道形成區(qū)相分離，從而減小用于在溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的氮化硅膜14b的應(yīng)力的影響。另外，具有相反應(yīng)力作用的氮化硅膜14a被保留在側(cè)壁襯墊9的側(cè)壁上，從而進(jìn)一步減小用于在溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的氮化硅膜14b的影響。因此通過不會在臺階部分形成蝕刻剩余物的各向同性干法蝕刻而從p型MISFET有效地除去氮化硅膜14a。
但是從p型MISFET的上部除去氮化硅膜14a的各向同性干法蝕刻具有另一個問題。
為了進(jìn)行氮化硅膜的各向同性蝕刻，通常采用例如CF4和CF6這樣的氟化物氣體。在各向同性蝕刻時，氮化硅膜相對于氧化硅膜或硅化物層具有蝕刻選擇性，但是對于硅沒有蝕刻選擇性。
在氮化硅膜14a的各向同性等離子體蝕刻時，氮化硅膜14a相對于由氧化硅膜所制成的側(cè)壁襯墊9具有蝕刻選擇性，但是在除去氮化硅膜14a時，該側(cè)壁襯墊9被少量地蝕刻，從而側(cè)壁襯墊9的整體膜厚向著柵極6的方向減小。在p型半導(dǎo)體區(qū)11的表面上的硅化物層12被形成為與側(cè)壁襯墊9相對準(zhǔn)。通過在除去氮化硅膜14a時的過蝕刻而減小側(cè)壁襯墊的膜厚，不可避免地在側(cè)壁襯墊9和硅化物層12之間形成硅的暴露部分al。在氮化硅膜的各向同性等離子體蝕刻，它對硅沒有蝕刻選擇性，從而由于在除去氮化硅膜14a時的過蝕刻使得p型基片1被從暴露部分1a蝕刻，造成例如柵極6剝離這樣的問題。
在各向同性等離子體蝕刻時，氮化硅膜14a對硅化物層12具有蝕刻選擇性，但是在除去氮化硅膜14a時的過蝕刻使得硅化物層12被少量地蝕刻，并且硅化物層12的厚度減小。硅化物層12被淀積在柵極6的表面上或者p型半導(dǎo)體區(qū)11的表面上，以抑制由于MISFET的小型化而導(dǎo)致柵極電阻增加或源極-漏極電流增加。當(dāng)由于在除去氮化硅膜14a時的過蝕刻而導(dǎo)致硅化物層12的厚度減小時，不可避免地降低抑制由于MISFET的小型化所導(dǎo)致柵極電阻增加或源極-漏極電流增加的效果。
在具有自對齊硅化物結(jié)構(gòu)的p型MISFET的情況中，由于硅化物層12作為阻蝕層，因此在除去氮化硅膜14a時，在柵極6的硅化物層12下方的多晶硅膜和源極-漏極區(qū)的硅化物層12下方的p型半導(dǎo)體區(qū)11不被過蝕刻所腐蝕。在柵極6的表面上或p型半導(dǎo)體區(qū)11的表面上沒有硅化物層12的結(jié)構(gòu)的情況中，另一方面，由于蝕刻而導(dǎo)致柵極6的多晶硅膜和源極-漏極區(qū)的p型半導(dǎo)體區(qū)11的膜厚減小，導(dǎo)致柵極電阻和源極-漏極電阻的增加。柵極電阻的增加降低開關(guān)速度，并且源極-漏極電阻的增加導(dǎo)致電流驅(qū)動能力的下降。
為了從p型MISFET的上表面除去氮化硅膜14a，采用不在臺階部分形成蝕刻剩余物的各向相同性干法蝕刻是有效的，但是必須解決上述問題，以通過各向同性干法蝕刻而除去氮化硅膜14a。
本發(fā)明人的研究表明可以通過在n型和p型MISFET上形成覆蓋其柵極6的氮化硅膜14a之前，用能夠作為阻蝕層的絕緣膜至少覆蓋p型半導(dǎo)體區(qū)11的側(cè)壁襯墊的側(cè)面上的硅化物層12的端部的上表面，而克服與側(cè)壁襯墊9的厚度減小相關(guān)的問題。
可以通過在n型和p型MISFET上形成覆蓋柵極6的氮化硅膜14a之前，用能夠作為阻蝕層的絕緣膜覆蓋硅化物層12的整個表面而解決與硅化物層12的蝕刻相關(guān)的問題。
可以通過在n型和p型MISFET上形成覆蓋柵極6的氮化硅膜14a之前，用能夠作為阻蝕層的絕緣膜覆蓋柵極6的表面和p型半導(dǎo)體區(qū)11的表面而解決與沒有硅化物層12的結(jié)構(gòu)相關(guān)的問題。
作為絕緣膜，可以采用在各向同性等離子體蝕刻對氮化硅膜14a具有蝕刻選擇性的薄膜，例如氧化硅膜。
在上述實(shí)施例1中，如圖10和11中所示，在形成氮化硅膜14a之前通過CVD方法形成由氧化硅膜所制成的絕緣膜13。當(dāng)通過CVD方法(即，淀積方法)形成絕緣膜13時，在柵極6的表面上的硅化物層12、在p型半導(dǎo)體區(qū)11的表面上的硅化物層12、在p型半導(dǎo)體區(qū)11的表面上的硅化物層12的端部、存在于側(cè)壁襯墊9的側(cè)面上的所述端部、以及側(cè)壁襯墊9可以被絕緣膜13所覆蓋。
相應(yīng)地，氮化硅膜14b被從p型MISFET上除去，而絕緣膜13覆蓋柵極6表面上的硅化物層12，覆蓋p型半導(dǎo)體區(qū)11的表面上的硅化物層12，覆蓋p型半導(dǎo)體區(qū)11的表面上的硅化物層12的端部，覆蓋側(cè)壁襯墊9側(cè)面上的所述端部，以及覆蓋側(cè)壁襯墊9，從而可以同時解決與側(cè)壁襯墊9的厚度減小以及硅化物層12的蝕刻相關(guān)的問題。
如上文所述，伸張應(yīng)力和壓縮應(yīng)力被分別施加在n型MISFET的溝道形成區(qū)和p型MISFET的溝道形成區(qū)，導(dǎo)致n型MISFET和p型MISFET中的漏極電流根據(jù)作用在每個n型MISFET和p型MISFET的溝道形成區(qū)上的應(yīng)力強(qiáng)度而增加。
作用在n型MISFET和p型MISFET的溝道形成區(qū)上的應(yīng)力可以被分別控制，從而可以自由地控制n型MISFET和p型MISFET之間的漏極電流比。
n型MISFET的漏極電流和p型MISFET的漏極電流可以同時增加從而可以實(shí)現(xiàn)n型和p型MISFET的加速。
將在通過各向同性干法蝕刻從p型MISFET的上表面除去氮化硅膜14a時出現(xiàn)的與側(cè)壁襯墊9的厚度減小或硅化物層12的蝕刻相關(guān)的問題可以被克服，從而可以提供具有高成品率和高可靠性的半導(dǎo)體器件。
為了通過改變形成氮化硅膜的方法而改變薄膜應(yīng)力，可以采用下述的任何一種方法以及改變RF功率的方法。
(1)改變原料氣體。為了形成氮化硅膜14a，使用SiH4、NH3和N2，并且為了形成氮化硅膜14b，僅僅采用SiH4和N2。
(2)改變薄膜形成溫度。氮化硅膜14a的形成溫度被設(shè)置為高于氮化硅膜14b的形成溫度。
(3)改變氣壓。氮化硅膜14a的形成氣壓被設(shè)置為高于氮化硅膜14b的形成氣壓。
任何兩種或三種上述方法可以組合使用。關(guān)鍵是把氮化硅膜14a的應(yīng)力調(diào)節(jié)為伸張應(yīng)力，以及把氮化硅膜14b的應(yīng)力調(diào)節(jié)為壓縮應(yīng)力。
當(dāng)單晶片熱CVD方法被用于形成氮化硅膜時，薄膜形成氣壓越低或薄膜形成溫度越高，則可以使薄膜應(yīng)力向著伸張應(yīng)力方向發(fā)展。因此這種條件適用于氮化硅膜14a的形成。
圖24為作為本發(fā)明的實(shí)施例1的一個變型例子的半導(dǎo)體器件在其制造步驟中的截面視圖。在圖24中，n型MISFET被顯示在左側(cè)，而p型MISFET被顯示在右側(cè)。
在實(shí)施例1的描述中，在氮化硅膜14b之前形成氮化硅膜14a，但如圖24中所示，氮化硅膜14b可以在氮化硅膜14a之前形成。并且在這種情況中，伸張應(yīng)力和壓縮應(yīng)力可以被分別施加到n型MISFET和p型MISFET的溝道形成區(qū)上，從而可以同時增加n型MISFET和p型的漏極電流。
通過各向同性等離子體蝕刻，并且把絕緣膜13覆蓋在柵極6的表面上的硅化物層12、n型半導(dǎo)體區(qū)10的表面上的硅化物層、n型半導(dǎo)體區(qū)10表面上的硅化物層12的端部、在側(cè)壁襯墊9側(cè)面上的所述端部、以及側(cè)壁襯墊9，氮化硅膜14b可以從n型MISFET的上表面上除去，而不斷造成與側(cè)壁襯墊9的厚度減小或硅化物層12的蝕刻相關(guān)的問題。
在實(shí)施例1及其變型例子中，在除去氮化硅膜14a時，由氧化硅膜所制成的絕緣膜13被用作為阻蝕層，但是還可以用其它絕緣膜，只要該絕緣膜是在各向同性蝕刻時對氮化硅膜14a具有蝕刻選擇性的薄膜即可。
(實(shí)施例2)圖25為示出根據(jù)本發(fā)明實(shí)施例2的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖。
圖26A、26B和27分別為根據(jù)本發(fā)明的實(shí)施例2的在其制造步驟中的半導(dǎo)體器件的截面視圖。在圖25至27中，n型MISFET被示出在左側(cè)，而p型MISFET被示出在右側(cè)。
如圖25中所示，實(shí)施例2的半導(dǎo)體器件類似于實(shí)施例1的半導(dǎo)體器件，只是作為阻蝕層的絕緣膜13被除去。
當(dāng)如實(shí)施例1中所示保留絕緣膜13時(參見圖18)，氮化硅膜(14a、14b)的應(yīng)力集中在由柵極6、側(cè)壁襯墊9和絕緣膜13所確定的臺階部分35a的跟腳處，并且由于保留在側(cè)壁襯墊9側(cè)壁上絕緣膜13使得氮化硅膜(14a、14b)的應(yīng)力開始點(diǎn)與MISFET的溝道形成區(qū)相分離，導(dǎo)致用于在溝道形成區(qū)中產(chǎn)生應(yīng)力的氮化硅膜(14a、14b)的應(yīng)力的影響減小。因此，如果可能的話最好除去絕緣膜13。
在實(shí)施例1中，當(dāng)在氮化硅膜14b之前形成氮化硅膜14a時，在除去p型MISFET上的氮化硅膜14a的步驟中需要絕緣膜13。作為實(shí)施例1的變型例子，當(dāng)在氮化硅膜14a之前形成氮化硅膜14b時，在從n型MISFET的上表面上除去氮化硅膜14b的步驟中需要絕緣膜13。因此，除去絕緣膜13要考慮到這些步驟。
在氮化硅膜14b之前形成氮化硅膜14a時，如圖26A中所示，在形成氮化硅膜14a的步驟之前從n型MISFET的上表面上除去絕緣膜13，并且如對應(yīng)于圖13的圖26B和圖27中所示，在從p型MISFET的上表面除去氮化硅膜14a之后從p型MISFET的上表面上除去絕緣膜13。換句話說，如圖26B和27中所示，在從p型MISFET的上表面上除去絕緣膜15和氮化硅膜14a之后除去在p型MISFET上的絕緣膜13。
在氮化硅膜14a之前形成氮化硅膜14b時，在形成氮化硅膜14b的步驟之前從p型MISFET的上表面上除去絕緣膜13，并且在從n型MISFET的上表面上除去氮化硅膜14b之后，從n型MISFET的上表面上除去絕緣膜13。例如用光刻膠掩膜覆蓋p型MISFET的上表面時，執(zhí)行除去n型MISFET上的絕緣膜13，以及例如用光刻膠掩膜覆蓋n型MISFET的上表面時，執(zhí)行除去p型MISFET上的絕緣膜13。
為了從n型MISFET或p型MISFET的上表面上除去絕緣膜，需要采用不在臺階部分遺留任何剩余物的各向同性干法蝕刻。當(dāng)對由氧化硅膜所制成的絕緣膜13進(jìn)行各向同性干法蝕刻時，通常采用CF3氣體或CF4與H2的混合氣體進(jìn)行各向同性等離子體蝕刻。在該各向同性等離子體蝕刻中，絕緣膜13相對于硅或硅化物層具有足夠的蝕刻選擇性，從而p型基片1、硅化物層12、側(cè)壁襯墊9等等不被過度地蝕刻。
在實(shí)施例2中，絕緣膜13被從每個n型MISFET和p型MISFET的上表面上除去，但是可以把絕緣膜13遺留在其中一個表面上。
(實(shí)施例3)圖28為在制造步驟中根據(jù)本發(fā)明的實(shí)施例3的半導(dǎo)體器件的截面視圖。在圖28中，在左側(cè)所示的是n型MISFET，而在右側(cè)所示的是p型MISFET。
在實(shí)施例1中，在除去氮化硅膜14a時，由通過淀積方法所形成的氧化硅膜所制成的絕緣膜13被用作為阻蝕層。在實(shí)施例3中，另一方面，在除去氮化硅膜14a時，通過熱氧化方法所形成的由氧化硅膜制成的絕緣膜21被用作為阻蝕層。在形成具有自對齊硅化物結(jié)構(gòu)的n型和p型MISFET的步驟之后但在形成氮化硅膜14a、14b的步驟之前，通過熱氧化方法形成絕緣膜21。
通過熱氧化方法，可以有選擇地形成絕緣膜21，以覆蓋在柵極6的表面上的硅化物層12以及半導(dǎo)體區(qū)(10、11)的表面上的硅化物層12。因此，即使如實(shí)施例1中所示在氮化硅膜14b之前形成氮化硅膜14a或者如實(shí)施例1的變型例子所示在氮化硅膜14a之前形成氮化硅膜14b，可以抑制在通過各向同性干法蝕刻氮化硅膜(14a、14b)時所出現(xiàn)的問題。
(實(shí)施例4)圖29為在制造步驟中根據(jù)本發(fā)明實(shí)施例4的半導(dǎo)體器件的截面視圖。在圖29中，在左側(cè)所示的是n型MISFET，而在右側(cè)所示的是p型MISFET。
在實(shí)施例1中，在除去氮化硅膜14a時，通過淀積方法所形成的氧化硅膜制成的絕緣膜13被用作為阻蝕層。在實(shí)施例4中，另一方面，在除去氮化硅膜14a時使用氧化硅膜形成在側(cè)壁襯墊9的側(cè)壁上的側(cè)壁襯墊22被用作為阻蝕層。在形成具有自對齊硅化物結(jié)構(gòu)的n型和p型MISFET之后，但在形成氮化硅膜14a、14b之前形成側(cè)壁襯墊22。按照類似于形成側(cè)壁襯墊9所用的方法而形成側(cè)壁襯墊22。
通過把由氧化硅膜所制成的側(cè)壁襯墊22形成在側(cè)壁襯墊9的側(cè)壁上，在半導(dǎo)體區(qū)(10，11)的表面上的硅化物層12的端部，所述端部在側(cè)壁襯墊9的側(cè)面上，以及側(cè)壁襯墊9可以被側(cè)壁襯墊22所覆蓋，從而可以抑制在除去氮化硅膜(14a、14b)時出現(xiàn)的問題，特別是，即使如實(shí)施例1中所示在氮化硅膜14b之前形成氮化硅膜14a，或者如實(shí)施例1的變型例子所示在氮化硅膜14a之前形成氮化硅膜14b，也可以抑制與側(cè)壁襯墊的厚度減小相關(guān)的問題。
在實(shí)施例4中，在除去氮化硅膜(14a、14b)時，由氧化硅膜所制成的側(cè)壁襯墊22被用作為阻蝕層。不但氧化硅膜而且其它絕緣膜也可以被使用，只要它是對氮化硅膜(14a、14b)具有足夠的蝕刻選擇性的薄膜即可。
(實(shí)施例5)圖30A和30B示出根據(jù)本發(fā)明實(shí)施例5的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖。在圖30A和30B中，左側(cè)所示的是n型MISFET，而右側(cè)所示的是p型MISFET。
在實(shí)施例1中，本發(fā)明被用于具有自對齊硅化物結(jié)構(gòu)的互補(bǔ)MISFET的半導(dǎo)體器件。在實(shí)施例5中，另一方面，本發(fā)明被用于具有互補(bǔ)MISFET而沒有硅化物層的半導(dǎo)體器件。
如圖10A中所示，除了n型和p型MISFET的結(jié)構(gòu)之外，實(shí)施例5的半導(dǎo)體器件類似于實(shí)施例l。具體來說，實(shí)施例5的n型和p型MISFET具有這樣一種結(jié)構(gòu)，其在柵極的表面上和半導(dǎo)體區(qū)(10，11)的表面上沒有硅化物層。
除了形成硅化物層的步驟之外，采用類似于實(shí)施例1中所用的方法形成實(shí)施例5的半導(dǎo)體器件。
在通過各向異性的干法蝕刻從p型MISFET的上表面除去氮化硅膜14a時，當(dāng)p型MISFET具有實(shí)施例1中的自對齊硅化物結(jié)構(gòu)時，硅化物層12作為阻蝕層，這樣可以避免由于過蝕刻而導(dǎo)致在源-漏區(qū)中在柵極6的硅化物層12下方的多晶硅膜被蝕刻或者12下方的p型半導(dǎo)體區(qū)11被蝕刻。當(dāng)p型MISFET具有在柵極6的表面上或p型半導(dǎo)體區(qū)的表面上沒有硅化物層12的一種結(jié)構(gòu)時，源-漏區(qū)中的柵極6或11的多晶硅膜不可避免地被蝕刻，如圖23中所示。
這個問題可以通過在形成氮化硅膜14a之前用作為阻蝕層的絕緣膜13覆蓋柵極6和p型半導(dǎo)體區(qū)11的上表面。
在實(shí)施例5中，絕緣膜13被用作為一個阻蝕層。該絕緣膜13通過淀積方法而形成。該淀積方法能夠同時用絕緣膜13覆蓋柵極6和p型半導(dǎo)體區(qū)11的上表面，這樣可以同時抑制柵極6和p型半導(dǎo)體區(qū)11的蝕刻。
在實(shí)施例5中，在氮化硅膜14b之前形成氮化硅膜14a。即使在氮化硅膜14a之前形成氮化硅膜14b也可以獲得類似的效果。
在實(shí)施例5中，絕緣膜13被用作為一個阻蝕層，但是即使通過熱氧化方法所形成的絕緣膜21被作用為一個阻蝕層，也可以獲得類似的效果。并且，在該實(shí)施例5中，作為阻蝕層的絕緣膜13不被除去，但是如圖30B中所示的實(shí)施例2，它可以被除去。
沒有硅化物層的實(shí)施例5的MISFET例如與具有硅化物層的任何一個實(shí)施例1至4一同形成在一個基片上，從而構(gòu)成減小源區(qū)或漏區(qū)和基片之間的(結(jié))泄漏電流所需的一個MISFET和電路。具體來說，需要減小結(jié)泄漏電流的MISFET由不具有硅化物層的實(shí)施例5的MISFET所構(gòu)成，并且需要高速操作的MISFET由具有硅化物層的實(shí)施例1至4之一的MISFET所構(gòu)成，從而可以實(shí)現(xiàn)功耗的減小和高速操作。
絕緣膜13可以在一個步驟中淀積在沒有硅化物層的MISFET和具有硅化物層的MISFET上，可以制造低功耗和高速操作的半導(dǎo)體器件，而不增加制造步驟的數(shù)目。
當(dāng)具有硅化物層的MISFET和沒有硅化物層的MISFET形成在一個基片上時，前一個MISFET如圖25中所示可以具有無作為阻蝕層的絕緣膜13，而后一個MISFET如圖30A所示具有作為阻蝕層的絕緣膜13。
在上述情況中，當(dāng)從具有硅化物層的MISFET的上表面上除去絕緣膜13時的時間根據(jù)首先形成哪一個薄膜而變化，該薄膜為用于在具有硅化物層的MISFET的溝道形成區(qū)中產(chǎn)生應(yīng)力的第一薄膜或者用于在沒有硅化物層的MISFET的溝道形成區(qū)中產(chǎn)生應(yīng)力的第二薄膜。例如，假設(shè)具有硅化物層的MISFET為n型，并且沒有硅化物層的MISFET為p型，當(dāng)首先形成第一薄膜(氮化硅膜14a)時，在形成氮化硅膜14a之前有選擇地除去具有硅化物層的MISFET上的絕緣膜13，如圖26中所示(在右側(cè)上的p型MISFET被沒有硅化物層的p型MISFET所代替之后，參見該圖)。另一方面，當(dāng)首先形成第二薄膜(氮化硅膜14b)時，在有選擇地從具有硅化物層的MISFET的上表面上除去氮化硅膜14b之后但是在形成氮化硅膜14a之前，有選擇地除去具有硅化物層的MISFET上方的絕緣膜13。當(dāng)具有硅化物層的MISFET為p型，并且沒有硅化物層的MISFET為n型時，按照類似的方式有選擇地從具有硅化物層的MISFET的上表面上除去絕緣膜13。當(dāng)具有硅化物層的MISFET和沒有硅化物層的MISFET形成在相同的基片上時，可以省略作為阻蝕層的絕緣膜，在具有硅化物層的MISFET的情況中如圖25中所示，在沒有硅化物層的MISFET的情況中如圖30B所示。通過使具有硅化物層的MISFET和沒有硅化物層的MISFET同樣執(zhí)行除去絕緣膜13的步驟，可以通過與實(shí)施例2相同數(shù)目的步驟執(zhí)行絕緣膜的除去步驟，從而可以減少除去步驟的數(shù)目。
(實(shí)施例6)圖31為示出根據(jù)本發(fā)明實(shí)施例6的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖。圖32至35分別為在制造步驟中根據(jù)本發(fā)明實(shí)施例6的半導(dǎo)體器件的截面視圖。在圖31至35中，在左側(cè)示出的是n型MISFET，在右側(cè)示出的是p型MISFET。
在實(shí)施例6中，用于在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的薄膜疊加在用于在n型MISFET的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的薄膜上，從而增加每個n型和p型MISFET的漏極電流。
如圖31中所示，n型和p型MISFET分別被氮化硅膜14a所覆蓋，并且p型MISFET被氮化硅膜14b所覆蓋。換句話說，僅僅氮化硅膜14a存在于n型MISFET上，并且氮化硅膜14a、14b存在于p型MISFET上。
由于僅僅氮化硅膜14a存在于n型MISFET上，因此僅僅氮化硅膜14a的伸張應(yīng)力被施加到n型MISFET的溝道形成區(qū)，而由于氮化硅膜14a、14b都存在于p型MISFET上，因此氮化硅膜14a的伸張應(yīng)力和氮化硅膜14b的壓縮應(yīng)力都被施加到p型MISFET的溝道形成區(qū)上。相應(yīng)地，可以通過使用至少具有絕對值比氮化硅膜14a的伸張應(yīng)力更大的壓縮應(yīng)力的氮化硅膜14b來在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力。
在實(shí)施例6中，具有壓縮應(yīng)力的氮化硅膜14b形成在具有伸張應(yīng)力的氮化硅膜14a上，從而在氮化硅膜14a中薄膜應(yīng)力的開始點(diǎn)到p型MISFET的溝道形成區(qū)的距離比氮化硅膜14b更大。在這種情況中，最好使用具有絕對值為至少兩倍于氮化硅膜14a伸張應(yīng)力的壓縮應(yīng)力的氮化硅膜14b。
下面根據(jù)圖32至35描述根據(jù)實(shí)施例6的半導(dǎo)體器件的制造處理。
如圖32中所示，按照類似于實(shí)施例1的方式形成具有自對齊硅化物結(jié)構(gòu)的n型和p型MISFET。
如圖33中所示，通過等離子體CVD方法在包括n型和p型MISFET的上表面的p型基片1的整個電路形成表面上形成大約100至120nm厚度的氮化硅膜14a。例如在350至400W的RF功率范圍的條件下形成該氮化硅膜14a。
如圖34中所示，通過CVD方法在包括n型和p型MISFET的上表面的p型基片1的整個表面上形成例如大約50nm厚的氧化硅膜，隨后通過等離子體CVD方法在包括n型和p型MISFET的上表面的p型基片1的整個表面上形成大約100至200nm厚的氮化硅膜14b。例如在600至700W的RF功率范圍的條件下形成該氮化硅膜14b。
在上述步驟中，形成具有絕對值至少大于氮化硅膜14a的伸張應(yīng)力的壓縮應(yīng)力的氮化硅膜14b，已在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力。在本實(shí)施例中，氮化硅膜14b被形成為具有至少絕對值為氮化硅膜14a的伸張應(yīng)力的兩倍的壓縮應(yīng)力。
在氮化硅膜14b上，形成光刻膠掩膜RM3，以有選擇地覆蓋p型MISFET的上表面，隨后以該光刻膠掩膜RM3作為蝕刻掩膜進(jìn)行蝕刻，以除去n型MISFET上的氮化硅膜14b，如圖35中所示。通過各向同性干法蝕刻除去氮化硅膜14b。
然后，除去光刻膠掩膜RM3，以得出圖31中所示的結(jié)構(gòu)。
如上文所述，可以通過在n型和p型MISFET上形成氮化硅膜14a然后有選擇地在p型MISFET上形成具有絕對值大于氮化硅膜14a的伸張應(yīng)力的壓縮應(yīng)力的氮化硅膜14b，而在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力。按照這種方式，可以同時增加n型MISFET和p型MISFET的漏極電流。
在實(shí)施例6中，由于p型MISFET上的氮化硅膜14a不被除去，因此不需要形成如實(shí)施例1中所述的作為阻蝕層的絕緣膜13。與實(shí)施例1相比，可以減少制造步驟的數(shù)目。
在該實(shí)施例6中，在形成覆蓋n型和p型MISFET的氮化硅膜14a之后接著形成僅僅覆蓋p型MISFET的上表面的氮化硅膜14b。僅僅覆蓋p型MISFET的上表面的氮化硅膜14b可以在形成覆蓋n型和p型MISFET的上表面的氮化硅膜14a形成之前形成。但是，在這種情況中，與實(shí)施例1中相同，在除去氮化硅膜14b時需要作為阻蝕層的絕緣膜。
圖36為示出作為本發(fā)明的實(shí)施例6的一個變型例子的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖。在圖36中，n型MISFET被示出在左側(cè)，而p型MISFET被示出在右側(cè)。
在實(shí)施例6中，通過在n型和p型MISFET上形成具有伸張應(yīng)力的氮化硅膜14a，然后在p型MISFET上有選擇地形成具有絕對值大于氮化硅膜14a的伸張應(yīng)力的壓縮壓力的氮化硅膜14b，而同時增加n型和p型MISFET的漏極電流。如圖36中所示，在n型和p型MISFET上形成具有壓縮應(yīng)力的氮化硅膜14b之后，可以有選擇地在n型MISFET上形成具有絕對值大于氮化硅膜14b的壓縮應(yīng)力的伸張應(yīng)力的氮化硅膜14a。在這種情況中，可以同時增加n型MISFET和p型MISFET的漏極電流。
在圖36中，形成覆蓋n型和p型MISFET的上表面的氮化硅膜14b之后接著形成僅僅覆蓋n型MISFET的上表面的氮化硅膜14a。僅僅覆蓋n型MISFET的上表面的氮化硅膜14a可以在形成覆蓋n型和p型MISFET的上表面的氮化硅膜14b之前形成。但是，在這種情況中，與實(shí)施例1相同，在除去氮化硅膜14b時需要作為阻蝕層的絕緣膜。
圖37為示出根據(jù)本發(fā)明實(shí)施例7的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖。圖38和39分別為在制造步驟中根據(jù)本發(fā)明實(shí)施例7的半導(dǎo)體器件的截面視圖。在圖37至39中，一個n型MISFET被示出在左側(cè)，一個p型MISFET被示出在右側(cè)。
該實(shí)施例7針對于通過使用一個氮化硅膜增加n型和p型MISFET的漏極電流。
如圖37中所示，n型和p型MISFET被氮化硅膜24所覆蓋。該氮化硅膜24具有兩個部分，即用于在n型MISFET的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的第一部分24a，和用于在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的第二部分24b。第一部分24a形成在n型MISFET上，以覆蓋其柵極6，并且第二部分24b形成在p型MISFET上，以覆蓋其柵極6。第二部分24b的Si和N的濃度高于第一部分24a。下面將根據(jù)圖38和37描述該實(shí)施例7的半導(dǎo)體器件的制造工藝。
在按照類似于實(shí)施例1的方式形成具有自對齊硅化物結(jié)構(gòu)的n型和p型MISFET之后，通過等離子體CVD方法在包括n型和p型MISFET的上表面的p型基片1的整個電路形成表面上形成用于在n型MISFET的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的氮化硅膜24，如圖38中所示。例如在從350至400W的RF的功率范圍內(nèi)的條件下形成氮化硅膜24。
覆蓋n型MISFET并且在p型MISFET上具有開孔的光刻膠掩膜RM4被形成在氮化硅膜24上。利用光刻膠掩膜RM4作為掩膜，如圖39中所示，通過離子注入方法把Si和N導(dǎo)入從光刻膠掩膜RM4暴露出來的氮化硅膜24中(注入到p型MISFET上的氮化硅膜24中)。為了實(shí)現(xiàn)均勻地在薄膜的深度方向上導(dǎo)入這些元素，在使得大約該薄膜厚度一半的深度方向上具有該元素的峰值(Rp)的加速能量和1×1015/cm2的劑量進(jìn)行該離子注入。
通過上述步驟，形成具有第一部分24a和元素濃度高于第一部分24a的第二部分24b的氮化硅膜24。
在除去光刻膠掩膜RM4后，通過熱處理激活氮化硅膜24的第二部分24b。
通過該步驟，氮化硅膜24的第二部分24b受到體積膨脹，并且轉(zhuǎn)變?yōu)樵趐型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的薄膜。結(jié)果，如圖37中所示，氮化硅膜24具有用于在n型MISFET的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的第一部分24a和用于在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的第二部分24b。
通過形成具有上述結(jié)構(gòu)的氮化硅膜24，在實(shí)施例7中也可以同時增加n型MISFET和p型MISFET的漏極電流。
另外，在實(shí)施例7中，在p型MISFET上的氮化硅膜24不被除去，從而不需要象實(shí)施例1那樣形成作為阻蝕層的絕緣膜13。因此，與實(shí)施例1相比可以減小制造步驟數(shù)目。
另外，在實(shí)施例7中，可以通過一個氮化硅膜24同時控制n型和p型MISFET的漏極電流增加，使得僅僅需要執(zhí)行一次用氮化硅膜進(jìn)行覆蓋的步驟。與實(shí)施例1相比，可以省略用氮化硅膜執(zhí)行覆蓋的步驟和除去該氮化硅膜的步驟，從而簡化制造步驟。
圖40為示出在制造步驟中根據(jù)本發(fā)明實(shí)施例7的一個變型例子的半導(dǎo)體器件的截面視圖。
在實(shí)施例7中，Si和N元素被垂直地導(dǎo)入到p型基片1中。如圖40中所示，它們可以被傾斜地導(dǎo)入到p型基片1中。在這種情況中，該元素也可以導(dǎo)入到覆蓋側(cè)壁襯墊9的側(cè)壁的氮化硅膜24的柵極側(cè)壁部分(臺階部分)中，這導(dǎo)致提高壓縮應(yīng)力產(chǎn)生效果。
(實(shí)施例8)圖41為示出根據(jù)本發(fā)明實(shí)施例8的半導(dǎo)體器件的大體結(jié)構(gòu)的截面視圖。
在實(shí)施例8中，本發(fā)明被用于具有垂直雙柵極結(jié)構(gòu)的互補(bǔ)MISFET的半導(dǎo)體器件。
如圖41中所示，實(shí)施例8的半導(dǎo)體器件主要包括具有SOI(絕緣體上硅)結(jié)構(gòu)的半導(dǎo)體基片(在下文中簡稱為“基片”)。該基片40例如具有半導(dǎo)體層40a、淀積在半導(dǎo)體層40a上的絕緣層40b、以及淀積在絕緣層40b上的半導(dǎo)體層40c。半導(dǎo)體層40a和40c例如分別由單晶硅所形成，而絕緣層40b例如由氧化硅所形成。
半導(dǎo)體層40c被分為多個元件形成部分。每個元件形成部分具有一個n型MISFET或p型MISFET。在要形成n型MISFET的半導(dǎo)體層40c中，淀積p型阱區(qū)2，而在要形成p型MISFET的半導(dǎo)體層40c中淀積n型阱區(qū)8。每個半導(dǎo)體層40c被置于絕緣膜40b上的絕緣膜41所包圍，從而它們被分離和電絕緣。
該實(shí)施例8的n型和p型MISFET具有雙柵極結(jié)構(gòu)，其中要被用作為溝道形成區(qū)的半導(dǎo)體層40c在基片40的平面方向上(表面方向)被兩個柵極6所夾住。另外，n型和p型MISFET具有允許漏極電流在基片40的厚度方向上流動的垂直結(jié)構(gòu)。
用于在n型MISFET的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的氮化硅膜14a形成在n型MISFET上，以覆蓋這兩個柵極6，并且用于在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的氮化硅膜14b形成在p型MISFET上，以覆蓋這兩個柵極6。
在實(shí)施例8中，n型和p型MISFET具有雙柵極結(jié)構(gòu)，其中要被用作為溝道形成區(qū)的半導(dǎo)體層40c在基片40的平面方向上被兩個柵極6所夾住，其把由氮化硅膜所造成的應(yīng)力的影響加倍，并且與常規(guī)具有單柵極結(jié)構(gòu)的類型相比提高漏極電流增加比率。
(實(shí)施例9)圖42為示出根據(jù)本發(fā)明實(shí)施例9的半導(dǎo)體器件的大體結(jié)構(gòu)的平面視圖，并且圖43為沿著圖42的線A-A截取的截面視圖。
在實(shí)施例9中，本發(fā)明被應(yīng)用于具有水平雙柵極結(jié)構(gòu)的互補(bǔ)MISFET的半導(dǎo)體器件。
如圖42至43中所示，實(shí)施例9的n型和p型MISFET具有雙柵極結(jié)構(gòu)，其中要被用作為溝道形成區(qū)的半導(dǎo)體層40c在基片40的平面方向上被兩個柵極6所夾住。n型和p型MISFET具有允許漏極電流在基片40的平面方向上流動的水平結(jié)構(gòu)。
用于在n型MISFET的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的氮化硅膜14a形成在n型MISFET上，以覆蓋這兩個柵極6，并且用于在p型MISFET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的氮化硅膜14b形成在p型MISFET上，以覆蓋這兩個柵極6。
在實(shí)施例9中，n型和p型MISFET具有雙柵極結(jié)構(gòu)，其中要被用作為溝道形成區(qū)的半導(dǎo)體層40c在基片40的平面方向上被兩個柵極6所夾住，其把由氮化硅膜所造成的應(yīng)力的影響加倍，并且與常規(guī)具有單柵極結(jié)構(gòu)的類型相比提高漏極電流增加比率。
(實(shí)施例10)圖44為示出根據(jù)本發(fā)明實(shí)施例10的半導(dǎo)體器件的大體結(jié)構(gòu)的平面視圖。
在實(shí)施例10中，本發(fā)明被應(yīng)用于具有水平雙柵極結(jié)構(gòu)的互補(bǔ)MISFET的半導(dǎo)體器件。
如圖44中所示，實(shí)施例10主要由p型基片1所構(gòu)成。在p型基片1的主表面上，淀積半導(dǎo)體層42。半導(dǎo)體層42被分為多個元件形成部分，每個部分具有一個n型MISFET或p型MISFET。在要形成n型MISFET的半導(dǎo)體層42中，淀積p型阱區(qū)2，而在要形成p型MISFET的半導(dǎo)體層42中淀積n型阱區(qū)3。每個半導(dǎo)體層42被置于p型基片1上的絕緣膜41所包圍，從而它們被分離和電絕緣。
該實(shí)施例10的n型和p型MISFET具有雙柵極結(jié)構(gòu)，其中要被用作為溝道形成區(qū)的半導(dǎo)體層42在p型基片1的厚度方向上被兩個柵極6所夾住。另外，n型和p型MISFET具有允許漏極電流在基片40的厚度方向上流動的垂直結(jié)構(gòu)。
n型MISFET在p型基片1的厚度方向上被用于在其溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的兩個氮化硅膜14a所夾住。一個氮化硅膜14a置于p型基片1和n型MISFET之間，而另一個氮化硅膜14a被設(shè)置為覆蓋n型MISFET的上表面。
p型MISFET在p型基片1的厚度方向上被用于在其溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的兩個氮化硅膜14b所夾住。一個氮化硅膜14b置于p型基片1和p型MISFET之間，而另一個氮化硅膜14b被設(shè)置為覆蓋p型MISFET的上表面。
在實(shí)施例10中，n型和p型MISFET具有雙柵極結(jié)構(gòu)，其中要被用作為溝道形成區(qū)的半導(dǎo)體層40c在基片40的深度方向上被兩個柵極6所夾住。另外，用兩個氮化硅膜進(jìn)行覆蓋把由氮化硅膜所造成的應(yīng)力的影響加倍，并且與常規(guī)具有單柵極結(jié)構(gòu)的類型相比提高漏極電流增加比率。
在上文中根據(jù)實(shí)施例而具體地描述由本發(fā)明人所做出的發(fā)明。不用說，本發(fā)明不限于這些實(shí)施例，并且它可以在不脫離本發(fā)明的中心思想的一定范圍內(nèi)改變。
例如，把本發(fā)明的結(jié)構(gòu)應(yīng)用于具有例如SRAM(靜態(tài)隨機(jī)存取存儲器)、DRAM(動態(tài)隨機(jī)存取存儲器)和快速存儲器這樣的存儲器系統(tǒng)的產(chǎn)品的至少該存儲器系統(tǒng)的外圍電路或邏輯電路，可以獲得高性能的存儲器產(chǎn)品。
下面將描述由本申請所公開的發(fā)明所獲得的優(yōu)點(diǎn)。
本發(fā)明可以增加n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的漏極電流(提高電流驅(qū)動能力)。
本發(fā)明可以自由地設(shè)置n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管之間的漏極電流比率。
權(quán)利要求
1.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋所述晶體管的柵極，并且用一個絕緣膜覆蓋所述p溝道導(dǎo)電型場效應(yīng)晶體管的柵極和所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域；(b)通過蝕刻有選擇地從所述p溝道導(dǎo)電型場效應(yīng)晶體管的上表面除去所述第一絕緣膜；(c)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和所述p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，用于在所述p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋所述晶體管的柵極；以及(d)有選擇地除去在n溝道導(dǎo)電型場效應(yīng)晶體管上的第二絕緣膜。
2.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在所述p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋所述晶體管的柵極，并且用一個絕緣膜覆蓋所述n溝道導(dǎo)電型場效應(yīng)晶體管的柵極和所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域；(b)通過蝕刻有選擇地從所述n溝道導(dǎo)電型場效應(yīng)晶體管的上表面除去第一絕緣膜；(c)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和所述p溝道導(dǎo)電型場效應(yīng)晶體管上有選擇地形成第二絕緣膜，用于在所述n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋該晶體管的柵極；以及(d)有選擇地從所述p溝道導(dǎo)電型場效應(yīng)晶體管的上表面除去所述第二絕緣膜。
3.根據(jù)權(quán)利要求1所述的方法，其中覆蓋所述半導(dǎo)體區(qū)域的絕緣膜包括形成在每個所述柵極的側(cè)壁上的側(cè)壁襯墊和覆蓋該側(cè)壁襯墊的淀積膜。
4.根據(jù)權(quán)利要求1所述的方法，其中覆蓋所述半導(dǎo)體區(qū)的絕緣膜包括形成在每個所述柵極的側(cè)壁上的側(cè)壁襯墊以及覆蓋所述側(cè)壁襯墊的淀積膜；以及在所述半導(dǎo)體區(qū)域的表面上，按照與側(cè)壁襯墊相對準(zhǔn)的方式淀積一個金屬半導(dǎo)體反應(yīng)層。
5.根據(jù)權(quán)利要求1所述的方法，其中覆蓋所述半導(dǎo)體區(qū)域的絕緣膜包括形成在每個所述柵極的側(cè)壁上的側(cè)壁襯墊以及形成在所述側(cè)壁襯墊和所述元件隔離區(qū)之間的熱氧化膜。
6.根據(jù)權(quán)利要求1所述的方法，其中覆蓋所述半導(dǎo)體區(qū)域的絕緣膜包括形成在每個所述柵極的側(cè)壁上的側(cè)壁襯墊以及形成在所述側(cè)壁襯墊和所述元件隔離區(qū)之間的熱氧化膜；以及在該半導(dǎo)體區(qū)域的表面上，按照與所述側(cè)壁襯墊相對準(zhǔn)的方式淀積一個金屬半導(dǎo)體反應(yīng)層。
7.根據(jù)權(quán)利要求1所述的方法，其中所述步驟(b)通過各向異性蝕刻方法而執(zhí)行。
8.根據(jù)權(quán)利要求1所述的方法，其中所述步驟(d)通過各向異性蝕刻方法而執(zhí)行。
9.根據(jù)權(quán)利要求1所述的方法，其中其中所述第一和第二絕緣膜分別為由氮化硅膜所制成的用于自對準(zhǔn)的絕緣膜。
10.根據(jù)權(quán)利要求1所述的方法，其中在所述步驟(a)之后但是在所述步驟(b)之前進(jìn)一步包括在所述第一絕緣膜上形成一個絕緣膜的步驟；所述步驟(b)包括有選擇地從所述p溝道導(dǎo)電型場效應(yīng)晶體管的上表面上除去所述絕緣膜的步驟。
11.根據(jù)權(quán)利要求1所述的方法，其中覆蓋所述半導(dǎo)體區(qū)域的絕緣膜包括形成在每個所述柵極上的側(cè)壁襯墊和被形成為覆蓋所述側(cè)壁襯墊的淀積膜，以及其中所述方法進(jìn)一步包括在所述步驟(b)之后但是在所述步驟(c)之前除去在所述p溝道導(dǎo)電型場效應(yīng)晶體管的側(cè)面上的所述淀積膜的步驟。
12.根據(jù)權(quán)利要求1所述的方法，其中覆蓋所述半導(dǎo)體區(qū)域的絕緣膜包括形成在每個所述柵極上的側(cè)壁襯墊和被形成為覆蓋所述側(cè)壁襯墊的淀積膜，以及其中所述方法進(jìn)一步包括在形成所述淀積膜的步驟之后但是在所述步驟(a)之前除去在所述n溝道導(dǎo)電型場效應(yīng)晶體管的側(cè)面上的所述淀積膜的步驟。
13.根據(jù)權(quán)利要求2所述的方法，其中在所述步驟(a)之后但是在所述步驟(b)之前進(jìn)一步包括在所述第一絕緣膜上形成一個絕緣膜的步驟；所述步驟(b)包括有選擇地從所述n溝道導(dǎo)電型場效應(yīng)晶體管的上表面上除去所述絕緣膜的步驟。
14.根據(jù)權(quán)利要求2所述的方法，其中覆蓋所述半導(dǎo)體區(qū)域的絕緣膜包括形成在每個所述柵極上的側(cè)壁襯墊和被形成為覆蓋所述側(cè)壁襯墊的淀積膜，以及其中所述方法進(jìn)一步包括在所述步驟(b)之后但是在所述步驟(c)之前除去在所述n溝道導(dǎo)電型場效應(yīng)晶體管的側(cè)面上的所述淀積膜的步驟。
15.根據(jù)權(quán)利要求2所述的方法，其中覆蓋所述半導(dǎo)體區(qū)域的絕緣膜包括形成在每個所述柵極上的側(cè)壁襯墊和被形成為覆蓋所述側(cè)壁襯墊的淀積膜，以及其中所述方法進(jìn)一步包括在形成所述淀積膜的步驟之后但是在所述步驟(a)之前除去在所述p溝道導(dǎo)電型場效應(yīng)晶體管的側(cè)面上的所述淀積膜的步驟。
16.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的每個柵極與所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域上形成與每個所述柵極相對準(zhǔn)的第一側(cè)壁襯墊；(b)在該半導(dǎo)體區(qū)域的表面上，按照與第一側(cè)壁襯墊相對準(zhǔn)的方式形成一個金屬半導(dǎo)體反應(yīng)層；(c)在所述金屬半導(dǎo)體反應(yīng)層上，按照與所述第一側(cè)壁襯墊相對準(zhǔn)的方式形成第二側(cè)壁襯墊；(d)在所述n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在所述n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋該晶體管的柵極；(e)通過蝕刻有選擇地從所述p溝道導(dǎo)電型場效應(yīng)晶體管的上表面上除去第一絕緣膜；(f)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和所述p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，用于在所述p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋所述晶體管的柵極；以及(g)有選擇地除去在所述n溝道導(dǎo)電型場效應(yīng)晶體管上的所述第二絕緣膜。
17.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的每個柵極與半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域上形成與每個所述柵極相對準(zhǔn)的第一側(cè)壁襯墊；(b)在所述半導(dǎo)體區(qū)域的表面上，按照與所述第一側(cè)壁襯墊相對準(zhǔn)的方式形成一個金屬半導(dǎo)體反應(yīng)層；(c)在所述金屬半導(dǎo)體反應(yīng)層上，按照與所述第一側(cè)壁襯墊相對準(zhǔn)的方式形成第二側(cè)壁襯墊；(d)在所述n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在所述p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋所述晶體管的柵極；(e)通過蝕刻有選擇地從所述n溝道導(dǎo)電型場效應(yīng)晶體管的表面上除去第一絕緣膜；(f)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和所述p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，用于在所述n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋所述晶體管的柵極；以及(g)有選擇地除去在p溝道導(dǎo)電型場效應(yīng)晶體管上的所述第二絕緣膜。
18.根據(jù)權(quán)利要求16所述的方法，其中所述步驟(e)通過各向異性蝕刻方法而執(zhí)行。
19.根據(jù)權(quán)利要求16所述的方法，其中其中所述第一和第二絕緣膜分別為由氮化硅膜所制成的用于自對準(zhǔn)接觸的絕緣膜。
20.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成具有的伸張應(yīng)力的第一絕緣膜，以覆蓋所述晶體管的柵極；(b)在所述n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，其具有絕對值大于所述第一絕緣膜的伸張應(yīng)力的壓縮應(yīng)力，以覆蓋所述晶體管的柵極；以及(c)通過蝕刻有選擇地從所述n溝道導(dǎo)電型場效應(yīng)晶體管的上表面除去第二絕緣膜。
21.根據(jù)權(quán)利要求20所述的方法，其中其中所述第二絕緣膜的壓縮應(yīng)力至少為所述第一絕緣膜的伸張應(yīng)力的兩倍。
22.根據(jù)權(quán)利要求20所述的方法，其中所述步驟(c)通過各向異性蝕刻而實(shí)現(xiàn)。
23.根據(jù)權(quán)利要求20所述的方法，其中所述步驟(a)在所述步驟(b)之前執(zhí)行。
24.根據(jù)權(quán)利要求20所述的方法，其中所述第一和第二絕緣膜是由氮化硅膜所制成的用于自對準(zhǔn)接觸的絕緣膜。
25.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成具有的壓縮應(yīng)力的第一絕緣膜，以覆蓋每個晶體管的柵極；(b)在所述n溝道導(dǎo)電型和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第二絕緣膜，其具有絕對值大于第一絕緣膜的壓縮應(yīng)力的伸張應(yīng)力，以覆蓋所述晶體管的柵極；以及(c)通過蝕刻有選擇地從所述p溝道導(dǎo)電型場效應(yīng)晶體管的上表面上除去第二絕緣膜。
26.根據(jù)權(quán)利要求25所述的方法，其中其中所述第二絕緣膜的伸張應(yīng)力至少為所述第一絕緣膜的壓縮應(yīng)力的兩倍。
27.根據(jù)權(quán)利要求25所述的方法，其中所述步驟(c)通過各向異性蝕刻而實(shí)現(xiàn)。
28.根據(jù)權(quán)利要求25所述的方法，其中所述步驟(a)在所述步驟(b)之前執(zhí)行。
29.根據(jù)權(quán)利要求25所述的方法，其中所述第一和第二絕緣膜是由氮化硅膜所制成的用于自對準(zhǔn)接觸的絕緣膜。
30.一種具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件，其中包括具有伸張應(yīng)力的第一絕緣膜，其在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成，以覆蓋晶體管的柵極，以及具有壓縮應(yīng)力的第二絕緣膜，該壓縮應(yīng)力的絕對值大于所述第一絕緣膜的伸張應(yīng)力的絕對值，并且形成在所述p溝道導(dǎo)電型場效應(yīng)晶體管上，以有選擇地覆蓋其柵極。
31.根據(jù)權(quán)利要求30所述的半導(dǎo)體器件，其中所述第二絕緣膜的壓縮應(yīng)力至少為第一絕緣膜的伸張應(yīng)力的兩倍。
32.一種具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件，其中包括具有壓縮應(yīng)力的第一絕緣膜，其在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成，以覆蓋晶體管的柵極，以及具有伸張應(yīng)力的第二絕緣膜，該伸張應(yīng)力的絕對值大于所述第一絕緣膜的壓縮應(yīng)力的絕對值，并且形成在所述n溝道導(dǎo)電型場效應(yīng)晶體管上，以有選擇地覆蓋其柵極。
33.根據(jù)權(quán)利要求32所述的半導(dǎo)體器件，其中所述第二絕緣膜的伸張應(yīng)力至少為第一絕緣膜的壓縮應(yīng)力的兩倍。
34.根據(jù)權(quán)利要求30所述的半導(dǎo)體器件，其中所述第一和第二絕緣膜為氮化硅膜。
35.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成具有伸張應(yīng)力的第一絕緣膜，以覆蓋晶體管的柵極，以及把一種元素導(dǎo)入到所述p溝道導(dǎo)電型場效應(yīng)晶體管上的所述絕緣膜，從而把所述絕緣膜轉(zhuǎn)換為能夠在所述p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的薄膜。
36.根據(jù)權(quán)利要求35所述的方法，其中該元素與包含在絕緣膜中的元素相同。
37.根據(jù)權(quán)利要求35所述的方法，其中所述轉(zhuǎn)換是通過在導(dǎo)入所述元素之后進(jìn)行熱處理以造成所述表薄膜的體積膨脹而實(shí)現(xiàn)的。
38.根據(jù)權(quán)利要求35所述的方法，其中所述絕緣膜是由氮化硅膜所制成用于自對準(zhǔn)接觸的絕緣膜。
39.一種具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件，其中包括形成在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上的薄膜，以覆蓋其柵極，所述薄膜具有用于在n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力的薄膜應(yīng)力的第一部分，以及用于在p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力的第二部分，以及所述薄膜的第二部分具有比所述第一部分更高的元素濃度。
40.根據(jù)權(quán)利要求38所述的半導(dǎo)體器件，其中所述薄膜是由氮化硅膜所制成的用于自對準(zhǔn)接觸的絕緣膜。
41.一種半導(dǎo)體器件，其中包括第一場效應(yīng)晶體管，其形成在所述半導(dǎo)體基片上，并且在置于所述第一晶體管的柵極側(cè)壁上的側(cè)壁襯墊與所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域上具有一個硅化物層；第二場效應(yīng)晶體管，其形成在所述半導(dǎo)體基片上，并且在置于所述第一晶體管的柵極側(cè)壁上的側(cè)壁襯墊與所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域上沒有硅化物層；第一絕緣膜，用于在所述第一場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生應(yīng)力，并且形成在所述第一場效應(yīng)晶體管上，以覆蓋其柵極；以及第二絕緣膜，用于在所述第二場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生應(yīng)力，并且形成在所述第二場效應(yīng)晶體管上，以覆蓋其柵極；其中在所述第二場效應(yīng)晶體管的半導(dǎo)體區(qū)域和所述第二絕緣膜之間設(shè)置一個第三絕緣膜；以及在所述第一場效應(yīng)晶體管的硅化物層和所述第一絕緣膜之間不設(shè)置所述第三絕緣膜。
42.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在所述n溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋所述晶體管的柵極，并且用一個絕緣膜覆蓋所述p溝道導(dǎo)電型場效應(yīng)晶體管的柵極和所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域；以及(b)通過蝕刻有選擇地從所述p溝道導(dǎo)電型場效應(yīng)晶體管的上表面除去所述第一絕緣膜。
43.根據(jù)權(quán)利要求42所述的方法，其中所述絕緣膜是氧化硅膜，以及所述第一絕緣膜是由氮化硅膜所制成的用于自對準(zhǔn)接觸的絕緣膜。
44.一種制造具有分別形成在半導(dǎo)體基片上的n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管的半導(dǎo)體器件的方法，其中包括(a)在所述n溝道導(dǎo)電型場效應(yīng)晶體管和p溝道導(dǎo)電型場效應(yīng)晶體管上形成第一絕緣膜，用于在所述p溝道導(dǎo)電型場效應(yīng)晶體管的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋所述晶體管的柵極，并且用一個絕緣膜覆蓋所述n溝道導(dǎo)電型場效應(yīng)晶體管的柵極和所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域；以及(b)通過蝕刻有選擇地從所述n溝道導(dǎo)電型場效應(yīng)晶體管的上表面除去所述第一絕緣膜。
45.根據(jù)權(quán)利要求44所述的方法，其中所述絕緣膜是氧化硅膜，以及所述第一絕緣膜是由氮化硅膜所制成的用于自對準(zhǔn)接觸的絕緣膜。
全文摘要
在此提供一種制造具有分別形成在半導(dǎo)體基片上的n型FET和p型FET的半導(dǎo)體器件的方法，其中包括(a)在所述n型FET和p型FET上形成第一絕緣膜，用于在溝道形成區(qū)中產(chǎn)生伸張應(yīng)力，以覆蓋所述晶體管的柵極，并且用一個絕緣膜覆蓋所述p型FET的柵極和所述半導(dǎo)體基片的元件隔離區(qū)之間的半導(dǎo)體區(qū)域；(b)通過蝕刻有選擇地從所述p型FET的上表面除去所述第一絕緣膜；(c)在所述n型FET和所述p型FET上形成第二絕緣膜，用于在所述p型FET的溝道形成區(qū)中產(chǎn)生壓縮應(yīng)力，以覆蓋所述晶體管的柵極；以及(d)有選擇地除去在n型FET上的第二絕緣膜。本發(fā)明可以同時增加n型FET和p型FET的漏極電流(提高電流驅(qū)動能力)。
文檔編號H01L21/8238GK1445838SQ0312053
公開日2003年10月1日 申請日期2003年3月13日 優(yōu)先權(quán)日2002年3月19日
發(fā)明者缽嶺清太, 清水昭博, 大木長斗司, 酒井哲, 山本直樹 申請人:株式會社日立制作所, 日立超大規(guī)模集成電路系統(tǒng)株式會社